CN109800450B - 一种简化内存电路的实现方法、装置和设备及内存电路 - Google Patents

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CN109800450B CN201811504873.0A CN201811504873A CN109800450B CN 109800450 B CN109800450 B CN 109800450B CN 201811504873 A CN201811504873 A CN 201811504873A CN 109800450 B CN109800450 B CN 109800450B
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Abstract

本发明实施例公开了一种简化内存电路的实现方法、装置和设备及内存电路，其中，所述方法包括：构建包括内存控制器、内存芯片和走线链路的内存电路，其中，所述走线链路与所述内存控制器和内存芯片相连；对所述内存电路进行仿真，确定信号质量满足标准要求的所述走线链路的布线参数。通过本发明实施例可以去掉内存芯片ADDR/CMD/CTRL信号的上拉端接电阻，同时去掉了该上拉所需的外部电源、滤波电容等，实现电路的精简，对PCB空间紧张的设计有极大的帮助意义，提高了PCB利用率，同时也降低了成本。

Description

一种简化内存电路的实现方法、装置和设备及内存电路
技术领域
本发明实施例涉及但不限于一种简化内存电路的实现方法、装置和设备及内存电路。
背景技术
内存芯片，例如DDR(Double Data Rate，双倍速率)SDRAM(Synchronous DynamicRandom Access Memory，同步动态随机存储器)，作为一种存储器件，用以对数据进行缓存，从而增强数据处理能力。为了消除信号反射对信号质量的影响，内存芯片的ADDR/CMD/CTRL(Address、Command and Control，地址、命令和控制)信号线需要加上拉端接电阻至VTT(Tracking Terminal Voltage，监视终止电压)电源，而VTT电源又需要相应的滤波，所以电路中会出现数量庞大的电阻电容。以4GB的256Meg x16DDR4为例，拥有17个地址线AD<0..13>，BA<0..1>，BG0，8个命令/控制线RAS，CAS，CKE，WE，CS，PAR，ACT，ODT，共计25根ADDR/CMD/CTRL信号，每个信号需要1个上拉电阻，并且VTT电源需要约35个滤波电容。
现有的匹配方式除了使用端接电阻上拉至VTT外，还可以使用串联电阻匹配的方案。串联电阻可以节省VTT电源芯片以及相应的滤波电容，但是仍然给电路增加了很多外围电路，以上述DDR4芯片为例，25根地址/控制线需要25个串联电阻，仍然需要占用较大面积的PCB(Printed Circuit Board，印制电路板)空间，以及增加成本。
一片控制器芯片常外挂数片DDR SDRAM，若控制器地址位宽为DDR的2倍/4倍，还需要一个通道外挂2片/4片DDR，从而需要很大的PCB空间来放置这些阻容，而针对密集度高的单板，往往希望其尺寸足够小或PCB有更高的利用率。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明实施例提供了一种简化内存电路的实现方法、装置和设备及内存电路，以精简掉上拉端接电阻、VTT电源芯片以及相应的滤波电容等器件。
本发明实施例提供了一种内存电路，包括：内存控制器、内存芯片和走线链路，所述走线链路与所述内存控制器和内存芯片相连，所述内存电路不包含监视终止电压VTT电源和上拉端接电阻，以及，所述内存电路不包含用于替代所述VTT电源和上拉端接电阻的串联电阻。
本发明实施例还提供一种简化内存电路的实现方法，包括：
构建包括内存控制器、内存芯片和走线链路的内存电路，其中，所述走线链路与所述内存控制器和内存芯片相连；
对所述内存电路进行仿真，确定信号质量满足标准要求的所述走线链路的布线参数。
本发明实施例还提供一种简化内存电路的实现装置，包括：
构建模块，用于构建包括内存控制器、内存芯片和走线链路的内存电路，其中，所述走线链路与所述内存控制器和内存芯片相连；
仿真模块，用于对所述内存电路进行仿真，确定信号质量满足标准要求的所述走线链路的布线参数。
本发明实施例还提供一种简化内存电路的实现设备，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现所述简化内存电路的实现方法。
本发明实施例包括：构建包括内存控制器、内存芯片和走线链路的内存电路，其中，所述走线链路与所述内存控制器和内存芯片相连；对所述内存电路进行仿真，确定信号质量满足标准要求的所述走线链路的布线参数。通过本发明实施例可以去掉内存芯片ADDR/CMD/CTRL信号的上拉端接电阻，同时去掉了该上拉所需的外部电源、滤波电容等，实现电路的精简，对PCB空间紧张的设计有极大的帮助意义，提高了PCB利用率，同时也降低了成本。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
图1是内存电路组成示意图；
图2是SSTL接口及匹配示意图；
图3是VTT电源及滤波电容的示意图；
图4是本发明实施例的简化内存电路的实现方法的流程图；
图5是本发明实施例的步骤102的流程图；
图6是本发明应用实例一的电路拓扑示意图；
图7是本发明应用实例一保留和去掉上拉端接电阻前后的信号对比图；
图8是JESD79-4B关于ADDR/CMD/CTRL信号过冲的要求；
图9是本发明应用实例一的前仿真流程图；
图10是本发明应用实例一的后仿真流程图；
图11是本发明应用实例一去掉上拉端接电阻优化后信号仿真波形图；
图12是本发明应用实例二的电路拓扑示意图；
图13是本发明应用实例二保留和去掉上拉端接电阻前后的信号对比图；
图14是本发明应用实例二去掉上拉端接电阻优化后信号仿真波形图；
图15是本发明应用实例三的电路拓扑示意图；
图16是本发明应用实例三保留和去掉上拉端接电阻前后的信号对比图；
图17是本发明应用实例三去掉上拉端接电阻优化后信号仿真波形图；
图18是本发明应用实例四的电路拓扑示意图；
图19是本发明应用实例四保留和去掉上拉端接电阻前后的信号对比图；
图20是本发明应用实例四去掉上拉端接电阻优化后信号仿真波形图；
图21是本发明实施例的简化内存电路的实现装置的组成示意图；
图22是本发明实施例的简化内存电路的实现设备的组成示意图。
具体实施方式
下文中将结合附图对本发明的实施例进行详细说明。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
本发明实施例通过仿真评估，合理设置走线链路的布线阻抗以及走线长度，可以把上拉端接电阻、VTT电源芯片以及滤波电容去掉，且可以满足标准要求，从而使得电路简洁，节省PCB空间，降低成本。
如图1所示，为本发明实施例的内存电路组成示意图，其中，现有设计包含A部分(内存控制器)、B部分(内存芯片)、C部分(走线链路)、D部分(上拉端接电阻)、E部分(VTT电源)。
其中，内存控制器为内存芯片的控制器，是ADDR/CMD/CTRL信号的发送端，TL0是内存控制器在PCB TOP面的扇出走线；TL1是信号的主干走线，一般走在PCB的内层；TL2和TL3分别是两片内存芯片的分支走线；TL4是内存芯片到上拉端接电阻R1之间的走线；R1是上拉端接电阻；VTT是上拉端接电源，可包括端接电源芯片和多个滤波电容，其电压值是DDR供电电压VDDQ的二分之一。
图1的实施例中，以内存控制器连接两个内存芯片为例，但本申请不限于此，内存控制器可以连接一个或多个内存芯片。
所述内存芯片可以包括DDR SDRAM。
本发明实施例的内存电路包括：内存控制器、内存芯片和走线链路，所述走线链路与所述内存控制器和内存芯片相连，所述内存电路不包含监视终止电压VTT电源和上拉端接电阻，以及，所述内存电路不包含用于替代所述VTT电源和上拉端接电阻的串联电阻。也就是说，本发明实施例的内存电路去掉了上述D部分(上拉端接电阻)和E部分(VTT电源，在所述内存电路不使用VTT电源及上拉端接电阻，并且不使用串联电阻的情况下，通过所述走线链路的布线参数使得所述内存电路的信号质量满足标准要求。
其中，所述标准要求可以是指JEDEC(Joint Electron Device EngineeringCouncil，电子器件工程联合委员会)标准的要求。
其中，在一实施例中，所述信号质量包括信号过冲和信号幅值，所述布线参数包括布线阻抗和走线长度，所述走线链路的布线阻抗设置为与所述控制器相匹配，使得所述内存电路的信号过冲满足所述标准要求；所述走线链路的长度设置为仿真结果约束的长度，使得所述内存电路的信号幅值满足所述标准要求。
本发明实施例相对现有设计而言，通过优化走线链路，可去掉D、E部分。精简了内存芯片的外围电路设计。
以内存芯片为DDR SDRAM为例，其接口电平结构如图2所示，使用SSTL(StubSeries Termination Logic，短截线串联端接逻辑)接口，输出端是一个推挽电路，输入接收端是一个比较器，接收信号跟VREF(VDDQ/2)比较；RZ为线路阻抗，接收端接上拉电阻Rtt到VTT，为接收信号提供了一个直流偏置。当MOS1输入端为高电平、MOS2输入端为低电平时，控制器输出高电平，信号线上的电流流向为I1，电流值为
I1＝(VDDQ-VTT)/(Rz+Rtt)
接收端电压V1为
V1＝I1*Rtt/(Rz+Rtt)+Vtt＝(1+Rtt/(Rz+Rtt))*VDDQ/2
电压值可控制在VDDQ/2和VDDQ之间；
当MOS1输入端为低电平、MOS2输入端为高电平时，控制器输出低电平，信号线上的电流流向为I0，电流值为
I0＝Vtt/(Rtt+Rz)
接收端电压V0为
V0＝I0*RZ＝(RZ/(Rz+Rtt))*VDDQ/2
电压值在0和VDDQ/2之间。
当去掉上拉端接电阻及VTT电源后，接收端失去直流偏置，接收端电压为0和VDDQ，并且可能因为阻抗不匹配引起过冲。
因此，去掉上拉端接电阻后要控制信号的过冲和幅值。由于信号线上已经没有任何外部器件，所以可以依靠调节走线链路的布线阻抗和走线长度来控制。
在本发明实施例中，去掉VTT端接上拉电阻、端接电源芯片、滤波电容，其中所述端接电源芯片、滤波电路如图3中的DDR Termination Regulator(DDR终端电源调节器、以及数个滤波电容C1～Cn，C11～C1n(个数视具体芯片要求而异)。
分别对保留上拉电阻和去掉上拉电阻的拓扑进行仿真，对比信号波形和眼图，可以发现去掉VTT上拉端接电阻后，信号幅值和信号过冲超出JEDEC标准对ADDR/CMD/CTRL信号的参数要求。
如图4所示，本发明实施例的简化内存电路的实现方法，包括：
步骤101，构建包括内存控制器、内存芯片和走线链路的内存电路，其中，所述走线链路与所述内存控制器和内存芯片相连。
所述内存芯片可以是一个或多个。
其中，本发明实施例的内存电路不包含端接上拉电阻R1和VTT电源。
步骤102，对所述内存电路进行仿真，确定信号质量满足标准要求的所述走线链路的布线参数。
其中，所述仿真包括前仿真和后仿真，如图5所示，所述步骤102可包括：
步骤201，对所述内存电路进行前仿真，按照所述标准要求选取所述走线链路的布线参数。
在一实施例中，所述信号质量包括信号过冲和信号幅值，所述布线参数包括布线阻抗和走线长度，所述按照所述标准要求选取所述走线链路的布线参数，包括：
选取信号过冲满足标准要求的所述走线链路的布线阻抗，以及，选取信号幅值满足标准要求的所述走线链路的走线长度。
为了降低ADDR/CMD/CTRL信号的电平幅度，减小过冲，控制在JEDEC标准要求范围内，对去掉VTT端接上拉电阻的拓扑进行前仿真。通过上述对SSTL接口电路的理论分析可知，幅值过大的原因是失去上拉电阻的直流偏置，可以通过增大走线长度来增加线路损耗，降低幅值；过冲的原因是线路阻抗与控制器阻抗不匹配，可以通过布线阻抗来调节。
前仿真可以包括：走线层数扫描；主干阻抗扫描；主干走线长度扫描；分支阻抗扫描；分支走线长度扫描；模式扫描；眼图评估等。其意义在于找到使得去掉上拉电阻的信号满足JEDEC标准要求的布线参数。
在一实施例中，所述选取信号过冲满足标准要求的所述走线链路的布线阻抗之后，还包括：
根据所述布线阻抗获得所述走线链路的线宽。
其中，可以根据PCB材料的介电常数、铜厚、走线到参考平面的距离等技术参数，使用特定的软件工具或公式，计算得出所述布线阻抗对应的走线链路线宽。
在一实施例中，所述走线链路包括主干走线，所述布线阻抗包括主干阻抗，所述选取信号过冲满足标准要求的所述走线链路的布线阻抗，以及，选取信号幅值满足标准要求的所述走线链路的走线长度，包括：
按照预设的第一步长，对所述主干走线进行阻抗扫描，选取过冲最小的主干阻抗；
按照预设的第二步长，对所述主干走线进行走线长度扫描，选取信号幅值最小的主干走线长度。
其中，所述第一步长和第二步长的大小可以根据实际情况或经验值选取。
在一实施例中，所述走线链路还包括分支走线，所述布线阻抗包括分支阻抗，所述选取信号过冲满足标准要求的所述走线链路的布线阻抗，以及，选取信号幅值满足标准要求的所述走线链路的走线长度，包括：
按照预设的第三步长，对所述分支走线进行阻抗扫描，选取过冲最小的分支阻抗；
按照预设的第四步长，对所述分支走线进行走线长度扫描，选取信号幅值最小的分支走线长度。
其中，所述第三步长和第四步长的大小可以根据实际情况或经验值选取。
所述按照所述标准要求选取所述走线链路的布线参数之后，所述方法还包括：
采用所选取的布线参数进行模式扫描，在确定扫描结果不满足所述标准要求时，重新选取所述布线参数。
其中，模式扫描中，可以包括Fast(快速)、Typical(典型)和Slow(慢速)三种模式。
其中，在确定扫描结果不满足所述标准要求时，可以按照前述阻抗扫描和走线长度扫描的方式，重新选取布线阻抗和走线长度。
在一实施例中，所述按照所述标准要求选取所述走线链路的布线参数之后，所述方法还包括：
采用所选取的布线参数进行眼图评估，在确定眼图评估结果不满足所述标准要求时，重新选取所述布线参数。
其中，在确定眼图评估结果不满足所述标准要求时，可以按照前述阻抗扫描和走线长度扫描的方式，重新选取布线阻抗和走线长度。
另外，选取布线参数时，考虑实际布线的可能性，使布线可以实现，并尽量不增加布线难度。
步骤202，按照所选取的所述走线链路的布线参数进行布线。
步骤203，对所述内存电路进行后仿真，按照所述标准要求对所述内存电路进行检验，按照所述检验结果确定所述走线链路的布线参数。
其中，在检验通过的情况下，将后仿真使用的布线参数作为最终使用的布线参数，在检验不通过的情况下，继续调整布线参数，使信号质量达到标准要求。
所述对所述内存电路进行后仿真，按照所述标准要求对所述内存电路进行检验，包括：
对每个信号进行遍历仿真；
检验信号过冲和信号幅值是否满足标准要求；以及
检验时序是否满足标准要求；
其中，所述信号包括地址信号、命令信号和控制信号。
通过后仿真对每个信号进行遍历，遍历的项目可以包括上冲、下冲、上冲持续时间、下冲持续时间、建立时间、保持时间等。对个别不满足后仿真的信号，单独分析处理，改进布线，直至所有信号遍历通过。
在一实施例中，在所述信号的信号过冲或信号幅值不满足标准要求的情况下，所述方法还包括：采用如下操作中的至少之一重新选取所述布线参数：
调整不满足标准要求的信号对应的走线长度；
调整不满足标准要求的信号对应的布线阻抗；
针对不满足标准要求的信号进行Z轴距离补偿。
其中，Z轴距离补偿是指由于主干走线不是位于PCB板的正中间层，而导致分别位于PCB正面、背面的分支走线在Z轴方向上非对称，导致垂直距离不一样，通过调整走线长度可以进行补偿该垂直距离的差距。
在一实施例中，在所述时序不满足标准要求的情况下，所述方法还包括：
按照等长关系，调整不满足标准要求的信号对应的走线长度与其他信号对应的走线长度。
所述等长关系是指不同信号对应的走线长度尽量相等，差距在预设范围内。如果长度相差较大，则时序会受到影响。
本发明实施例中，去掉内存芯片ADDR/CMD/CTRL信号的上拉电阻，同时去掉了该上拉所需的外部电源、滤波电容，实现电路的精简，对PCB空间紧张的设计有极大的帮助意义，同时也降低成本；精简电路的同时，保证芯片正常工作：采用前仿真指导加后仿真验证的方式，通过控制布线阻抗和走线长度，可以保证信号质量满足标准要求，器件正常工作。
例如，对于DDR SDRAM来说，每片DDR SDRAM可去掉约60个阻容器件及一个电源芯片。对使用多片DDR的产品设计来说有益效果十分明显，可以节约大量空间放置更必要的器件。
下面以一些应用实例进行说明。
应用实例一：
本应用实例的对象是DDR芯片，拓扑为每个控制器通道控制2片镜像对贴的DDR芯片。如图6所示，Controller控制器为DDR芯片的控制器，是ADDR/CMD/CTRL信号的发送端，TL0是控制器在PCB TOP面的扇出走线；TL1是信号的主干走线，一般走在PCB的内层；TL2和TL3分别是两片DDR芯片的分支走线；TL4是DDR芯片到上拉端接电阻R1之间的走线；R1是上拉端接电阻；VTT是上拉端接电源，其电压值是DDR供电电压VDDQ的二分之一。
本应用实例去掉DDR芯片的ADDR/CMD/CTRL信号的上拉端接电阻，同时去掉该上拉所需的VTT电源、滤波电容。即去掉图6中的R1及VTT电源，图3中的DDR TerminationRegulator(DDR终端电源调节器)与外围电路、以及数个滤波电容C1～Cn，C11～C1n(个数视具体芯片要求而异)。
仿真对比去掉上拉端接电阻前后的信号，与JEDEC标准要求作比较。
仿真结果对比信号如图7所示，去掉上拉端接电阻R1前的信号幅值约为250mV～950mV，去掉上拉端接电阻R1后的信号幅值约为-100mV～1.3V，过冲十分严重，上冲1.4V持续时间很长，最大上冲1.5V，下冲-200mV持续时间长，最大下冲-300mV。如图8所示，根据JEDEC关于DDR4的标准JESD79-4B对幅值过冲的要求，上冲B区域最大1.44V，持续时间不超过0.1699V-ns；上冲A区域最大1.5V，持续时间不超过0.0055V-ns；下冲幅值最大-300mV，持续时间不超过0.1762V-ns。仿真结果显示，上冲已经达到A区域的最大门限。
本发明实施例提出：通过足够长的走线长度来降低信号电平幅值；并且TL0和TL1的阻抗与控制器的输出阻抗匹配，以消除阻抗不匹配带来的信号反射。
本发明实施例依靠前仿真来选取适当的参数作为布线参考。
如图9所示，前仿真流程包括如下步骤：
步骤301，对PCB叠层信号层进行逐一扫描，选取信号单调的走线层；
步骤302，对主干阻抗TL1进行阻抗扫描，步长可根据实际情况调整，选取过冲小的阻抗；
步骤303，对主干走线TL1进行走线长度扫描，步长可根据实际情况调整，选取信号幅值小的走线长度；
步骤304，对分支阻抗TL2/TL3进行阻抗扫描，步长可根据实际情况调整，选取过冲小的阻抗；
步骤305，对分支阻抗TL2/TL3进行走线长度扫描，步长可根据实际情况调整，选取信号幅值小的长度。
步骤306，对上述选定参数进行模式(Fast/Typical/Slow)扫描，观察结果是否满足标准的要求。如果不满足则再回到步骤302重新扫描。
步骤307，进行眼图评估，观察结果是否满足标准的要求。如果不满足则再回到步骤302重新扫描。如果满足则前仿真结束，选定参数。
选取参数的标准，还要考虑实际布线的可能性，走线宽度和长度在满足信号质量的前提下应适中，否则会增加布线难度或无法实现。
依据前仿真参数进行布线后，通过后仿真来校正个别不满足要求的信号，直至所有信号都满足JEDC规范的要求。
如图10所示，后仿真流程包括如下步骤：
步骤401，在仿真软件中根据JEDC标准设置好信号判决标准，包括过冲的幅值、持续时间、建立/保持时间等；
步骤402，对所有信号进行遍历；
步骤403，判断信号过冲和信号幅值是否满足标准要求，若不满足，执行步骤404，若满足，执行步骤405；
步骤404，调整该信号的走线长度、布线阻抗、进行Z轴距离补偿等，返回执行步骤402；
步骤405，查看时序是否满足标准要求，若是，则结束流程，若否，则执行步骤406；
步骤406，调整该信号与其他信号的等长关系，返回执行步骤402。
根据仿真后参数调整布线，可以将去掉上拉电阻的信号质量优化至满足要求，如图11所示。
应用实例二：
本应用实例的对象是拓扑为每个控制器通道控制2片同一面布线的DDR芯片。如图12所示，Controller控制器为DDR芯片的控制器，是ADDR/CMD/CTRL信号的发送端，TL0是控制器在PCB TOP面的扇出走线；TL1、TL2是信号的主干走线，一般走在PCB的内层；TL4和TL5分别是两片DDR芯片的分支走线；TL6是第二片DDR芯片到上拉端接电阻R1之间的走线；R1是上拉端接电阻；VTT是上拉端接电源，其电压值是DDR供电电压VDDQ的二分之一。
仿真对比去掉上拉端接电阻前后的信号，如图13所示，去掉上拉端接电阻R1前的信号幅值约为250mV～950mV，去掉上拉端接电阻R1后的信号幅值约为-200mV～1.4V，最大的下冲达到-300mV，上冲达到1.5V。
调整参数，仿真得到主干TL1/TL2、分支TL4/TL5的阻抗大小和走线长度要求，如附图14所示，信号幅值约为低电平0V、高电平1.2V，最大上冲1.4V，最大下冲-200mV。
应用实例三：
本应用实例是拓扑为每个控制器通道控制4片镜像对贴布线的DDR芯片。如图15所示，Controller控制器为DDR芯片的控制器，是ADDR/CMD/CTRL信号的发送端，TL0是控制器在PCB TOP面的扇出走线；TL1、TL2是信号的主干走线，一般走在PCB的内层；TL4、TL5、TL6、TL7分别是四片DDR芯片的分支走线；TL8是最后一片DDR芯片到上拉端接电阻R1之间的走线；R1是上拉端接电阻；VTT是上拉端接电源，其电压值是DDR供电电压VDDQ的二分之一。
仿真对比去掉上拉端接电阻前后的信号，如图16所示，去掉上拉端接电阻R1前的信号幅值约为300mV～920mV，去掉上拉端接电阻R1后的信号幅值约为-100mV～1.4V，最大的下冲达到-300mV，上冲达到1.5V。
调整参数，仿真得到主干TL1、TL2、分支TL4、TL5、TL6、TL7的阻抗大小和走线长度要求，如图17所示，信号幅值约为低电平0V、高电平1.2V，最大上冲1.4V，最大下冲-200mV。
应用实例四：
本应用实例是拓扑为每个控制器通道控制4片同一面布线的DDR芯片。如图18所示，Controller控制器为DDR芯片的控制器，是ADDR/CMD/CTRL信号的发送端，TL0是控制器在PCB TOP面的扇出走线；TL1、TL2、TL3、TL4是信号的主干走线，一般走在PCB的内层；TL6、TL7、TL8、TL9分别是四片DDR芯片的分支走线；TL10是最后一片DDR芯片到上拉端接电阻R1之间的走线；R1是上拉端接电阻；VTT是上拉端接电源，其电压值是DDR供电电压VDDQ的二分之一。
仿真对比去掉上拉端接电阻前后的信号，如图19所示，去掉上拉端接电阻R1前的信号幅值约为300mV～900mV，去掉上拉端接电阻R1后的信号幅值约为-100mV～1.3V，最大的下冲达到-180mV，上冲达到1.4V。
调整参数，仿真得到主干TL1、TL2、TL3、TL4、分支TL6、TL7、TL8、TL9的阻抗大小和走线长度要求，如图20所示，信号幅值约为低电平0V、高电平1.2V，最大上冲1.3V，最大下冲-100mV。
本发明应用实例的仿真对象是DDR4SDRAM，但同样适用于所有具有SSTL接口电路的芯片，包含但不限于DDR2/3的DDR SDRAM；本发明应用实例涉及1拖2(1个控制器带2个DDR芯片)对贴、1拖2同面、1拖4(1个控制器带4个DDR芯片)对贴、1拖4同面布线的拓扑，同样适用包含但不限于1拖1(1个控制器带1个DDR芯片)、1拖8(1个控制器带8个DDR芯片)等，其原理、仿真手段均可从本发明实施例中类推。
如图21所示，本发明实施例还提供一种简化内存电路的实现装置，包括：
构建模块51，用于构建包括内存控制器、内存芯片和走线链路的内存电路，其中，所述走线链路与所述内存控制器和内存芯片相连；
仿真模块52，用于对所述内存电路进行仿真，确定信号质量满足标准要求的所述走线链路的布线参数。
通过本发明实施例可以去掉内存芯片ADDR/CMD/CTRL信号的上拉端接电阻，同时去掉了该上拉所需的外部电源、滤波电容等，实现电路的精简，对PCB空间紧张的设计有极大的帮助意义，提高了PCB利用率，同时也降低了成本。
在一实施例中，所述仿真包括前仿真和后仿真，所述仿真模块52，用于：
对所述内存电路进行前仿真，按照所述标准要求选取所述走线链路的布线参数；
按照所选取的所述走线链路的布线参数进行布线；
对所述内存电路进行后仿真，按照所述标准要求对所述内存电路进行检验，按照所述检验结果确定所述走线链路的布线参数。
在一实施例中，所述信号质量包括信号过冲和信号幅值，所述布线参数包括布线阻抗和走线长度，所述仿真模块52，用于：
选取信号过冲满足标准要求的所述走线链路的布线阻抗，以及，选取信号幅值满足标准要求的所述走线链路的走线长度。
在一实施例中，所述仿真模块52，还用于：根据所述布线阻抗获得所述走线链路的线宽。
在一实施例中，所述走线链路包括主干走线，所述布线阻抗包括主干阻抗，所述仿真模块52，用于：
按照预设的第一步长，对所述主干走线进行阻抗扫描，选取过冲最小的主干阻抗；
按照预设的第二步长，对所述主干走线进行走线长度扫描，选取信号幅值最小的主干走线长度。
在一实施例中，所述走线链路还包括分支走线，所述布线阻抗包括分支阻抗，所述仿真模块52，用于：
按照预设的第三步长，对所述分支走线进行阻抗扫描，选取过冲最小的分支阻抗；
按照预设的第四步长，对所述分支走线进行走线长度扫描，选取信号幅值最小的分支走线长度。
在一实施例中，所述仿真模块52，用于：
采用所选取的布线参数进行模式扫描，在确定扫描结果不满足所述标准要求时，重新选取所述布线参数。
在一实施例中，所述仿真模块52，用于：
采用所选取的布线参数进行眼图评估，在确定眼图评估结果不满足所述标准要求时，重新选取所述布线参数。
在一实施例中，所述仿真模块52，用于：
对每个信号进行遍历仿真；
检验信号过冲和信号幅值是否满足标准要求；以及
检验时序是否满足标准要求；
其中，所述信号包括地址信号、命令信号和控制信号。
在一实施例中，所述仿真模块52，用于：在所述信号的信号过冲或信号幅值不满足标准要求的情况下，采用如下操作中的至少之一重新选取所述布线参数：
调整不满足标准要求的信号对应的走线长度；
调整不满足标准要求的信号对应的布线阻抗；
针对不满足标准要求的信号进行Z轴距离补偿。
在一实施例中，所述仿真模块52，用于：在所述时序不满足标准要求的情况下，按照等长关系，调整不满足标准要求的信号对应的走线长度与其他信号对应的走线长度。
如图22所示，本发明实施例还提供一种简化内存电路的实现设备，包括：存储器61、处理器62及存储在存储器61上并可在处理器62上运行的计算机程序63，所述处理器62执行所述计算机程序63时实现简化内存电路的实现方法。
本发明实施例还提供一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行上述的简化内存电路的实现方法。
在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (12)

1.一种简化内存电路的实现方法，其特征在于，所述内存电路包括：内存控制器、内存芯片和走线链路，所述走线链路与所述内存控制器和内存芯片相连，所述内存电路不包含监视终止电压VTT电源和上拉端接电阻，以及，所述内存电路不包含用于替代所述VTT电源和上拉端接电阻的串联电阻；
所述方法包括：
构建内存电路；
对所述内存电路进行仿真，确定信号质量满足标准要求的所述走线链路的布线参数；
所述仿真包括前仿真和后仿真，所述对所述内存电路进行仿真，确定信号质量满足标准要求的所述走线链路的布线参数，包括：
对所述内存电路进行前仿真，按照所述标准要求选取所述走线链路的布线参数；
按照所选取的所述走线链路的布线参数进行布线；
对所述内存电路进行后仿真，按照所述标准要求对所述内存电路进行检验，按照检验结果确定所述走线链路的布线参数；
所述信号质量包括信号过冲和信号幅值，所述布线参数包括布线阻抗和走线长度，所述按照所述标准要求选取所述走线链路的布线参数，包括：
选取信号过冲满足标准要求的所述走线链路的布线阻抗，以及，选取信号幅值满足标准要求的所述走线链路的走线长度。
2.如权利要求1所述的简化内存电路的实现方法，其特征在于，
所述内存芯片包括双倍速率同步动态随机存储器DDRSDRAM。
3.如权利要求1所述的方法，其特征在于，所述选取信号过冲满足标准要求的所述走线链路的布线阻抗之后，还包括：
根据所述布线阻抗获得所述走线链路的线宽。
4.如权利要求1所述的方法，其特征在于，所述走线链路包括主干走线，所述布线阻抗包括主干阻抗，所述选取信号过冲满足标准要求的所述走线链路的布线阻抗，以及，选取信号幅值满足标准要求的所述走线链路的走线长度，包括：
按照预设的第一步长，对所述主干走线进行阻抗扫描，选取过冲最小的主干阻抗；
按照预设的第二步长，对所述主干走线进行走线长度扫描，选取信号幅值最小的主干走线长度。
5.如权利要求1所述的方法，其特征在于，所述走线链路还包括分支走线，所述布线阻抗包括分支阻抗，所述选取信号过冲满足标准要求的所述走线链路的布线阻抗，以及，选取信号幅值满足标准要求的所述走线链路的走线长度，包括：
按照预设的第三步长，对所述分支走线进行阻抗扫描，选取过冲最小的分支阻抗；
按照预设的第四步长，对所述分支走线进行走线长度扫描，选取信号幅值最小的分支走线长度。
6.如权利要求1～5中任意一项所述的方法，其特征在于，所述按照所述标准要求选取所述走线链路的布线参数之后，所述方法还包括：
采用所选取的布线参数进行模式扫描，在确定扫描结果不满足所述标准要求时，重新选取所述布线参数。
7.如权利要求1～5中任意一项所述的方法，其特征在于，所述按照所述标准要求选取所述走线链路的布线参数之后，所述方法还包括：
采用所选取的布线参数进行眼图评估，在确定眼图评估结果不满足所述标准要求时，重新选取所述布线参数。
8.如权利要求3所述的方法，其特征在于，所述对所述内存电路进行后仿真，按照所述标准要求对所述内存电路进行检验，包括：
对每个信号进行遍历仿真；
检验信号过冲和信号幅值是否满足标准要求；以及
检验时序是否满足标准要求；
其中，所述信号包括地址信号、命令信号和控制信号。
9.如权利要求8所述的方法，其特征在于，在所述信号的信号过冲或信号幅值不满足标准要求的情况下，所述方法还包括：采用如下操作中的至少之一重新选取所述布线参数：
调整不满足标准要求的信号对应的走线长度；
调整不满足标准要求的信号对应的布线阻抗；
针对不满足标准要求的信号进行Z轴距离补偿。
10.如权利要求8所述的方法，其特征在于，在所述时序不满足标准要求的情况下，所述方法还包括：
按照等长关系，调整不满足标准要求的信号对应的走线长度与其他信号对应的走线长度。
11.一种简化内存电路的实现装置，其特征在于，
所述内存电路包括：内存控制器、内存芯片和走线链路，所述走线链路与所述内存控制器和内存芯片相连，所述内存电路不包含监视终止电压VTT电源和上拉端接电阻，以及，所述内存电路不包含用于替代所述VTT电源和上拉端接电阻的串联电阻；
所述装置包括：
构建模块，用于构建内存电路；
仿真模块，用于对所述内存电路进行仿真，确定信号质量满足标准要求的所述走线链路的布线参数；所述仿真包括前仿真和后仿真
所述仿真模块，具体用于对所述内存电路进行前仿真，按照所述标准要求选取所述走线链路的布线参数；按照所选取的所述走线链路的布线参数进行布线；对所述内存电路进行后仿真，按照所述标准要求对所述内存电路进行检验，按照检验结果确定所述走线链路的布线参数；
所述信号质量包括信号过冲和信号幅值，所述布线参数包括布线阻抗和走线长度，所述按照所述标准要求选取所述走线链路的布线参数，包括：
选取信号过冲满足标准要求的所述走线链路的布线阻抗，以及，选取信号幅值满足标准要求的所述走线链路的走线长度。
12.一种简化内存电路的实现设备，包括：存储器、处理器及存储在存储器上并在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1~10中任意一项所述简化内存电路的实现方法。
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