CN111586969B - 电路布线方法、ddr4内存电路及电子设备 - Google Patents

电路布线方法、ddr4内存电路及电子设备 Download PDF

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Abstract

本发明提出一种电路布线方法，包括：于PCB基板的第一面规则设置多个元件颗粒，并于该PCB基板的第二面对应设置该元件颗粒，使该第二面的元件颗粒与该第一面的元件颗粒互为镜像；于该PCB基板设置端接电阻，以及与处理器连接的处理器端；于该PCB基板设置主线和分支线，通过该主线将该处理器端与该端接电阻电性连接，通过该分支线将所有该元件颗粒分别依次电性连接至该主线；于该PCB基板设置数据线，通过该数据线将该处理器端与该元件颗粒电性连接。本发明还提出一种采用该电路布线方法进行电路布线的DDR4内存，以及一种包括该DDR4内存的电子设备。

Description

电路布线方法、DDR4内存电路及电子设备
技术领域
本发明总体上涉及计算机硬件技术领域，具体涉及一种电路布线方法及采用该方法布线的DDR4内存电路。
背景技术
计算机业界普遍认为：人工智能进入了历史上第三次发展浪潮。以深度学习为代表的人工智能算法增强了目标检测、语音识别、自然语言处理、博弈决策等应用场景的计算准确度。然而，越来越复杂的神经网络训练出来，对智能算力的要求也越来越高，这就催生了专用深度学习处理器(也有称为人工智能处理器)的诞生和兴起。由于深度学习算法属于数据密集型算法，因此深度学习处理器的算力发挥，很大程度上依赖于内存访问速度。为此，必须通过电路布线设计保障内存芯片能够工作在最大设计速率，满足深度学习处理器的最高访存需求。
目前内存颗粒普遍采用DDR SDRAM，全称为Double Data Rate SynchronousDynamic RandomAccess Memory，译为“双倍速率同步动态随机存储器”。DDR SDRAM是在原来的单倍数据率同步动态随机存取存储器(Single Data Rate Synchronous DynamicRandomAccess Memory,SDR SDRAM)的基础之上演变改进而来。DDR总线规范首先于2000年提出，通常被称为DDR1。目前已有部分半导体厂家发布了最新的DDR5产品，但仍处于样品测试阶段，尚未量产。市面上技术最新且应用较为成熟的是DDR4，由微电子产业标准机构JEDEC固态技术协会于2012年发布，并且已经有了成熟的解决方案。但是碍于成本和设计难度，DDR4内存仍没有大规模普及，多用于一些大型服务器产品中。少数应用在终端计算机中的DDR4产品，其访存速率也多采用降频设计，一般工作在2133/2400/2666MHz，并未达到DDR4的最高速率3200MHz。
信号速率的提高将导致信号反射、衰减，畸变，串扰，ISI，信号延迟和时序错误等一系列信号完整性问题，能否通过电路布线处理好这些信号完整性问题将直接影响内存性能和工作可靠性。现有的DDR4技术途径，在PCB板材选取方面，大多优先采用插损极低的板材，如Megtron6、Megtron7、SY7338、SY7335等，插损可以做到10-3量级，但价格昂贵，增加了产品成本；在内存颗粒拓扑结构方面，大多优先采用T形(也称为树形)拓扑结构，虽然容易实现等长绕线，但T形拓扑支持的颗粒数不够多，一般不超过4颗，同时布线面积占用较大，不适用于嵌入式系统中的深度学习处理器；在信号完整性方面，T形拓扑结构要求主控芯片到每个内存颗粒的走线完全一致(包括长度一致、阻抗一致)，如果稍有不对称就会对信号质量带来大的影，因此对布线设计要求很高。可以看出，现有技术没有从走线方式上进行优化考虑，无法优化阻抗连续性和具有远端串扰的缺陷。随着DDR4速率的提升，其不足越发明显。
发明内容
针对上述问题，本发明提出一种电路布线方法，包括：于PCB基板的第一面规则设置多个元件颗粒，并于该PCB基板的第二面对应设置该元件颗粒，使该第二面的元件颗粒与该第一面的元件颗粒互为镜像；于该PCB基板设置端接电阻，以及与处理器连接的处理器端；于该PCB基板设置主线和分支线，通过该主线将该处理器端与该端接电阻电性连接，通过该分支线将所有该元件颗粒分别依次电性连接至该主线；于该PCB基板设置数据线，通过该数据线将该处理器端与该元件颗粒电性连接。
本发明所述的电路布线方法，其中，设置该主线和该分支线的步骤包括：于该PCB基板设置多个过孔，并使每个该元件颗粒及与其镜像的元件颗粒对应一个该过孔；设置该分支线穿过该过孔以电性连接至该主线。
本发明所述的电路布线方法，其中，以从该处理器端到首个过孔的主线为主线首段，以从该首个过孔到末个过孔的主线为主线中段，以从该末个过孔到该端接电阻的主线为主线末段；根据第一布线参数设置该主线和该分支线，其中该第一布线参数包括：该主线首段的阻抗为40±10Ω；该主线中段的阻抗为45±10Ω；该主线末段的阻抗为40±10Ω；该分支线的阻抗为50±10Ω。
本发明所述的电路布线方法，其中，该主线包括地址线主线和控制线主线，该分支线包括地址线分支线和控制线分支线；该第一布线参数还包括：该首段的地址线主线和控制线主线的线宽为5mil±0.5mil；该中段的地址线主线和控制线主线的线宽为3mil±0.5mil；该末段的地址线主线和控制线主线的线宽为5mil±0.5mil；该地址线分支线和该控制线分支线的线宽为3mil±0.5mil。
本发明所述的电路布线方法，其中，根据第二布线参数设置该数据线，其中该第二布线参数包括：该数据线的阻抗为50±10Ω。
本发明所述的电路布线方法，其中，该PCB基板采用18层板布线，以第2、4、8、11、13、15、17层采用地平面布线，以第6、9、10层采用电源平面布线，以第1、3、5、7、12、14、16、18层采用信号线布线方式，其中，以第7、12、14层进行该处理器到该元件颗粒之间的地址线和控制线的布线，以第5、14、16层进行该处理器到该元件颗粒之间的数据线的布线。
本发明所述的电路布线方法，其中，该PCB基板的厚度为1.8±0.2毫米。
本发明还提出一种DDR4内存电路，包括：PCB基板；端接电阻，设置于该PCB基板；多颗DDR4内存颗粒，分别规则设置于该PCB基板的第一面和第二面，该第一面的DDR4内存颗粒与该第二面的DDR4内存颗粒互为镜像设置；其中，所有该DDR4内存颗粒、该端接电阻与处理器端采用如前所述的电路布线方法进行电路布线。
本发明所述的DDR4内存电路上不设置ECC校验颗粒。
本发明还提出一种电子设备，包括：处理器，如前所述的DDR4内存电路，与该处理器电性连接
本发明的电路布线方法，主要从板材、颗粒拓扑、空间布局、阻抗匹配、叠层分配方面做了优化设计，取得了良好效果，不仅能够保证信号完整性，提高访存速率，而且能够减小布线空间，降低成本，特别适用于嵌入式智能计算系统，解决深度学习处理器的高速访存问题。
附图说明
图1是本发明具体实施例的DDR4颗粒正反面镜像表贴示意图。
图2是本发明具体实施例的DDR4颗粒Flyby拓扑结构互联关系示意图。
图3是本发明具体实施例的DDR4颗粒布线采用的PCB叠层设计图。
图4是本发明具体实施例的DDR4颗粒阻抗匹配网络的地址线和控制线电路示意图。
图5是本发明具体实施例的DDR4颗粒阻抗匹配网络的数据线电路示意图。
图6是本发明具体实施例的DDR4颗粒Flyby拓扑结构的空间布线示意图。
具体实施方式
针对目前深度学习处理器的高速访存需求，本发明提出了一种电路布线方法。包括：
步骤S1，于PCB基板的第一面规则设置多个元件颗粒，并于该PCB基板的第二面对应设置该元件颗粒，使该第二面的元件颗粒与该第一面的元件颗粒互为镜像；于该PCB基板设置端接电阻，以及与处理器连接的处理器端；
步骤S2，于该PCB基板设置主线和分支线，通过该主线将该处理器端与该端接电阻电性连接，通过该分支线将所有该元件颗粒分别依次电性连接至该主线；于该PCB基板设置数据线，通过该数据线将该处理器端与该元件颗粒电性连接；于该PCB基板设置多个过孔，并使每个该元件颗粒及与其镜像的元件颗粒对应一个该过孔；设置该分支线穿过该过孔以电性连接至该主线。
其中，以从该处理器端到首个过孔的主线为主线首段，以从该首个过孔到末个过孔的主线为主线中段，以从该末个过孔到该端接电阻的主线为主线末段；该主线包括地址线主线和控制线主线，该分支线包括地址线分支线和控制线分支线；根据布线参数设置该主线和该分支线，其中布线参数包括：
该主线首段的阻抗为40±10Ω；
该主线中段的阻抗为45±10Ω；
该主线末段的阻抗为40±10Ω；
该分支线的阻抗为50±10Ω；
该首段的地址线主线和控制线主线的线宽为5mil±0.5mil；
该中段的地址线主线和控制线主线的线宽为3mil±0.5mil；
该末段的地址线主线和控制线主线的线宽为5mil±0.5mil；
该地址线分支线和该控制线分支线的线宽为3mil±0.5mil；
该数据线的阻抗为50±10Ω。
本发明的该PCB基板采用18层板布线，以第2、4、8、11、13、15、17层采用地平面布线，以第6、9、10层采用电源平面布线，以第1、3、5、7、12、14、16、18层采用信号线布线方式，其中，以第7、12、14层进行该处理器到该元件颗粒之间的地址线和控制线的布线，以第5、14、16层进行该处理器到该元件颗粒之间的数据线的布线；该PCB基板的厚度为1.8±0.2毫米。
本发明的电路布线方法采用的PCB板材插损是10-2量级，如M4、M4S、S7439、S7038、Tu872SLK、EM888S板材，此类板材的性价比突出。
下面以DDR4内存电路的布线为例，具体介绍本发明的电路布线方法。
图1是本发明具体实施例的DDR4颗粒正反面镜像表贴示意图。如图1所示，本发明的电路布线方法中的内存颗粒在空间布局上采用正反面镜像表贴，具体表现为：在PCB的正反两面同时表贴内存颗粒，在空间位置上呈镜像摆放。在PCB正面，放置n颗内存颗粒；在PCB背面，同样放置n颗内存颗粒。PCB正反面的内存颗粒呈镜像对称排列。
图2是本发明具体实施例的DDR4颗粒Flyby拓扑结构互联关系示意图。如图2所示，本发明的电路布线方法中的内存颗粒采用Flyby(也称菊花链)拓扑结构，具体表现为：地址线和控制线采用一根主线带多个分支的PCB布线策略。主线从处理器端引出后，依次经过每个内存颗粒。
图3是本发明具体实施例的DDR4颗粒布线采用的PCB叠层设计图。如图3所示，本发明的电路布线方法采用18层的PCB叠层设计。具体表现为：PCB布线层共有18层，从第1层(top层)到第18层(bottom层)的布线类型分别是信号、地、信号、地、信号、电源、信号、地、电源、电源、地、信号、地、信号、地、信号、地、信号。PCB总厚控制在1.8±0.2mm。
图4是本发明具体实施例的DDR4颗粒阻抗匹配网络的地址线和控制线电路示意图，图5是本发明具体实施例的DDR4颗粒阻抗匹配网络的数据线电路示意图。本发明的电路布线方法中的PCB布线阻抗匹配方案如图4、5所示，，并进行适当微调，微调范围在±10Ω以内。具体表现为：处理器到内存颗粒之间的地址线和控制线，以图4所示阻抗匹配网络为依据进行PCB布线，微调范围在±10Ω以内；处理器到内存颗粒之间的数据线，以图5所示阻抗匹配网络为依据进行PCB布线，微调范围在±10Ω以内。该方法中的PCB布线阻抗匹配方案，采用了容性负载补偿布线方法。具体表现为：地址线和控制线的主线段阻抗低于各个分支线段阻抗，容性负载补偿能显著提升信号质量。例如，从CPU引出的地址线主线段线宽为5mil，从主线段连到每个内存颗粒的分支线段线宽为3mil，主线段末端串连端接电阻的线宽为5mil。
本发明所述DDR4电路布线方法及装置，能够将访存速率提高到3200MHz，达到DDR4的工程可达最高访存速率。
本发明所述装置，包含一切采用所述DDR4电路布线方法的电子设备。
为了解决深度学习处理器的高速访存问题，本发明设计了一种DDR4电路布线方法，能够以较高的性价比实现DDR4的实用最高访存速率——3200MHz。该方法的实施过程包括6个核心环节包括：
环节1：选取高性价比的PCB板材。本发明选择的PCB板材是M4S，插损是10-2量级，M4、S7439、S7038、Tu872SLK、EM888S板材均属于同等规格，插损值介于0.008～0.014dB范围。选取此类板材的原因便是性价比优势突出。
环节2：内存颗粒在空间布局上采用正反面镜像表贴方式。如附图1所示，在PCB的正反两面同时表贴内存颗粒，在空间位置上呈镜像摆放。
环节2-1：在PCB正面，放置n颗内存颗粒，呈规则居中排列。
环节2-2：在PCB背面，同样放置n颗内存颗粒，与正面的n颗内存颗粒呈一对一镜像对称排列。
环节2-3：为缩减PCB空间，将ECC校验颗粒删除。
环节3：内存颗粒采用Flyby(也称菊花链)拓扑结构，如附图2所示，采用一根主线带多个分支的PCB布线策略。
环节3-1：从处理器端引出地址线和控制线后，作为Flyby拓扑主线，并以粗线走线，目的为了降低线上阻抗。
环节3-2：从主线上先后经过两个过孔，并从两个过孔引出分支线，连接到各个内存颗粒及端接电阻上。
环节3-2-1：从第一过孔向板卡顶层引出第一分支，连接到第一内存颗粒上。
环节3-2-2：从第一过孔向板卡底层引出第二分支，连接到第二内存颗粒上。
环节3-2-3：从第二过孔向板卡顶层引出第三分支，连接到第三内存颗粒上。
环节3-2-4：从第二过孔向板卡底层引出第四分支，连接到第四内存颗粒上。
环节3-2-5：从第二过孔引出第五分支，连接到端接电阻上。第五分支可视为主线段末段。
环节4：PCB采用18层板进行布线。
环节4-1：第2、4、8、11、13、15、17层采用地平面布线。
环节4-2：第6、9、10层采用电源平面布线。
环节4-3：第1层(即top层)、3、5、7、12、14、16、18层(即bottom层)采用信号线布线方式。
环节4-4：处理器到DDR4之间的控制线、地址线，在第7、12、14层布线。
环节4-5：处理器到DDR4之间的数据线，在第5、14、16层布线。
环节4-6：PCB总厚控制在1.8±0.2mm。
环节4-7：举例说明PCB的叠层设计方法。如图6所示，描述了地址线的布线方法。从处理器引出地址线后，在第7层(L7)走线到第一过孔，第一过孔引出两个分支同时连接着第一内存颗粒和第二内存颗粒；主线段在第5层(L5)走线，将第一过孔和第二过孔相连；第二过孔引出两个分支同时连接着第三内存颗粒和第四内存颗粒；主线段末段在第16层(L16)走线，将第二过孔和端接电阻相连。
环节5：对PCB的布线实施阻抗匹配，以图4、5为依据，并进行适当微调，微调范围在±10Ω以内。
环节5-1：处理器到内存颗粒之间的地址线和控制线，以图4所示阻抗匹配网络为依据进行PCB布线。
环节5-1-1：处理器到第一过孔之间的主线段阻抗控制在40±10Ω。
环节5-1-2：第一过孔到第二过孔之间的主线段阻抗控制在45±10Ω。
环节5-1-3：第二过孔到端接电阻之间的主线段阻抗控制在40±10Ω。
环节5-2：处理器到内存颗粒之间的数据线，以图5所示阻抗匹配网络为依据进行PCB布线，阻抗控制在50±10Ω以内。
环节6：DDR4内存颗粒的PCB布线，采用了容性负载补偿布线方法。
环节6-1：对地址线和控制线的主线段进行加宽设计。线缆加宽，插损降低，并要低于各个分支线段阻抗。容性负载补偿能显著提升信号质量。
环节6-2：从处理器引出地址线和控制线，主线段在处理器至第一过孔间的线宽为5mil±0.5mil；
环节6-3：从第一过孔、第二过孔连到每个内存颗粒的分支线段线宽为3mil±0.5mil；
环节6-4：从第一过孔到第二过孔之间的主线段线宽为3mil±0.5mil；
环节6-5：主线段末段串连端接电阻的线宽为5mil±0.5mil。
至此，完成了DDR4电路布线方法设计，能够以较高的性价比实现DDR4的实用最高访存速率——3200MHz。
所述DDR4电路布线方法及装置，包含执行DDR4电路布线方法的印刷电路板、电子设备、装置。
本发明所述DDR4电路布线方法，其优点表现为以下方面：
(1)采用Flyby镜像表贴拓扑结构和短距离等长绕线设计，可以在有限的板卡空间内放置更多的内存颗粒，有助于提高内存容量，节省板卡面积；
(2)采用较为廉价的PCB板材(例如M4、M4S)，同时优化DDR4叠层设计，保障了EMC(即电磁兼容)性能，降低了生产成本。
(3)采用容性负载补偿、分段阻抗匹配网络和ODT匹配设计，能够保障高速信号完整性，使得访存速率能够稳定运行在3200MHz。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变形，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (7)

1.一种电路布线方法，其特征在于，包括：
于PCB基板的第一面规则设置多个元件颗粒，并于该PCB基板的第二面对应设置该元件颗粒，使该第二面的元件颗粒与该第一面的元件颗粒互为镜像；于该PCB基板设置端接电阻，以及与处理器连接的处理器端；
于该PCB基板设置主线、分支线和多个过孔，使每个该元件颗粒及与其镜像的元件颗粒对应一个该过孔，通过该主线将该处理器端与该端接电阻电性连接，通过该分支线穿过该过孔将所有该元件颗粒分别依次电性连接至该主线；于该PCB基板设置数据线，通过该数据线将该处理器端与该元件颗粒电性连接；
其中，以从该处理器端到首个过孔的主线为主线首段，该主线首段的阻抗为40±10Ω；以从该首个过孔到末个过孔的主线为主线中段，该主线中段的阻抗为45±10Ω；以从该末个过孔到该端接电阻的主线为主线末段，该主线末段的阻抗为40±10Ω；该分支线的阻抗为50±10Ω；该数据线的阻抗为50±10Ω。
2.如权利要求1所述的电路布线方法，其特征在于，该主线包括地址线主线和控制线主线，该分支线包括地址线分支线和控制线分支线；其中：
该首段的地址线主线和控制线主线的线宽为5mil±0.5mil；
该中段的地址线主线和控制线主线的线宽为3mil±0.5mil；
该末段的地址线主线和控制线主线的线宽为5mil±0.5mil；
该地址线分支线和该控制线分支线的线宽为3mil±0.5mil。
3.如权利要求1所述的电路布线方法，其特征在于，该PCB基板采用18层板布线，
以第2、4、8、11、13、15、17层采用地平面布线；
以第6、9、10层采用电源平面布线；
以第1、3、5、7、12、14、16、18层采用信号线布线方式，其中，以第7、12、14层进行该主线的布线，以第5、14、16层进行该处理器到该元件颗粒之间的该数据线的布线。
4.如权利要求3所述的电路布线方法，其特征在于，该PCB基板的厚度为1.8±0.2毫米。
5.一种DDR4内存电路，包括：
PCB基板；
端接电阻，设置于该PCB基板；
多颗DDR4内存颗粒，分别规则设置于该PCB基板的第一面和第二面，该第一面的DDR4内存颗粒与该第二面的DDR4内存颗粒互为镜像设置；
其特征在于，所有该DDR4内存颗粒、该端接电阻与处理器端采用如权利要求1-4任一项所述的电路布线方法进行电路布线。
6.如权利要求5所述的DDR4内存电路，其特征在于，该DDR4内存电路上不设置ECC校验颗粒。
7.一种电子设备，其特征在于，包括：
处理器；
如权利要求5或6所述的DDR4内存电路，与该处理器电性连接。
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