CN110677990B

CN110677990B - 一种基于双面盲孔印制板工艺的存储结构

Info

Publication number: CN110677990B
Application number: CN201910846472.1A
Authority: CN
Inventors: 高剑刚; 金利峰; 郑浩; 王彦辉; 胡晋; 李川; 张弓; 李滔; 王玲秋
Original assignee: Wuxi Jiangnan Computing Technology Institute
Current assignee: Wuxi Jiangnan Computing Technology Institute
Priority date: 2019-09-09
Filing date: 2019-09-09
Publication date: 2020-12-11
Anticipated expiration: 2039-09-09
Also published as: CN110677990A

Abstract

本发明公开了一种基于双面盲孔印制板工艺的新型存储结构，包括绝缘印制电路板、设于绝缘印制电路板一端面的FPGA，绝缘印制电路板包括依次设置的上盲板、芯板、下盲板，绝缘印制电路板靠近现场可编程逻辑门阵列FPGA的一端面均匀排列有若干个第一存储体单元，绝缘印制电路板另一端面均匀排列有与第一存储体单元相对应的第二存储体单元；上盲板与下盲板内分别设有第一布线层、第二布线层，第一存储体单元与第二存储体单元的各排线端分别与第一布线层、第二布线层的相应电连接节点固接；绝缘印制电路板在两端分别设置有贯穿整个绝缘印制电路板的第一通孔条，其中一组第一通孔条设于可编程逻辑门阵列FPGA下方。

Description

一种基于双面盲孔印制板工艺的存储结构

技术领域

本发明涉及计算机存储硬件领域，具体涉及一种基于双面盲孔印制板工艺的存储结构。

背景技术

随着大数据时代的来临，数据存储器的需求迎来了爆发式增长。在中国，高速发展的半导体产业对存储器的对外依赖，已经严重影响国家高科技的发展。中国各级政府最近在存储器领域数项千亿级的投资，已经拉开了攻克存储器伟大战役的号角。

目前，存储器作为计算机体系结构的重要组成部分，对于全系统性能指标、集成规模与稳定运行都有着决定性的影响。为了获得内存模组所不具备的高效性、灵活性、紧凑性、SI特性优势，很多大型数字设备转向嵌入式存储体结构设计。

如图1或2所示，目前的一些存储结构大多采用双面贴结构，在印制板的正面和反面相同位置贴装内存颗粒，有利于进一步提高数字设备系统集成度。目前的存储结构大多采用全通孔印制板制造工艺，分别出现了如图1或图2的双面贴Clam-Shell结构和单面贴Fly-by结构。

其中，Fly-by结构包括常规的直线型排布以及异构的折线型排布。而双面贴Clam-Shell结构与单面贴Fly-by结构的优劣主要表现为集成度和SI/PI性能。其区别主要为下：1、与双面贴Clam-Shell结构相比，单面贴Fly-by结构的集成度相对较差。2、采用常规工艺，只要采用双面贴结构就会导致比较严重的信号孔/回流孔的耦合，其中双面贴Clam-Shell结构将会非常严重。3、双面贴Clam-Shell结构，单位长度地址线下挂的负载较多，为传输通道阻抗控制带来很大的挑战。4、Fly-by结构数据组布线长度较长，不利于提高访存信号速率。此外，基于常规印制板制造工艺，那么数字电子设备性能越先进、集成存储体数量越多、印制板叠层结构越复杂，那么全通孔带来的SI/PI相关设计影响也就愈发突出。

因此，一种利用双面盲孔印制板工艺方法、可以同时获得上述双面贴Clam-Shell结构与单面贴Fly-by结构的优点、确保提高存储密度的基础上能够保证良好的信号完整性的存储结构变得十分必要。

发明内容

为了解决上述问题，本发明采用的技术方案是提出了一种基于双面盲孔印制板工艺的存储结构。

本发明提供的一种基于双面盲孔印制板工艺的存储结构，包括绝缘印制电路板、设于绝缘印制电路板一端面的现场可编程逻辑门阵列FPGA，绝缘印制电路板包括依次设置的上盲板、芯板、下盲板，绝缘印制电路板靠近现场可编程逻辑门阵列FPGA的一端面均匀排列有若干个第一存储体单元，绝缘印制电路板另一端面均匀排列有与第一存储体单元相对应的第二存储体单元，第一存储体单元与第二存储体单元关于芯板对称设置；上盲板与下盲板内分别设有第一布线层、第二布线层，第一存储体单元与第二存储体单元的各排线端分别与第一布线层、第二布线层的相应电连接节点固接；绝缘印制电路板在两端分别设置有贯穿整个绝缘印制电路板的第一通孔条，其中一组第一通孔条设于可编程逻辑门阵列FPGA下方，进而可以通过第一通孔条使第一存储体单元与第二存储体单元的数据组信号端、可编程逻辑门阵列FPGA与CPU电连接。

进一步，第一存储体单元优选为5个，第二存储体单元优选为4个。

进一步，第一存储体单元与第二存储体单元均为动态随机存取存储器。

进一步，动态随机存取存储器为DDR4存储器。

进一步，第一存储体单元、第二存储体单元分别通过焊接的方式与上盲板、下盲板固接。

进一步，绝缘印制电路板共有N个电子叠层，上盲板包括M层，芯板包括1层，下盲板包括N-M-1层，其中M<N/2，M与N均为自然数。

进一步，上盲板在第一存储体单元的底部均设有贯穿第一布线层、并与芯板相连通的上盲孔条，上盲孔条中设有多个与第一存储单元的各端口相对应的上盲孔，第一存储体单元的各数据组信号端与地址组信号端分别通过相应的上盲孔与第一布线层的对应端口相电连接。

进一步，下盲板在第二存储体单元的底部均设有贯穿第二布线层、并与芯板相连通的下盲孔条，下盲孔条中设有多个与第二存储单元的各端口相对应的下盲孔，第二存储体单元的各数据组信号端与地址组信号端分别通过相应的下盲孔与第二布线层的对应端口相电连接。

进一步，靠近FPGA的第一通孔条中设有与第一布线层、CPU的各端口相连通的通孔，现场可编程逻辑门阵列FPGA的端口可通过相应的通孔与第一布线层中的各第一存储体单元的数据组信号端、地址组信号端电连接，并能与CPU的相应端口相连接。

进一步，远离FPGA的第一通孔条中设有分别与第一布线层、第二布线层、CPU的各端口相连通的通孔，进而可以使位于第一布线层、第二布线层的各第一存储体单元与第二存储体单元的数据组信号端、地址组信号端与CPU的相应端口相连接。

本发明在现有的嵌入式存储体结构的基础上，对现有的双面贴Clam-Shell存储结构和单面贴Fly-by存储结构的优点进行结合，采用双面盲孔印制板工艺在绝缘印制电路板来保证本发明的电子集成度与布线紧密度，同时通过盲孔设置来减少各存储体单元的布线长度来提高访存速率。本发明采用第一通孔条来连接各个布线层与CPU的端口，从而减小了信号孔/回流孔的耦合与信号传输通道的阻抗，从而保证各个存储体单元的信号完整性。

附图说明

图1为本发明中的现有双面贴Clam-Shell存储结构的示意图；

图2为本发明中的现有单面贴Fly-by存储结构的示意图；

图3本发明的存储结构的结构示意图。

具体实施方式

为了更清楚地说明本发明实施例和/或现有技术中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在可读取的存储介质中，如计算机的软盘，硬盘或光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例的方法。

本发明提供了一种基于双面盲孔印制板工艺的存储结构，主要通过绝缘印制电路板（PCB板）来实现本发明的嵌入式存储体结构。

目前，PCB板中高速信号、模拟信号对于噪声余量非常敏感，即正常工作时仅能允许非常小的噪声余量，噪声余量超标时会对高速信号的品质构成直接影响，从而直接影响传输信号的质量；另外，高速PCB板中的各种高速器件工作时处于开关状态，产生瞬间变化的电流，在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，这种噪声称为同步开关噪声(简称SSN)，并且随着开关器件数目不断增加，芯片工作电压不断减小，电源平面上电源的波动会给系统带来致命的影响；信号速度加快，电源平面因耦合电感而承受不小的压降，电源质量也直接影响最终PCB的信号完整性和EMC。

所以本发明需要保证高密度布局的同时能实现信号完整性，从而可以保证DDR4最高速率运行时的稳定。

本发明实施例中提供了一种存储结构，包括绝缘印制电路板、设于绝缘印制电路板一端面的现场可编程逻辑门阵列FPGA。

其中，可编程逻辑门阵列FPGA是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。而FPGA也是现有的存储结构不可或缺的一部分。

本发明中绝缘印制电路板包括依次设置的上盲板、芯板、下盲板，绝缘印制电路板共有N个电子叠层，上盲板包括M层，芯板包括1层，下盲板包括N-M-1层，其中M<N/2，M与N均为自然数。

绝缘印制电路板靠近现场可编程逻辑门阵列FPGA的一端面均匀排列有若干个第一存储体单元，绝缘印制电路板另一端面均匀排列有与第一存储体单元相对应的第二存储体单元，第一存储体单元与第二存储体单元关于芯板对称设置，这种对称设置方式有利于减少本发明的各个存储体单元的布线长度，从而提高访存速率。本发明中第一存储体单元与第二存储体单元均为动态随机存取存储器（DRAM），而且采用的是三星电子于2011年1月4日发明的DDR4型，相对于现有的DDR3型，在同样内核频率下理论速度是DDR3的两倍，且有更可靠的传输规范，数据可靠性可得到进一步提升。

上盲板与下盲板内分别设有第一布线层、第二布线层，第一存储体单元与第二存储体单元的各排线端分别与第一布线层、第二布线层的相应电连接节点固接。其中，第一存储体单元、第二存储体单元分别通过焊接的方式与上盲板、下盲板固接。

上盲板在第一存储体单元的底部均设有贯穿第一布线层、并与芯板相连通的上盲孔条，上盲孔条中设有多个与第一存储单元的各端口相对应的上盲孔，第一存储体单元的各数据组信号端与地址组信号端分别通过相应的上盲孔与第一布线层的对应端口相电连接。下盲板在第二存储体单元的底部均设有贯穿第二布线层、并与芯板相连通的下盲孔条，下盲孔条中设有多个与第二存储单元的各端口相对应的下盲孔，第二存储体单元的各数据组信号端与地址组信号端分别通过相应的下盲孔与第二布线层的对应端口相电连接。

如图3所示，本发明中，第一存储体单元优选为5个，第二存储体单元优选为4个。第一存储体单元根据离FPGA的距离的由近至远分别定义为1至5号存储体，第二存储单元根据离远离FPGA的第一通孔条的距离的由近到远依次定义为6至9号存储体。

对于1至5号存储体，数据组信号端头以CPU至存储体的点到点拓扑结构，在垂直于存储体单元排布方向引出。1至5号存储体数据组信号布设在第一布线层中，1至5号存储体数据组信号端头涉及的孔结构采用上盲孔。

对于6至9号存储FDGD体，其数据组信号端以CPU至存储体的点到点拓扑结构，在垂直于存储体单元排布方向引出。6至9号存储体数据组信号布设在第二布线层中，6至9号存储体数据组信号端涉及的孔结构采用下盲孔。

对于1至5号存储体，地址组信号以飞跃的拓扑结构，从CPU开始，在平行于存储体单元排布方向依次连接1至9号存储体。1至5号存储体地址组信号端头布设在第一布线层中，1至5号存储体地址组信号端头涉及的孔结构采用上盲孔。6至9号存储体地址组信号端头布设在第二布线层中，6至9号存储体地址组信号端头涉及的孔结构采用下盲孔。

对于5号存储体和6号存储体之间的地址组信号端头互连增加一组通孔，每个地址信号对应一个通孔。通孔布设在5、6号存储体外侧，5号存储体地址组信号端头与通孔互连线位于第一布线层，6号存储体地址组信号端头与通孔互连线位于第二布线层。

在本发明中，绝缘印制电路板在两端分别设置有贯穿整个绝缘印制电路板的第一通孔条，其中一组第一通孔条设于可编程逻辑门阵列FPGA下方，进而可以通过第一通孔条使第一存储体单元与第二存储体单元的数据组信号端、可编程逻辑门阵列FPGA与CPU电连接。

靠近FPGA的第一通孔条中设有与第一布线层、CPU的各端口相连通的通孔，现场可编程逻辑门阵列FPGA的端口可通过相应的通孔与第一布线层中的各第一存储体单元的数据组信号端、地址组信号端电连接，并能与CPU的相应端口相连接。远离FPGA的第一通孔条中设有分别与第一布线层、第二布线层、CPU的各端口相连通的通孔，进而可以使位于第一布线层、第二布线层的各第一存储体单元与第二存储体单元的数据组信号端、地址组信号端与CPU的相应端口相连接。

本发明采用第一通孔条来连接各个布线层与CPU的端口，进而而减小了信号孔/回流孔的耦合与信号传输通道的阻抗，从而保证各个存储体单元的信号完整性。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims

1.一种基于双面盲孔印制板工艺的存储结构，其特征在于：包括绝缘印制电路板、设于所述绝缘印制电路板一端面的现场可编程逻辑门阵列FPGA，所述绝缘印制电路板包括依次设置的上盲板、芯板、下盲板，所述绝缘印制电路板靠近现场可编程逻辑门阵列FPGA的一端面均匀排列有若干个第一存储体单元，所述绝缘印制电路板另一端面均匀排列有与第一存储体单元相对应的第二存储体单元，所述第一存储体单元与第二存储体单元关于芯板对称设置；所述上盲板与下盲板内分别设有第一布线层、第二布线层，所述第一存储体单元与第二存储体单元的各排线端分别与第一布线层、第二布线层的相应电连接节点固接；所述绝缘印制电路板在两端分别设置有贯穿整个绝缘印制电路板的第一通孔条，其中一组第一通孔条设于所述可编程逻辑门阵列FPGA下方，进而通过第一通孔条使第一存储体单元与第二存储体单元的数据组信号端、可编程逻辑门阵列FPGA与CPU电连接。

2.如权利要求1所述的一种基于双面盲孔印制板工艺的存储结构，其特征在于：所述第一存储体单元为5个，所述第二存储体单元为4个。

3.如权利要求1所述的一种基于双面盲孔印制板工艺的存储结构，其特征在于：所述第一存储体单元与第二存储体单元均为动态随机存取存储器。

4.如权利要求3所述的一种基于双面盲孔印制板工艺的存储结构，其特征在于：所述动态随机存取存储器为DDR4存储器。

5.如权利要求1所述的一种基于双面盲孔印制板工艺的存储结构，其特征在于：所述第一存储体单元、第二存储体单元分别通过焊接的方式与上盲板、下盲板固接。

6.如权利要求1所述的一种基于双面盲孔印制板工艺的存储结构，其特征在于：所述绝缘印制电路板共有N个电子叠层，所述上盲板包括M层，所述芯板包括1层，所述下盲板包括N-M-1层，其中M<N/2，M与N均为自然数。

7.如权利要求1所述的一种基于双面盲孔印制板工艺的存储结构，其特征在于：所述上盲板在第一存储体单元的底部均设有贯穿第一布线层、并与芯板相连通的上盲孔条，所述上盲孔条中设有多个与第一存储单元的各端口相对应的上盲孔，所述第一存储体单元的各数据组信号端与地址组信号端分别通过相应的上盲孔与第一布线层的对应端口相电连接。

8.如权利要求1所述的一种基于双面盲孔印制板工艺的存储结构，其特征在于：所述下盲板在第二存储体单元的底部均设有贯穿第二布线层、并与芯板相连通的下盲孔条，所述下盲孔条中设有多个与第二存储单元的各端口相对应的下盲孔，所述第二存储体单元的各数据组信号端与地址组信号端分别通过相应的下盲孔与第二布线层的对应端口相电连接。

9.如权利要求7或8所述的一种基于双面盲孔印制板工艺的存储结构，其特征在于：靠近所述FPGA的第一通孔条中设有与第一布线层、CPU的各端口相连通的通孔，所述现场可编程逻辑门阵列FPGA的端口可通过相应的通孔与第一布线层中的各第一存储体单元的数据组信号端、地址组信号端电连接，并能与CPU的相应端口相连接。

10.如权利要求9所述的一种基于双面盲孔印制板工艺的存储结构，其特征在于：远离所述FPGA的第一通孔条中设有分别与第一布线层、第二布线层、CPU的各端口相连通的通孔，进而使位于第一布线层、第二布线层的各第一存储体单元与第二存储体单元的数据组信号端、地址组信号端与CPU的相应端口相连接。