CN219919278U - Ddr存储器的布线板、印刷电路板及电子装置 - Google Patents

Abstract

本实用新型公开了DDR存储器的布线板、印刷电路板及电子装置，涉及印刷电路板领域。DDR存储器的布线板包括：线路板；DDR存储器，两两正反叠着摆放于所述线路板上，并从所述线路板表层往内部走线，每两片对应的所述DDR存储器的走线共用一个过孔，形成T型拓扑结构；FPGA，设置于所述线路板上，FPGA扇出的走线在所述过孔处的与所述T型拓扑结构和VTT电源串联，形成菊花链结构。本实用新型所述的DDR存储器的布线板可搭载多个DDR存储器，具有面积小、信号速率高的优点。

Description

DDR存储器的布线板、印刷电路板及电子装置

技术领域

本实用新型涉及印刷电路板领域，尤其涉及DDR存储器的布线板、印刷电路板及电子装置。

背景技术

随着电子信息技术的不断发展，双倍速率同步动态随机存储器(Double DataRate，简称DDR)已成为现在的主流内存规范。由于许多产品设计需求的DDR容量越来越大，单颗DDR的设计方案已不能满足产品的高端需求，为了保持产品的竞争力，不增加产品的生产和开发成本，设计多颗DDR的低成本应用方案，已成为许多产品应用领域的研究重点。

例如四颗DDR存储器的PCB(Printed CircuitBoard，印制电路板)设计，通常地址线和控制线的布线与FPGA可以采用Flyby(菊花链)方式或T型的拓扑结构实现。如图1所示，若地址线和控制线采用Flyby方式，器件布局上只能单面摆放四颗DDR存储器，在PCB布局上占用空间较大，无法满足产品的高密度集成化需求；如图2所示，若地址线和控制线采用T型方式(远端分支)可缩小PCB板布局空间，四颗DDR存储器需要进行正反面对贴摆放于PCB板上，然而T型拓扑结构的分支信号线(STUB线)较长，导致分支信号对主干信号产生较大的反射干扰，影响信号传输速率和传输效果。

实用新型内容

针对现有的支持多颗DDR存储器的布线板存在占用面积大、信号速率低的问题，现提供一种旨在实现占用面积小、信号速率高的DDR存储器的布线板、印刷电路板及电子装置。

为实现上述目的，按照本实用新型的第一个方面，提供了一种DDR存储器的布线板，包括：线路板；DDR存储器，两两正反叠着摆放于所述线路板上，并从所述线路板表层往内部走线，每两片对应的所述DDR存储器的走线共用一个过孔，形成T型拓扑结构；FPGA，设置于所述线路板上，FPGA扇出的走线在所述过孔处的与所述T型拓扑结构和VTT电源串联，形成菊花链结构。

在本实用新型的一个实施例中，所述FPGA扇出的走线由进至远地依次连接各所述T型拓扑结构在所述过孔处的T点。

在本实用新型的一个实施例中，，所述过孔处的T点从分支到所述线路板表层的走线与所述线路板表层到所述DDR存储器之间的走线相垂直。

在本实用新型的一个实施例中，所述DDR存储器和所述FPGA扇出的走线包括数据线和信号线，所述信号线包括地址线和控制线。

在本实用新型的一个实施例中，所述线路板上设置四片所述DDR存储器，其中两片所述DDR存储器设置于所述线路板的正面，相应的另外两片所述DDR存储器设置于所述线路板的反面。

在本实用新型的一个实施例中，所述线路板包括依次层叠设置的：第一布线层，用于设置所述数据线和所述信号线；第二布线层，用于设置参考地平面；第三布线层，包括电源区域和布线区域，所述电源区域用于设置DDR存储器的电源线，所述布线区域用于采用地线包裹的形式设置所述信号线；第四布线层，用于设置所述数据线和所述信号线。

按照本实用新型的第二个方面，还提供了一种印刷电路板，所述印刷电路板包括如上述中任意一个实施例所述的DDR存储器的布线板。

按照本实用新型的第三个方面，还提供了一种电子装置，包括存储设备、控制器及印刷电路板，所述印刷电路板用于搭载所述存储设备以及控制器，所述印刷电路板包括如上述中任意一个实施例所述的DDR存储器的布线板。

总体而言，通过本实用新型所构思的以上技术方案与现有技术相比，至少能够取得下列有益效果：

1)本实用新型实施例通过将DDR存储器两两正反叠着摆放于线路板上，从线路板表层往内部走线，每两片对应的DDR存储器的走线共用一个过孔，形成T型拓扑结构，并且FPGA扇出的走线在过孔处的与T型拓扑结构和VTT电源串联，形成菊花链结构，相比于传统的fly-by或者T型拓扑结构而言，既能够减少DDR存储器占用的PCB板布局空间，还能减小分支信号线(STUB线)的长度，以此降低信号反射干扰，提高信号传输速率和传输效果；

2)通过将数据线设置在第一布线层和第四布线层保证了数据信号的完整性；第二布线层作为参考地平面，信号线设置于第二布线层和第三布线层，设置在第三布线层的信号线采用地线包裹的形式，增强其耦合程度，从而保证了信号阻抗的稳定连续，该DDR存储器的布线板可搭载多个DDR存储器，具有面积小、层数少的优点。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有Flyby方式的DDR存储器的分布示意图；

图2为现有T型方式的DDR存储器的分布示意图；

图3为本申请实施例提供的DDR存储器的分布示意图；

图4为本申请实施例提供的DDR存储器的走线示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。此外，下面所描述的本实用新型各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

如图3所示，本实用新型的第一实施例提出一种DDR存储器的布线板，例如包括：线路板、DDR存储器和FPGA。其中，DDR存储器两两正反叠着摆放于所述线路板上，并从所述线路板表层往内部走线，每两片对应的所述DDR存储器的走线共用一个过孔，形成T型拓扑结构。FPGA设置于所述线路板上，FPGA扇出的走线在所述过孔处的与所述T型拓扑结构和VTT电源串联，形成菊花链结构。

具体的，DDR总线例如包括数据信号(DQ)，时钟信号(CLK)，数据选通信号(DQS，DQStrobe)，地址总线和控制总线等，其中DQ/DM/DQS采用的是点对点的连接，不需要采用拓扑方式连接，其中地址线、时钟线、控制性、命令线等信号线都需要进行多点互联的方式进行连接，因此会由于阻抗不匹配而产生反射现象，从而需要进行拓扑和匹配电阻来减小反射的现象。

如图1中所示，现有的常规做法采用的flyby结构是将DDR颗粒并排放，再由DDR芯片管脚layout扇出时直接就近打孔到内层，确保分支尽量短，从而避免分支信号对主干信号的反射干扰，但是此法会占用非常多的空间，不利于其他功能设计。

本实施例提出的DDR存储器的布线板设计为菊花链+T型拓扑结构，相比于传统的fly-by或者T型拓扑结构而言，既能够减少DDR存储器占用的PCB板布局空间，还能减小分支信号线(STUB线)的长度，以此降低信号反射干扰，提高信号传输速率和传输效果。

在本实用新型的一个实施方式中，所述FPGA扇出的走线由进至远地依次连接各所述T型拓扑结构在所述过孔处的T点，能够进一步减小多片DDR存储器所占用的空间。

结合图4所示，在内存控制器(Memory controller)中，由FPGA控制DDR进行读写，TL1为FPGA扇出到最近一片DDR对应的过孔处的走线，TL2为DDR颗粒与颗粒之间的PCB走线，TL4为T点过孔上从分支处到线路板表层的线段，TL5为线路板表层从过孔处到DDR颗粒PIN脚的走线，VTT为上拉电源，用作稳定信号传输。

优选的，所述过孔处的T点从分支到所述线路板表层的走线与所述线路板表层到所述DDR存储器之间的走线相垂直。具体如图3中所示，FPGA扇出之后，从FPGA内部出来的走线就近连接到正反贴DDR存储器中间的T点，此T点处有3个分支，纵向两处分支做T行结构分别连接正反面的DDR芯片，横向的分支做菊花链连接下一个T型点，最后再到VTT上拉电源。

优选的，所述线路板上设置四片所述DDR存储器，其中两片所述DDR存储器设置于所述线路板的正面，相应的另外两片所述DDR存储器设置于所述线路板的反面。

进一步的，线路板的叠层例如采用依次设置第一布线层、第二布线层、第三布线层和第四布线层的方式，第一布线层和第四布线层作为主要的信号走线层，第三布线层作为混合平面层，DDR存储器主电源和部分信号线在此层面处理，第二布线层作为完整的地平面，作为信号的参考和回流的主平面，这样在4层板的情况下就可以为DDR布线提供3个有效的信号走线层，能够支持DDR存储器地址线和控制线采用菊花链+T拓扑结构。

在本实施例中，数据线设置在第一布线层和第四布线层保证了数据信号的完整性；第二布线层作为参考地平面，信号线设置于第二布线层和第三布线层，设置在第三布线层的信号线采用地线包裹的形式，增强其耦合程度，从而保证了信号阻抗的稳定连续。该DDR存储器的布线板可搭载多个DDR存储器，具有面积小、层数少的优点，降低了生产成本，缩小了布线板的占用空间。

另外，本实用新型还提供了一种印刷电路板，印刷电路板包括如上述的DDR存储器的布线板。

本实用新型还提供了一种电子装置，包括存储设备、控制器及印刷电路板，印刷电路板用于搭载存储设备以及控制器(即Memory controller)，印刷电路板包括上述的DDR存储器的布线板。

本申请实施例提供的印刷电路板和电子装置的有益效果同前述第一实施例提供的DDR存储器的布线板的有益效果相同，为了简洁，不在此赘述。

以上所述者，仅为本公开的示例性实施例，不能以此限定本公开的范围。即但凡依本公开教导所作的等效变化与修饰，皆仍属本公开涵盖的范围内。本领域技术人员在考虑说明书及实践这里的公开后，将容易想到本公开的其实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未记载的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的范围和精神由权利要求限定。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种DDR存储器的布线板，其特征在于，包括：

线路板；

DDR存储器，两两正反叠着摆放于所述线路板上，并从所述线路板表层往内部走线，每两片对应的所述DDR存储器的走线共用一个过孔，形成T型拓扑结构；

FPGA，设置于所述线路板上，FPGA扇出的走线在所述过孔处的与所述T型拓扑结构和VTT电源串联，形成菊花链结构。

2.根据权利要求1所述的DDR存储器的布线板，其特征在于，所述FPGA扇出的走线由进至远地依次连接各所述T型拓扑结构在所述过孔处的T点。

3.根据权利要求1所述的DDR存储器的布线板，其特征在于，所述过孔处的T点从分支到所述线路板表层的走线与所述线路板表层到所述DDR存储器之间的走线相垂直。

4.根据权利要求1所述的DDR存储器的布线板，其特征在于，所述DDR存储器和所述FPGA扇出的走线包括数据线和信号线，所述信号线包括地址线和控制线。

5.根据权利要求1所述的DDR存储器的布线板，其特征在于，所述线路板上设置四片所述DDR存储器，其中两片所述DDR存储器设置于所述线路板的正面，相应的另外两片所述DDR存储器设置于所述线路板的反面。

6.根据权利要求4所述的DDR存储器的布线板，其特征在于，所述线路板包括依次层叠设置的：

第一布线层，用于设置所述数据线和所述信号线；

第二布线层，用于设置参考地平面；

第三布线层，包括电源区域和布线区域，所述电源区域用于设置DDR存储器的电源线，所述布线区域用于采用地线包裹的形式设置所述信号线；

第四布线层，用于设置所述数据线和所述信号线。

7.一种印刷电路板，其特征在于，所述印刷电路板包括如权利要求1-6中任意一项所述的DDR存储器的布线板。

8.一种电子装置，包括存储设备、控制器及印刷电路板，所述印刷电路板用于搭载所述存储设备以及控制器，其特征在于，所述印刷电路板包括如权利要求1-6中任意一项所述的DDR存储器的布线板。