CN1327449C - 用于高频半导体装置的电子封装 - Google Patents

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CN1327449C CNB018024130A CN01802413A CN1327449C CN 1327449 C CN1327449 C CN 1327449C CN B018024130 A CNB018024130 A CN B018024130A CN 01802413 A CN01802413 A CN 01802413A CN 1327449 C CN1327449 C CN 1327449C
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Abstract

本发明用于高频半导体装置的电子封装，包括：复数个电路构件，具有一第一及一第二表面，有复数个接触垫设置在第一表面上，接触垫中的至少一个用于连接至一外界资料总线；第一电气连接装置包括一接触构件以提供电气互连，有效地连接至电路构件的第一表面上接触垫中的至少一个；至少一个半导体装置被放置在电路构件的至少一个表面上且选择性地被连接至外界资料总线的延伸；复数个接触垫设置在电路构件的至少一个的第二表面上，接触垫中的至少一个更延伸外界资料总线；夹箝装置，是附著至电路构件的至少一个；总线终端装置有效地被连接至资料总线的延伸；本发明具有低厚度，高密度的存储器封装，可以有效地降低资料路径长度，其可支援单一及两个总线通道两种。

Description

用于高频半导体装置的电子封装
技术领域
本发明是有关于一种高密度、低厚度的电子封装且，尤指一种高效能，高密度存储器模组具有阻抗控制传输线总线，及可选择地内建驱动线终端的模组以维护高电气效能的高密度、低厚度封装。
背景技术
相关专利申请案
本发明专利申请案是有关由Brown等人所提出的美国第6,72,895号专利案的“具有内建高速总线终端的高速存储器模组”，1999年12月9日申请的美国专利申请案号09/457,776,及1999年12月14日申请的美国专利申请案号09/461,065；2000年8月24日申请的美国专利申请案号09/645,860,09/645,859,60/227,689及09/645,858；2001年1月31日申请的美国专利申请案号09/772,641以上各专利申请案指定为本发明专利的参考文献。
现今针对高速、高效能电子系统的电子封装的趋势是提供高电气效能，高密度，及不同的电路装置间高可靠度互连，已形成这些系统的重要耶分。该系统可能是一电脑，一通讯网路装置，一头戴式“个人数字助理”(“Personal digital assistant”)，医疗仪器或任何其他电子设备。
如此包含复数个互连的高可靠度模组，这些装置重要部分发生失连(misconnections)是导致终端产品失败重要原因。模组尤其是互连两者尽可能的密集，使用最少的模组占用空间，提供高电气整体性，及提供模组布线上最少碰撞以及使主机板或系统板的搭配也是非常重要的。在一些情形中，例如膝上型电脑及头戴式装置，连接器及附属的电路构件的高度愈低愈好是很重要的。
当系统的密度及执行效能戏剧性地增加，因此对于互连的规格具有迫切性。一种高电气执行效能的方法是清楚的即时提升信号的整体性(integrity)。这可由具有屏蔽的该互连以协助它们更接近地匹配系统所需的阻抗达成。特别是当与场地-隔离(field-separability)耦合时，这些高要求的需求，导致可能连接器解决方法很大的变化。
此外，确保有效的维修，升级，及/或系统不同零件的更换(例如，连接器，卡，芯片，板子，模组，等等)，需要模组中的连接在工厂中是可重新实现的(reworkable)。在一些情形中也有较高需求，在最终产品中，此连接在场地(field)中是分离的且可重新连接的。如此能力在土产时例如，为了方便测试也是需要的。
一面栅阵列(land grid array，LGA)是一个如此连接的范例，其中被连接的两个主要平行电路构件中的每一个具有复数个接触点，该接触点以线性或二维阵列排列。互连构件的阵列，被称为插入物(interposer)，被置于连接的两个阵列之间，且提供接触点或接触垫(pad)间的电气连接。为了更高密度互连且节省主机板实际空间，增加的平行电路构件由外加的LGA连接器可能被堆叠且电气连接，以创造三维的封装。在任何情形中，因为在脚位-及-插座(pin-and-socket)型态互连中并不具备保持能力，因此LGA连接需要一箝板(clamping mechanism)机构，以创造所需要的力，以确保每一个接触构件在使用时被压缩一适当量，以形成至电路构件所需的互连。而LGA插入物可以以许多不同方式实现，其中最感兴趣的实现方式是描述在上述的待审中的美国专利申请案中。
现今，多样化的软件在高速数字计算装置上执行需要比以前更多且具更高的总线及时脉速度的动态随机存取存储器(RAM)。为了确保快速的存储器循环时间(cycle times)，非常短，快速的上升脉冲被使用。但是当系统中资料总线及时脉的速度增加时，用以服务复数个存储器装置的电气驱动需求较使用较少存储器时变得更加迫切。
存储器系统的最大操作速度主要是由存储器控制器及该存储器装置或该总线之间的复数个电气互连所决定。当资料传输率增加时，经过该电气互连的信号传输时间与信号的暂态时间相比将不再是可忽略的。在高总线速度，这些互连的表现有如传输线网路(transmission line networks)。此传输线网路的响应特征定义该存储器总线的最大可使用速度。
在目前低厚度的存储器封装技术中，系统上实际可用的存储器数量是由存储器芯片(chips)本身的容量，在该存储器卡或模组上可制造的实际电气连接的数量及可用的空间数量以提供额外的存储器卡所决定。线驱动器或线接收器的数量是存储器卡或模组的另一项限制，该存储器卡或存储器模组可以被雏菊轮式串接(daisy chained)。
在一般随机存取存储器系统中，因为在一定的时间区间中只有一个比特可以存在总线中，该总线的速度主要是由总线的信号设定时间(setuptime)所决定。结果，在目前个人电脑的存储器系统中总线所能达到的最高资料传输率是每秒266百万比特(Mbits per second)。通常地，在此一般的存储器系统中不需要或提供阻抗匹配的终端。
由Dell等人所提出有关可堆叠的存储器卡的美国第5,963,464号专利案的第一观点，一些构件看起来与本发明的一些实施例相类似。然而，更仔细阅读后会显示一些重大的不同点。如图1-3所描述Dell的实施例是一个可堆叠的存储器卡的设计。该实施例描述一个可堆叠的存储器卡具有一个连接器插座附著(attached)至每一存储器卡的上表面且连接器的脚位(pins)附著至每一存储器卡的下表面。主机板上包括该组合用插座。而此封装技术能力适当地工作在具有较低存储器总线技术上，该不具屏蔽的感应的连接器脚位代表一电气不连续地定足够的以产生有效的反射及电气杂讯。此外，最上层卡的上表面上该不使用的插座当成一天线以干扰RF的拾取。从一可靠度/可制造性的观点来看，此脚位及插座型方法开启模组损坏的可能性甚至只是一个脚位或插座被弯曲或其他的损坏。在此情形中，该卡必须是可重新实现的或少量的。
而为了揭露的目的一以RAMBUS为基础的存储器模组被选择，显而易见的是本发明所示的原则不只可以被应用至高速存储器模组，例如双倍资料读取速率(DDR)SDRAM，也可以应用至其他需要高速及高执行效能包括但不限于微处理器，数字信号处理器及通讯应用及系统的各种电子封装结构。
为了达到更高的总线速度且，同时，允许较大的存储器容量，必须采用阻抗受控制的总线型态。例如由加州山景市RAMBUS公司所开发的RAMBUS技术显示一存储器组态其中该存储器装置被放置(封装)在最多3个RAMBUS线内存储器模组(RIMM)上且在主机板上由一高速资料总线互连。一个或更多的终端元件被放置在该主机板的高速资料总线实际终点上。
操作上，该地址/资料线离开主机板上的驱动线且进入存储器链(chain)上第一个RIMM卡。该相同地址/资料线必须经由一完整，第二组连接离开该RIMM卡。在驱动线到达它们的终端前此路径连续的经过一第二且有时一第三RIMM模组。此存储器/总线组态允许非常快速的暂态信号被传输在存储器控制器及相对较长的总线的资料储存装置之间。这些总线允许复数个比特同时被传输至总线的每一线中。因此，可达到每秒800百万比特的资料传输率。甚至在将来可能出现更高速的资料传输率。
该总线的一个最重要特性是信号传输路径的有效阻抗被良好的控制。总线的一个端点被放置与总线的特征阻抗相匹配的终端(terminated)以维护信号的传真性及信号的完整性。
在采用该总线的的系统中，该驱动信号的振幅是比一般数字信号的振幅小。这是导致该装置的驱动强度(dv/dt)的限制。
如上所述的因素使该存储器总线的可靠操作非常依赖沿着该总线的互连的阻抗控制。沿着传输路径的阻抗不匹配将导致信号的衰减，换句话说，可能导致资料传输中错误。同时，维护所有信号及时脉的精确时序对于可靠的资料传输也是关键性的。因此，最小化信号-至-时脉延迟差异(资料-至-时脉歪斜，data-to-clock skew)是该总线另一个重要的需求。
一些对资料-至-时脉歪斜可能产生贡献的是：
a)不同的导体长度；
b)由印刷电路板及/或基质印刷电路路径微不足道的阻抗误差；
c)信号必须经过一连接器的次数；
d)连接器的未遮蔽长度。
最后面的是最重要的因为连接器的阻抗不匹配会导致反射，前向串音(crosstalk)及反向串音，所有的串音当成驻波会对时序的抖动有贡献，会使资料-至-时脉歪斜会小化更困难。
已知技术的低厚度存储器系统设计一般包括：一存储器控制器，一时脉驱动器及总线终端，以上所有元件皆黏著(mounted)在该主机板上，该主机板在介于该存储器控制器及该总线终端之间具有最多三个存储器插槽。该资料信号在到达该总线终端的前必须经过每一模组且亦必须经过最多六个边缘连接器。由于如此的设计，目前边缘连接器导致阻抗的不匹配及串音会降低信号的品质且因此限制信号通道的执行效能。
在一存储器模组上自我包含该终端提供一些型态的执行效能改良。因为只需使用单一集合(set)的连接器脚位(例如，不需要有线离开该终端模组)，额外的连接器脚位容量可以贡献在单一卡或模组上更多存储器数量的定址空间。如此允许两个通道的存储器被整合在存储器封装中，结果增加频宽且倍增存储器的容量。此外，由减少实质上一半所需连接器脚位，此节省实质允许更多数量的芯片被封装在一模组上。
因为更多存储器可以被放置在单一卡上，比之前存储器系统实际上更接近该驱动电路，因此，所有总线路径的长度被大幅降低。因为额外通过外部接点的该信号的减少甚至可以得到更多改良。同样地亦减少已知技术的存储器模组及外部终端电阻之间的总线路径部分。
当所有存储器模组必须完全相同时(例如，所有存储器模组都不具终端)，创造一个只用来终端的分离模组是可能的。此种情形被显示在稍后的实施例中。针对这种情形或之前所揭露的终端在模组上的情形，本发明的设计可以降低设计的复杂性及存储器模组及主机板两者的生产成本。
对于具有一至三个存储器模组的存储器系统，使用一终端模组或终端模组当成是最后一个模组可帮助达成系统的最大执行效能。
当本发明，低厚度，选择性自我终端的存储器模组与创新的面栅阵列(land grid array，LGA)结合时，可以达到比之前所能达到的密度更高。如此允许更多存储器被封装在一高度受限制的应用中。更多存储器可以被部署在更接近该驱动器/接收器之处，因此降低路径长度，特别是当存储器模组是具自我终端时。可以包括复数个热管理结构以散热且因此增加可靠度。
发明内容
因此本发明的目的是提供一种低厚度，高密度的存储器封装。
本发明的另一目的是提供一种低厚度，高密度的存储器封装使用新颖的高密度连接器技术。
本发明的另一目的是提供一种低厚度，高密度的存储器模组，该存储器模组选择性地具有总线终端在该模组上。
本发明的再一目的是提供一种低厚度，高密度的存储器封装，该存储器封装可以有效地降低资料路径长度，因而帮助简化高速数字电脑或类似系统中驱动器的电气需求。
本发明的再一目的是提供一种低厚度，高密度的存储器封装，该存储器封装可以支援单一及两个总线通道两种。
本发明的目的是提供一种低厚度，高密度的电子封装，用于高速，高执行效能的半导体，例如存储器装置。
本发明一种用于高频半导体装置的电子封装，其特征在于，其包括：a)复数个电路构件，其具有一第一表面及一第二表面，有复数个接触垫设置在该第一表面上，该接触垫中的至少一个用于连接至一外界资料总线；b)第一电气连接装置，包括一接触构件以提供电气互连，有效地连接至该电路构件的第一表面上该接触垫中的至少一个，以形成该外界资料总线的延伸；c)至少一个半导体装置被放置在该电路构件的至少一个表面上且选择性地被连接至该外界资料总线的延伸；d)复数个接触垫设置在该电路构件的至少一个的第二表面上，该接触垫中的至少一个更延伸该外界资料总线；e)夹箝装置，是附著至该电路构件的至少一个，以压缩该第一电气连接装置的该接触构件；以及f)总线终端装置有效地被连接至该资料总线的延伸。
其进一步包括一特征阻抗且该总线终端装置显示一阻抗实质上与该特征阻抗相匹配。
其进一步包括排成直线装置，该排成直线装置有效地连接至该电路构件的至少一个，以便将连接至该第一电气连接装置的装置排成一直线。
其进一步包括第二电气连接装置设置在两个电路构件之间，且有效地连接至该电路构件的至少一个的第一表面上该接触垫中的至少一个及该电路构件的第二表面上该接触垫中的至少一个。
其进一步包括排成直线装置，该排成直线装置有效地连接至该电路构件的至少一个，以便将连接至该第一电气连接装置的装置排成一直线。
其中该总线终端装置包括下列电子零件群组中的至少一种：复数个电阻器、复数个电容器及复数个电感器。
其中该电阻器包括分散式电阻器。
其中该电阻器包括一排电阻器。
其中该电阻器包括一固态电阻装置。
其中该总线终端装置是置于该电子封装之外。
其中该总线终端装置是置于该电路构件之一。
其中进一步包括一终端模组且其中该总线终端装置是置于该终端模组上。
其中该第一电气连接装置是为一面栅阵列连接器。
其中该面栅阵列连接器是由高度连接密度公司所提供的一以SuperbuttonTM为基础的连接器。
其中该半导体装置是一存储器装置。
其中该电路构件包括接线装置连接该第一表面上的该接触垫中的至少一个至该第二表面上的该接触垫中的至少一个。
其中该电路构件进一步包括一多层印刷电路卡。
其中该半导体装置中至少一个包括至少下列群组之一：裸芯片，薄，小型封装，芯片尺寸封装及板上芯片封装。
其中该电路构件是互相平行的。
其进一步包括一外接印刷电路板结构且其中该电路构件是与该外接印刷电路板结构平行。
其进一步包括复数个热管理结构。
其中该热管理结构在与该至少一半导体装置热接触时，包括复数个热-传导鳍片。
其中该外界资料总线包括至少两个外界资料总线；该外界资料总线的延伸包括至少两个资料总线的延伸；且该半导体装置包括两个至少包括一半导体装置的群组，每一个群组被单独地连接至该两个资料总线的延伸中的一个。
其中该至少一个半导体装置包括一接触垫型态在至少一个半导体装置的第一表面上。
其中该电路构件的一表面上的该接触垫的至少一部分是被排成与该半导体装置的第一表面上的该接触垫的型态相同。
进一步包括复数个互连在该电路构件的该接触垫型态及该半导体装置的至少一个的该接触垫型态之间。
其中该互连是接近于与长度相等，该长度是被缩短且调整长度以匹配该互连的最小化长度。
其中该互连是接近于与传输延迟相等，该传输延迟是被缩短且调整传输延迟以匹配该互连的最小化传输延迟。
其中所述至少一个半导体装置被放置在该电路构件的至少一个表面上且选择性地被连接至该外界资料总线的延伸，该至少一个半导体装置的该第一表面上包括第一型态的复数个接触垫；且所述其中该电路构件的一表面上的该接触垫的至少一部分定被排成一第二型态与该至少一个半导体装置的第一表面上的该接触垫的第一型态相同。
其中该电路构件的至少一个其进一步包括由该至少一个半导体装置的该接触垫的第一型态至该电路构件的该接触垫的第二型态延伸的复数个组合垫及互连。
其中该互连是接近于与长度相等，该长度是被缩短且调整长度以匹配该互连的最小化长度。
其中该互连是接近于与传输延迟相等，该传输延迟是被缩短且调整传输延迟以匹配该互连的最小化传输延迟。
其中该外界资料总线包括一特征阻抗，且该总线终端装置显示一阻抗匹配该特征阻抗。
其进一步包括一排成直线装置，该排成直线装置有效地连接至该第一电路构件的至少一个，以便将连接至该第一电气连接装置的装置排成一直线。
其进一步包括第二电气连接装置设置在两个电路构件之间，且有效地连接至该电路构件的至少一个的第一表面上该接触垫中的至少一个及该电路构件的第二表面上该接触垫中的至少一个。
其进一步包括一排成直线装置，该排成直线装置有效地连接至该电路构件的至少一个，以便将连接至该第一电气连接装置的装置排成一直线。
其中该总线终端装置包括下列电子零件群组中的至少一种；复数个电阻器、复数个电容器及复数个电感器。
其中该电阻器包括分散式电阻器。
其中该电阻器包括一排电阻器。
其中该电阻器包括一固态电阻装置。
其中该总线终端装置是置于该电子封装之外。
其中该总线终端装置是置于该电路构件之一上。
其中进一步包括一终端模组且其中该总线终端装置是置于该终端模组上。
其中该其中该第一电气连接装置是为一面栅阵列连接器。
其中该面栅阵列连接器是由高度连接密度公司所提供的一以SuperbuttonTM为基础的连接器。
其中该半导体装置中的至少一个是一存储器装置。
其中该电路构件包括接线装置连接该第一表面上的该接触垫中的至少一个至该第二表面上的该接触垫中的至少一个。
其中该电路构件包括包括一多层印刷电路卡。
其中该半导体装置中至少一个包括至少下列群组之一：裸芯片，薄，小型封装，芯片尺寸封装及板上芯片封装。
其中该电路构件是互相平行的。
其进一步包括一外接印刷电路板结构且其中该电路构件实质上是与该外接印刷电路板结构平行。
其中进一步包括复数个热管理结构。
其中该热管理结构在与该至少一半导体装置热接触时，包括复数个热-传导鳍片。
其中该外界资料总线包括至少两个外界资料总线；该外界资料总线的延伸包括至少两个资料总线的延伸；且该半导体装置包括两个至少包括一半导体装置的群组，每一个群组被单独地连接至该两个资料总线的延伸中的一个。
该存储器模组选择性地具有总线终端在该模组上。其包括复数个模组具有高速，阻抗受控制的传输线总线，模组间短的互连及可选择的驱动线终端内建在该模组之一中，以维持高电气执行效能。适合的应用包括但不限于微处理器资料总线及存储器总线例如RAMBUS及DDR。该模组可以未封装或已封装芯片直接附著在一般印刷电路卡上以形成该存储器模组。使用具有总线终端直接附著其在的该存储器模组改良信号的品质及整体性且因此增强系统的执行效能。如此的设计亦可以减少总线离开所需的连接。因此允许省下的连接容量被用于定址模组上额外的存储器容量。可以包括热控制结构以维护该高密度模组在一可靠的橾作温度范围内。
附图说明
为使审查员能进一步了解本发明的结构，特征及其目的，以下结合附图及较佳具体实施例的详细说明如后，其中：
图1a是已知技术中在主机板具有总线终端的多卡存储器排列的示意图；
图1b是一断面图，放大显示图1a已知技术中一垂直的镀金的-贯孔(plated-through-hole)附著连接器及存储器卡；
图1c是一断面图，放大显示图1a已知技术中一低厚度连接器及存储器卡；
图2a是显示本发明第一个实拖例中一低厚度的存储器排列具有总线终端在主机板上的示意图；
图2b是显示一断面图，扩大图2a的较佳实施例中的低厚度存储器封装；
图3a是显示本发明的第二个实施例中一低厚度的存储器排列具有总线终端在最后一个存储器卡上的示意图；
图3b是一断面图，放大显示图3a中本发明一低厚度存储器封装；
图4a是显示本发明的第三个实施例中一低厚度的存储器排列具有总线终端在分离的终端卡上的示意图；
图4b是一断面图，放大显示图4a中本发明一低厚度存储器封装；
图5a是显示一存储器装置，接触垫及已知技术的RIMM卡间的布线；以及
图5b是显示与图5a的已知技术比较本发明所揭露的实施例中用以增加电气执行效能的技术。
具体实施方式
一般说来，本发明是一种低厚度，高密度的电子封装，用于高速，高执行效能的半导体，例如由裸存储器芯片或一般存储器芯片封装所制成的存储器装置。该存储器模组选择性地具有总线终端在该模组上。其包括复数个模组具有高速，阻抗受控制的传输线总线，模组及主机板间短的LGA互连及可选择的驱动线终端内建在该模组之一中，以维持高电气执行效能。可以包括热控制结构以维护该高密度模组在一可靠的操作温度范围内。
请参照图1a，其绘示出已知技术中一多卡(2卡)存储器系统10的示意图。一般两个插槽及三个插槽板子在主机板12上需要终端，甚至在所有插槽都没使用时还是需要该终端。经由电气杂讯信号品质被成比例地衰减，标准的卡-在-板子上(card-on-board)连接器22，36提供RIMM卡24，38及主机板12上电路的间的信号路径。
而为了揭露的目的一以RAMBUS为基础的存储器模组被选择，显而易见的是本发明所示的原则不只可以被应用至高速存储器次系统，例如双倍资料读取速率(DDR)SDRAM，也可以应用至其他需要高速及高执行效能包括但不限于微处理器，数字信号处理器及通讯应用及系统的各种电子封装结构。
主机板12的部分显示出具有实现RAMBUS存储器系统所需的支援电路。一个直接RAMBUS时脉产生器电路14(Direct RAMBUS ClockGenerator(DRCG)circuit，以下简称DRCG)及一主装置16包括一直接RAMBUS ASIC胞18(Direct RAMBUS ASIC Cell(DRAC)，以下简称DRAC)被实施在主机板12上。该RAMBUS通道节段20(RAMBUSchannel segment)连接DRAC 18至一第一连接器22。连接器22实际上被连接至主机板12。该RAMBUS通道节段20连接一般是由主机板12两面板上的印刷线路路径(图未示)所制成。第一连接器22一般设计具有复数个弹力-负载(spring-loaded)接点以接合RIMM卡24上相对应的接触垫(pads)。
在RAMBUS架构中，每一个存储器模组一般提供184接点。RAMBUS通道节段20由总线进入区域26进入第一个RIMM卡24且然后被连接至复数个单独的存储器装置28经由装置连接节段30以附著至RIMM卡24。该RAMBUS通道然后经由一总线离开区域32离开RIMM卡24且回到主机板12。额外的印刷线路路径携带该RAMBUS通道节段34至也在主机板12上的一第二连接器36。第二连接器36持有第二RIMM卡38。
一RAMBUS通道进入部分40，一串列的存储器装置28，一串列的装置连接节段42，及一RAMBUS通道离开部分34组成第二个RIMM卡38。相类似地，RAMBUS通道节段46，经由印刷电路板的路径最后到达终端48。
该终端元件，例如电阻器，阻碍(blocking)电容器及/或去耦合电容器也被放置在主机板12上。在到达终端48之前所有RAMBUS通道信号必须通过两个连接器22、36且穿过两个RIMM卡24、38。信号下降沿着RAMBUS通道发生，特别是在连接器22及36。此外，有用的“真实资产”(real estate)在主机板12上是被充满的。
RIMM卡24、38典型上是印刷电路板结构，包括环氧-树脂-基材料(例如FR4)且包含一个或更多导电(例如，信号，电源及/或接地)层在其中。因为RAMBUS规格的迫切性，该信号路径与该系统的阻抗必须匹配在百分的十内。
以下图1b及1c是绘示图1a中的连接器22及36的水平及垂直断面图。因为连接器22及36实质上是相同的，在图1b及1c中只绘示连接器22。
请参照图1b，其绘示出一断面图，放大显示图1a已知技术中一垂直的镀金的-贯孔(plated-through-hole)附著连接器及存储器卡。连接器22’的该弹力-负载接点23’提供主机板12及RIMM卡24上接触垫29的电气连接。此种形态的连接器22’是适用于贯孔附著或表面黏著(surface-mount)附著至例如主机板12(图1a)的结构，具有贯孔附著型态在电气上是较差的但却较常使用。在另一种情形中，该弹力-负载接点23’导致大幅的电气不连续性，尤其在今日的高总线速度。此阻抗不连续性显然的会增加电气杂讯及导致反射的时间延迟。此外，此垂直形态的连接器在低厚度的应用中是不可用的。
请参照图1c，其绘示出一断面图，放大显示图1a已知技术中一低厚度连接器及存储器卡。连接器22”的该弹力-负载接点23”提供主机板12及RIMM卡24上接触垫29的电气连接。此形态的连接器22’主要地是适用于表面黏著附著至例如主机板12(图1a)的结构。再次地，该弹力-负载接点23’导致大幅的电气不连续性，尤其在今日的高总线速度。
连接器22”的水平型态具有较低厚度以使其可使用在较低厚度的应用中，但在多卡应用中需要更多主机板的实际空间。一个本连接器的两层堆叠版本是有效的，但因为至弹力-负载接点的连接是较长的，该电气不连续性及电气杂讯因此是更糟的。
存储器模组24、38上的存储器装置28的特定排列及位置与特定的应用是非常相关的且对已知技术及本发明以下的揭露不影响，但该存储器的数量是RAMBUS规格的主题及限制。
根据本发明不同实施例的三种低厚度的存储器排列在以下被揭露，主要的不同是图2a及2b的范例中显示该总线终端48是在主机板12上，图3a及3b的范例中显示该总线终端48是在最后一个卡82上，及图4a及4b的范例中显示该总线终端48是在分离的终端卡92上。
请参照图2a，其绘示出本发明一低厚度存储器卡系统50的示意图。再次的主机板12的部分显示出具有实现RAMBUS存储器系统所需的支援电路。一个直接RAMBUS时脉产生器电路14及一主装置16包括一直接RAMBUS ASIC胞18与如上所述的图1a已知技术的存储器卡相同的方法被实施在主机板12上。
该RAMBUS通道节段20连接DRAC 18至一LGA连接器52。再次地，该RAMBUS通道节段20连接一般是由主机板12两面板上的印刷线路路径(图未示)所制成。LGA连接器52是放置在主机板12及第一卡54之间，且提供其间的电气互连。LGA连接器52、64一般具有复数个短且有弹力的构件53(图2b)以容置主机板12上的接触垫51，且再次地从第一卡54至第二卡66。较佳的定该LGA连接器52，64的外壳/载体49具有热扩展系数(coeffient of thermalexpansion，CTE)以密切地匹配周围卡54、66。
接触构件53是一较佳结构且其构成请参考共同申请中的美国专利申请案的教示且由其他两个共同申请中的美国专利申请案的教示更增强电气及机械效能。与已知技术的脚位及插座LGA连接器比较，本发明的连接器52、64提供效能的提升，增加密度，较低高度，及一热扩展系数(CTE)以较佳地匹配周围结构，此外，因为连接器52、64的每一个接点需要较小的力量，对于已知的保留力量允许接点数量的大幅增加。
RAMBUS通道节段20由总线进入区域56进入第一个卡54且然后被连接至复数个单独的存储器装置28经由装置连接节段58以附著至RIMM卡54。该RAMBUS通道然后经由一总线离开区域60离开RIMM卡54，且RAMBUS通道62经过LGA连接器64直接由第一个卡54至第二个卡66以取代回到主机板12。
一RAMBUS通道进入部分68，一串列的存储器装置28，一串列的装置连接节段70，及一RAMBUS通道离开部分72组成第二个卡66。相类似地，RAMBUS通道节段74，回程经由连接器52、64的其他接触构件53的较短距离最后到达终端48。如已知技术的情形，该终端元件，例如电阻器，阻碍电容器及/或去耦合电容器也被放置在主机板12上。
卡54及66(图2b)典型上是由印刷电路板的环氧基-玻璃-基(epoxy-glass-based)材料所组成(例如，FR4)且包含一或多个导电层(例如，信号，电源及/或接地)在其中。为了包括电气执行效能，可布线性，及热执行效能等其他理由各种材料可以被使用，但该环氧基-玻璃-基材料是具价格-效益比且具有一价格-效益比且具有一热扩展系数(CTE)以较佳地匹配主机板12及连接器52、64。再次地，因为RAMBUS电气规格的迫切性，该信号路径必须与系统阻抗在百分之十范围内匹配。
现在请参照图3a及3b，显示本发明的实施例中一低厚度的存储器卡系统80的示意图。再次的主机板12的部分显示出具有实现RAMBUS存储器系统所需的支援电路。一个直接RAMBUS时脉产生器电路14及一主装置16包括一直接RAMBUS ASIC胞18与如上所述的图2a中实拖例的存储器卡相同的方法被实施在主机板12上。第一卡54也是没有改变。第二卡82包含一RAMBUS通道进入部分84，一串列的存储器装置28，一串列的装置连接节段86。但不像图2a及2b中的实施例终端48被直接黏著在卡82上，以减少RAMBUS通道72及RAMBUS通道节段74所需的雏开部份(图2a)。由减少一个完整、额外的接点集合，此额外的空间允许定址额外的存储器容量，且简化并降低卡82的成本。在一情形中可将印刷电路板由8层降为6层。将终端48直接黏著在卡82上的另外一个好处是较少的杂讯被耦合至主机板12中，潜在地增加整个系统的执行效能。
现在请参照图4a及4b，显示本发明的实施例中一低厚度的存储器卡系统90的示意图。再次的主机板12的部分显示出具有实现RAMBUS存储器系统所需的支援电路。一个直接RAMBUS时脉产生器电路14及一主装置16包括一直接RAMBUS ASIC胞18与如上所述的图2a及3a中实施例的存储器卡相同的方法被实施在主机板12上。但是为了得到较为确定的应用，本实施例是由前面两个实施例所延伸出。当终端直接装在卡上的好处已被了解后且如上所述的理由是非常令人满意的，由制造及逻辑观点来看，完全相同的的存储器卡也同样地需要。一种达成此需求的方法是由图2a及2b中两个卡54、66开始，但具有终端48黏著在分离的终端卡92上。终端卡92还包含RAMBUS通道进入部分94且经由连接器96被连接。
在本发明中，因为在脚位及插座型态互连中并未具有一保留力量，一箝板机构(clamping mechanism)可被用来创造所需力量以确保连接器52、64、96的每一个接触构件53被压缩一适当地量以形成至该电路元件所须的互连。较佳的是该箝板机构在主机板12上并不需要任何附著孔，在该接触构件53阵列上提供一受控制且统一的位移力量，以避免CTE不匹配的问题，且是场地隔离的以方便使用者维修及升级。
虽然一个将卡54、66、82至主机板12排成直线的装置在本实施例中并未特别显示出，但熟悉此技术的人士当可轻易的了解并加以实现。
该低密度存储器卡系统50、80、90的自然散热效率是低的，因为存储器装置28从芯片或封装至空气缺乏一有效率的热转换介质，且在气流方向中缺乏一短的空气通道(例如与主机板12平行)。
因为今日存储器装置28相对大的容量且在此密集的封装中邻近其他存储器装置28的热源产生使散热更恶化。热管理结构(图未示)可以被包含在本发明的系统中以最佳化热传导及辐射，如此在不具热增长下允许电路密度最大化，此热增长将使存储器装置28的执行效能及可靠度降低。
热管理结构的作用是从存储器装置28吸热且可以用许多方法去实施。它们可能像一层例如铝的热传导材料般简单，由热增强复合物或箝板附著或保持至存储器装置28。该热管理结构也可能更复杂且包括例如复数个鳍片以帮助散热。其他方法可能包括使用液态热转移材料，薄的热管路，及热电装置等。甚至其他解决散热问题的方法在本发明的技术中将是显而易见的。
虽然以上所揭露的三个实施例中为了揭露的目的显示每个实施例都具有两个存储器卡装置，在本技术中将是显而易见的即复数个参数例如数量，形状规格，尺寸，及卡的材料及存储器装置的数量及封装是依需求而改变的。这些型态的变化皆在本发明的范围中。
在下文中所述将是本发明在所有实拖例中的利益及优点。
与已知技术的RIMM卡24、38相比(其所有的接点必须被沿着单一边缘放置)，所有卡54、66、82允许接触垫以许多法被最佳化放置以增加执行效能例如接点密度，接线能力，可靠度及电气及机械执行效能。如此也可将主机板12最佳化。
本发明如何提供一与已知技术(图5a)相比可以最佳化卡54、66、82上信号连接的电气特性的方法的范例是显示在图5b中。图5a显示该存储器装置28至RIMM卡24、38的接触垫29典型接线。该信号连接25至存储器装置28的接触垫27的长度是依存储器装置28的最小长度“L”而改变，因为所有信号经由相同的边缘31进入及离开该RIMM卡22、36。如此将导致本发明(图5b)的该信号连接不同的时间延迟及杂讯耦合，由明智而审慎的将接触垫55放置在卡54、66、82上，最小化且等化该长度将是可能的，且因此最佳化卡54、66、82上所有信号连接57。
图5b中所显示的最佳化方法的另外一个好处是可以大幅节省实际所使用的空间。在一些情形中将允许缩小卡54、66、82(图2b、3b)的大小及/或复杂性。在其他情形中此额外的空间可以被用来改善该低密度存储器卡系统50、80、90(图2b、3b、4b)的电气执行效能。在一范例中，该关键性的线路例如时脉线可以被由允许从噪音(noisier)线路中分离/隔离以改善电气执行效能。
信号的衰减沿着RAMBUS通道路径产生，特别是在该连接器上。可以看到的是，与图1a-1c中所显示的一般以RAMBUS为基础的存储器系统相比较，本发明的存储器系统的所有总线长度，及所有的时间延长被大幅减少。任何总线长度的减少可简化总线上驱动器的需求，亦可降低成本及增加可靠度。
一般而言，较高存储器存取速度可以由改善RAMBUS通道的品质而得到(例如，降低通道长度，通道延迟，串音等等)。该路径长度的降低以及节省该存储器卡及终端之间的连接器大幅改善电气整体性。在一个范例中已知技术连接器22’、22”的电气未屏蔽弹力负载接点23’、23”是0.150英寸高，而在本发明中，连接器52、64的接触构件53长度只有0.060英寸长。当接触构件53被封装在一有屏蔽外壳时(如前述共同申请中的美国专利案之一所示)该电气不连续性被最最小化。在本发明中为了一个信号由第一卡54横越至第二卡66、82，通过两个长的，未屏蔽的，电气杂讯的连接器22、36及一RAMBUS通道节段34(图1a)是被消除的。如此亦可简化接线且/或降低主机板12的成本。
移除且变短的该连接器改善了电磁干扰(EMI)的磁化率(susceptibility)且亦降低主机板12及卡54、66、82的射频辐射。与已知技术电路RIMM卡24、38(图1a、1b)相比较，其只允许一定数量(例如8或16)的存储器装置28，而本发明为了密度最大化由允许存储器装置28的其他分割允许完全使用卡54，66、82上所有可使用的空间，否则将无法达成。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技术者，在不脱离本发明的精神和范围内，当可作少许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定的为准。

Claims (54)

1.一种用于高频半导体装置的电子封装，其特征在于，其包括：
a)复数个电路构件，其具有一第一表面及一第二表面，有复数个接触垫设置在该第一表面上，该接触垫中的至少一个用于连接至一外界资料总线；
b)第一电气连接装置，包括一接触构件以提供电气互连，有效地连接至该电路构件的第一表面上该接触垫中的至少一个，以形成该外界资料总线的延伸；
c)至少一个半导体装置被放置在该电路构件的至少一个表面上且选择性地被连接至该外界资料总线的延伸；
d)复数个接触垫设置在该电路构件的至少一个的第二表面上，该接触垫中的至少一个更延伸该外界资料总线；
e)夹箱装置，是附著至该电路构件的至少一个，以压缩该第一电气连接装置的该接触构件；以及
f)总线终端装置有效地被连接至该资料总线的延伸。
2.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括一特征阻抗且该总线终端装置显示一阻抗与该特征阻抗相匹配。
3.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括排成直线装置，该排成直线装置有效地连接至该电路构件的至少一个，以便将连接至该第一电气连接装置的装置排成一直线。
4.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括第二电气连接装置设置在两个电路构件之间，且有效地连接至该电路构件的至少一个的第一表面上该接触垫中的至少一个及该电路构件的第二表面上该接触垫中的至少一个。
5.如权利要求4所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括排成直线装置，该排成直线装置有效地连接至该电路构件的至少一个，以便将连接至该第一电气连接装置的装置排成一直线。
6.如权利要求2所述的用于高频半导体装置的电子封装，其特征在于，其中该总线终端装置包括下列电子零件群组中的至少一种：复数个电阻器、复数个电容器及复数个电感器。
7.如权利要求6所述的用于高频半导体装置的电子封装，其特征在于，其中该电阻器包括分散式电阻器。
8.如权利要求6所述的用于高频半导体装置的电子封装，其特征在于，其中该电阻器包括一排电阻器。
9.如权利要求6所述的用于高频半导体装置的电子封装，其特征在于，其中该电阻器包括一固态电阻装置。
10.如权利要求2所述的用于高频半导体装置的电子封装，其特征在于，其中该总线终端装置是置于该电子封装之外。
11.如权利要求2所述的用于高频半导体装置的电子封装，其特征在于，其中该总线终端装置是置于该电路构件之一。
12.如权利要求2所述的用于高频半导体装置的电子封装，其特征在于，进一步包括一终端模组且其中该总线终端装置是置于该终端模组上。
13.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其中该第一电气连接装置是为一面栅阵列连接器。
14.如权利要求13所述的用于高频半导体装置的电子封装，其特征在于，其中该面栅阵列连接器是由高度连接密度公司所提供的一以SuperbuttonTM为基础的连接器。
15.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其中该半导体装置是一存储器装置。
16.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其中该电路构件包括接线装置连接该第一表面上的该接触垫中的至少一个至该第二表面上的该接触垫中的至少一个。
17.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其中该电路构件进一步包括一多层印刷电路卡。
18.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其中该半导体装置中至少一个包括至少下列群组之一：裸芯片，薄，小型封装，芯片尺寸封装及板上芯片封装。
19.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其中该电路构件是互相平行的。
20.如权利要求19所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括一外接印刷电路板结构且其中该电路构件是与该外接印刷电路板结构平行。
21.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括复数个热管理结构，其中该热管理结构可以是铝的热传导材料、液态热转移材料薄的热管路或热电装置，且该热管理结构与该至少一半导体装置热接触时，包括复数个热传导鳍片。
22.如权利要求21所述的用于高频半导体装置的电子封装，其特征在于，其中该热管理结构在与该至少一半导体装置热接触时，包括复数个热-传导鳍片。
23.如权利要求20所述的用于高频半导体装置的电子封装，其特征在于，其中该外界资料总线包括至少两个外界资料总线；该外界资料总线的延伸包括至少两个资料总线的延伸；且该半导体装置包括两个群组的至少一半导体装置，每一群组被单独地连接至该两个资料总线的延伸中的一个。
24.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，其中该至少一个半导体装置包括一接触垫型态在至少一个半导体装置的第一表面上。
25.如权利要求24所述的用于高频半导体装置的电子封装，其特征在于，其中该电路构件的一表面上的该接触垫的至少一部分是被排成与该半导体装置的第一表面上的该接触垫的型态相同。
26.如权利要求25所述的用于高频半导体装置的电子封装，其特征在于，进一步包括复数个互连在该电路构件的该接触垫型态及该半导体装置的至少一个的该接触垫型态之间。
27.如权利要求26所述的用于高频半导体装置的电子封装，其特征在于，其中该互连是与长度相等，该长度是被缩短且调整长度以匹配该互连的最小化长度。
28.如权利要求27所述的用于高频半导体装置的电子封装，其特征在于，其中该互连是与传输延迟相等，该传输延迟是被缩短且调整传输延迟以匹配该互连的最小化传输延迟。
29.如权利要求1所述的用于高频半导体装置的电子封装，其特征在于，所述至少一个半导体装置被放置在该电路构件的至少一个表面上且选择性地被连接至该外界资料总线的延伸，该至少一个半导体装置的该第一表面上包括第一型态的复数个接触垫；且
所述该电路构件的一表面上的该接触垫的至少一部分定被排成一第二型态与该至少一个半导体装置的第一表面上的该接触垫的第一型态相同。
30.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，该电路构件的至少一个其进一步包括由该至少一个半导体装置的该接触垫的第一型态至该电路构件的该接触垫的第二型态延伸的复数个组合垫及互连。
31.如权利要求30所述的用于高频半导体装置的电子封装，其特征在于，其中该互连是与长度相等，该长度是被缩短且调整长度以匹配该互连的最小化长度。
32.如权利要求31所述的用于高频半导体装置的电子封装，其特征在于，其中该互连是与传输延迟相等，该传输延迟是被缩短且调整传输延迟以匹配该互连的最小化传输延迟。
33.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其中该外界资料总线包括一特征阻抗，且该总线终端装置显示一阻抗匹配该特征阻抗。
34.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括一排成直线装置，该排成直线装置有效地连接至该第一电路构件的至少一个，以便将连接至该第一电气连接装置的装置排成一直线。
35.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括第二电气连接装置设置在两个电路构件之间，且有效地连接至该电路构件的至少一个的第一表面上该接触垫中的至少一个及该电路构件的第二表面上该接触垫中的至少一个。
36.如权利要求35所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括一排成直线装置，该排成直线装置有效地连接至该电路构件的至少一个，以便将连接至该第一电气连接装置的装置排成一直线。
37.如权利要求33所述的用于高频半导体装置的电子封装，其特征在于，其中该总线终端装置包括下列电子零件群组中的至少一种；复数个电阻器、复数个电容器及复数个电感器。
38.如权利要求37所述的用于高频半导体装置的电子封装，其特征在于，其中该电阻器包括分散式电阻器。
39.如权利要求37所述的用于高频半导体装置的电子封装，其特征在于，其中该电阻器包括一排电阻器。
40.如权利要求37所述的用于高频半导体装置的电子封装，其特征在于，其中该电阻器包括一固态电阻装置。
41.如权利要求33所述的用于高频半导体装置的电子封装，其特征在于，其中该总线终端装置是置于该电子封装之外。
42.如权利要求33所述的用于高频半导体装置的电子封装，其特征在于，其中该总线终端装置是置于该电路构件之一上。
43.如权利要求33所述的用于高频半导体装置的电子封装，其特征在于，进一步包括一终端模组且其中该总线终端装置是置于该终端模组上。
44.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其中该其中该第一电气连接装置是为一面栅阵列连接器。
45.如权利要求44所述的用于高频半导体装置的电子封装，其特征在于，其中该面栅阵列连接器是由高度连接密度公司所提供的一以SuperbuttonTM为基础的连接器。
46.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其中该半导体装置中的至少一个是一存储器装置。
47.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其中该电路构件包括接线装置连接该第一表面上的该接触垫中的至少一个至该第二表面上的该接触垫中的至少一个。
48.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其中该电路构件包括包括一多层印刷电路卡。
49.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其中该半导体装置中至少一个包括至少下列群组之一：裸芯片，薄，小型封装，芯片尺寸封装及板上芯片封装。
50.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其中该电路构件是互相平行的。
51.如权利要求50所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括一外接印刷电路板结构且其中该电路构件是与该外接印刷电路板结构平行。
52.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其进一步包括复数个热管理结构，其中该热管理结构可以是铝的热传导材料、液态热转移材料薄的热管路或热电装置，且该热管理结构与该至少一半导体装置热接触时，包括复数个热传导鳍片。
53.如权利要求52所述的用于高频半导体装置的电子封装，其特征在于，其中该热管理结构在与该至少一半导体装置热接触时，包括复数个热-传导鳍片。
54.如权利要求29所述的用于高频半导体装置的电子封装，其特征在于，其中该外界资料总线包括至少两个外界资料总线；该外界资料总线的延伸包括至少两个资料总线的延伸；且该半导体装置包括两个至少包括一半导体装置的群组，每一个群组被单独地连接至该两个资料总线的延伸中的一个。
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