CN102165584B - 用于已安装处理器的输入/输出架构及使用其的方法 - Google Patents

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Abstract

高速I/O迹线是用于集成电路封装基板的I/O封装架构的部分。集成电路封装基板包括管芯侧上的集成散热器覆盖区以及与要设置于IHS覆盖区内部的IC器件耦合的I/O迹线。所述I/O迹线包括所述IHS覆盖区外部的引出端子，以耦合到要设置于所述IHS覆盖区外部的IC器件。高速I/O迹线能够将来自处理器的数据流速率维持在5吉比特每秒(Gb/s)到40Gb/s的范围中。

Description

用于已安装处理器的输入/输出架构及使用其的方法
技术领域
公开的实施例涉及用于处理器的安装基板及用于其的输入/输出配置。
背景技术
随着Si技术按照摩尔定律持续缩小尺寸，多核和群核处理器将在高性能服务器市场中变得很常见。这些处理器需要增大的处理器到处理器（或I/O集线器）和处理器到存储器带宽，以最好地利用多核或群核的巨大计算能力。可以通过增加管脚数目或数据率中的任一个或两者来增大输入/输出（I/O）带宽（由I/O管脚数目乘以数据流速率给出）。用于增大带宽的这两种选择通常都会提高成本。增加I/O管脚的数目导致Si、封装和插座尺寸增大。更大的插座会占据更多板空间，在某些情况下还增加了板层数。另一方面，提高数据率以改善带宽面临技术挑战和对应的成本影响。由于与封装、插座和板垂直过渡相关联的信号反射和串扰导致的信号完整性（SI）问题对互连系统中的最大可实现信号发送速度造成严重约束。尽管存在很多已知技术用来减轻这些SI问题中的一些，例如，在电镀通孔（PTH）周围的封装平面中形成空隙（voiding），减小PTH的尺寸（在一些情况下，在封装基板中消除PTH），在背部钻出板的过孔，通过在插座/连接器中放置足够多接地管脚来减小串扰，但成本和大批量制造（HVM）的可靠性限制着这些方法对产品的适用范围。
附图说明
为了理解获得实施例的方式，将参考附图给出上文简述的各实施例的更具体描述。这些附图描绘了多个实施例，这些实施例未必是按比例绘制的，不应被认为是限制范围。将利用附图以更多特异性和细节描述和解释一些实施例，附图中：
图1a是根据范例实施例的集成电路器件封装的截面图；
图1b是图1a所示的集成电路器件封装在根据实施例进一步配置之后的截面图；
图2是根据带状线迹线实施例从图1a中所示圆部分2截取的细节截面；
图3是根据微带实施例从图1a中所示圆部分2截取的细节截面；
图4是从图1a中所示的截面线4截取的细节截面图，示出了根据经填充过孔内核实施例的集成电路封装基板的一部分；
图5是从图1a中所示的截面线4截取的细节截面图，示出了根据无内核基板实施例的集成电路封装基板的一部分；
图6a是根据范例实施例的集成电路封装基板的顶部平面图；
图6b是根据方法实施例设置于板上的集成电路封装基板的顶部平面图；
图7是根据范例实施例，取自图6a中所示截面线7的顶部平面图细节；
图8是根据范例实施例，取自图6a中所示截面线7的顶部平面图细节；
图9是根据范例实施例，取自图6a中所示截面线7的顶部平面图细节；
图10是根据范例实施例，取自图6a中所示截面线7的顶部平面图细节；
图11是根据范例实施例，取自图1b中圆部分11的细节截面；
图12是根据实施例的过程流程图；以及
图13是根据实施例的电子系统的示意图。
具体实施方式
现在将参考附图，其中，可以采用类似的附图标记表示类似的结构。为了更为清晰地示出各种实施例的结构，这里包括的附图都是集成电路结构的示意性表示。因而，所制造的结构的实际外观，例如，显微照片中的外观可能看起来不同，但是其仍然包括了所示的实施例的所要求保护的结构。此外，附图可以仅示出了理解图示实施例所需的结构。可能未包括本领域公知的额外结构以保持附图清楚。尽管可能在同一句子中提到处理器芯片和存储器芯片，但不应理解为它们是等效结构。
在整个本公开中提到的“一个实施例”或“实施例”表示结合该实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。在整个本公开中的不同地方出现的短语“在一个实施例中”或“在一实施例中”未必全都指同一实施例。此外，可以在一个或多个实施例中通过任何适当的方式结合所述特定特征、结构或特性。
图1a是根据范例实施例的集成电路器件封装100的截面图。封装100包括至少一个诸如处理器或处理器和存储器件的集成电路（IC）器件110。IC器件110设置于IC封装基板112上，IC封装基板112设置于诸如母板的板114上。IC器件封装100也可以称为高密度封装，允许进行能够超过10吉每秒（Gb/s）的信号发送速度的高速输入/输出（I/O）通信。高速I/O信号发送速度可以允许更少的I/O管脚外接触（pin-out contact），使得封装能够比受限制时更小。在实施例中，IC封装基板112是处理器封装基板112。在另一实施例中，IC封装基板112是处理器加存储器件封装基板112。存储器件可以是三维（3D）存储器芯片堆栈。处理器加存储器件封装基板112能够在处理器和存储器件之间提供快速（例如，3到8吉次传输每秒（GT/s））互连。对于这样的存储器件，可以将存储容量配置在1和8吉字节（GB）之间，尽管也可以采用当前实践的更大或更小的配置。
IC器件110热耦合到散热器116，可以将其称为集成散热器（IHS）116，在沿着图1a的X维度看时，集成散热器表现出IHS覆盖区118。IC器件110通过热界面材料（TIM）120接合到IHS 116，其中IC器件110的后侧接触TIM 120。在实施例中，IC器件110在其有源表面通过一系列电凸块122电耦合到IC封装基板112，电凸块122可以是微球122或焊料凸块122。根据实施例，IC封装基板112通过插座124电耦合到板114。
可以为IC器件110配置几个电容器以辅助例行使用期间施加在IC器件110上的瞬态负载干扰。在实施例中，在IC封装基板112上、IC封装基板112和板114之间、IC器件正下方设置至少一个焊盘侧电容器（LSC）126。利用电容器互连执行LSC 126和IC器件110之间的电子通信，用附图标记128表示电容器互连之一。
IC封装基板112包括顶侧130（也称为管芯侧130）和底侧132（也称为焊盘侧132）。通过高速I/O迹线执行高速I/O通信，用附图标记134表示其中的两个。高速I/O迹线134在位于IHS覆盖区118之外的端子136处引出（pin out），在IC封装基板112的管芯侧130上引出。在实施例中，高速I/O迹线134由诸如整体金属线的单一金属体形成，可以在形成封装基板制造的顶部构建层期间形成该单一金属体。这使得迹线免于耦合到封装基板112中的电镀通孔结构。
在实施例中，高速I/O迹线134设置在IC封装基板112的表面或管芯侧130附近。“在表面附近引出”可以表示在表面130上仅有焊料掩模覆盖高速I/O迹线134。还可能表示高速I/O迹线134仅通过顶层，例如通过焊料掩模暴露，作为接合指。重要的是，高速I/O迹线134也不电耦合至封装基板112中的任何电镀通孔（PTH），从而使得IC器件110和端子136之间的高速I/O路径不被任何PTH妨碍。结果，可以在5Gb/s到40Gb/s的范围内实现高速I/O通信。电气端子136的形状和配置取决于高速连接器160的应用。例如，需要永久附着于封装基板112的连接器将会用焊料沉积端子136。如果高速连接器160能够与基板112分开，端子136将具有贵金属表面终饰，并可以包含在顶表面130下方或从顶表面130突出出来。所有这些实施例都将在基板112的制造期间实现。例如，为了生成突出的端子136，在基板112的制造期间将不会沉积端子136区域（柔性连接器区域）中的焊料掩模。
图2是根据带状线迹线实施例从图1a中所示圆部分2截取的细节截面。图2中示出了带状线迹线的细节200，其包括图1a中看到的高速I/O迹线134，但更加详细。高速I/O迹线134通过诸如经填充过孔的互连235引出到端子136，所述经填充过孔不是电镀通孔。
在实施例中，接地层238位于IC封装基板112的管芯侧130的紧下方，电源平面或第二接地层240设置得与接地平面238相对，并在高速I/O迹线134的另一侧。在作为IC封装基板112的一部分的电介质材料242之内以简化形式示出了高速I/O迹线134、接地平面238和电源平面或第二接地平面240。接地平面238和电源/接地平面240充当屏蔽件和返回通路构造，以允许在迹线134之内维持高速I/O通信。带状线迹线的细节200可以工作在这种经屏蔽的配置下，以允许来自处理器的数据流的速率处于5吉比特每秒（Gb/s）到40Gb/s的范围中。在实施例中，带状线迹线的细节200工作在这种经屏蔽的配置下，以允许来自处理器的数据流的速率处于10Gb/s到12.8Gb/s的范围中。
图3是根据微带实施例从图1a中所示圆部分2截取的细节截面。图3中示出了微带迹线的细节300，其包括图1a中看到的高速I/O迹线134，但更加详细。高速I/O迹线134引出到通过焊料掩模344暴露的端子136。在这一实施例中，端子136可以是在通过焊料掩模344暴露的接合指处接触高速I/O迹线134的焊料凸块或其他简单的电导体。
在实施例中，高速I/O迹线134位于IC封装基板112的管芯侧130处的焊料掩模344紧下方。在作为IC封装基板112的一部分的电介质材料342之内以简化形式示出了高速I/O迹线和焊料掩模344。微带迹线的细节300可以工作在该配置下，以允许来自处理器的数据流的速率处于5Gb/s到40Gb/s的范围中。在实施例中，微带迹线300工作在这种经屏蔽的配置下，以允许来自处理器的数据流的速率处于10Gb/s到12.8Gb/s的范围中。
图4是从图1a中所示的截面线4截取的截面图的细节400，示出了根据经填充过孔内核实施例的IC封装基板112的一部分。截面图示出了IC封装基板112的经填充过孔内核细节400。示出了一系列电凸块122中的多个。在实施例中，一系列电凸块122位于IC封装基板112上，仅有诸如IC器件110的处理器。在实施例中，一系列电凸块122位于IC封装基板112上，仅有诸如IC器件110的存储器芯片。在实施例中，一系列电凸块122位于IC封装基板112上，从而在与诸如处理器或存储器芯片的IC器件110匹配之前设置凸块122。
IC封装基板112具有内核部分444，内核部分444可以是60微米（μm）厚的玻璃预浸渍结构。根据实施例，图示的IC封装基板112还具有几个经填充的过孔，其中一个用顶侧130的数字446表示，其中另一个用底侧132上的数字448表示。经填充过孔内核的细节400还具有若干层间电介质（ILD）层，其中一层用数字450表示。管芯侧130具有焊料掩模452，以便于绝缘地接收电凸块122。底侧132还具有焊料掩模454，以便于绝缘连接部件，例如像图1a中所示的LSC 126那样的无源部件和/或例如图1a中插座124的其他部件。
图5是从图1a中所示的截面线4截取的截面图的细节500，示出了根据无内核基板实施例的IC封装基板112的一部分。截面图示出了IC封装基板112的无内核基板的细节500。示出了一系列电凸块122中的多个。在实施例中，一系列电凸块122位于IC封装基板112上，仅有诸如IC器件110的处理器。在实施例中，一系列电凸块122位于IC封装基板112上，仅有诸如IC器件110的存储器芯片。在实施例中，一系列电凸块122位于IC封装基板112上，从而在与诸如处理器或存储器芯片等IC器件110匹配之前设置凸块122。
如图所示的IC封装基板112具有无内核部分544，可以是玻璃预浸渍结构。根据实施例，图示的IC封装基板112也具有几个经填充的过孔，其中一个用顶侧130上的数字542表示，其中的另一个用底侧132上的数字548表示。无内核基板的细节500也具有几个ILD层，其中一个用数字550表示。管芯侧130具有焊料掩模552，以便于绝缘地接收凸块122。底侧132还具有焊料掩模554，以便于绝缘连接部件，例如像图1a中所示的LSC 126那样的无源部件和/或例如图1a中插座的其他部件。
图6a是根据范例实施例的IC封装基板600的顶部平面图。IC封装基板612具有顶侧630，顶侧630示出了IHS覆盖区618和用于诸如处理器和存储器芯片等IC器件的安置区（landing zone）610。通过高速I/O迹线执行高速I/O通信，其中之一用虚线表示，附图标记为634，因为高速I/O迹线设置于顶侧下方。高速I/O迹线设置于IC封装基板612的上方结构之下，但通常将它们配置在顶侧630紧下方，例如焊料掩模紧下方。高速I/O迹线634在位于IHS覆盖区618外部的端子636处引出，且其在管芯侧630引出。在实施例中，高速I/O迹线634设置在IC封装基板612的表面或管芯侧630附近。
端子636设置在端子阵列670中，以便于要占据安置区610的IC器件和可能位于或不位于IC封装基板612上的后续IC器件之间的高速I/O通信。端子阵列670可以位于端子阵列内周边619和端子阵列外周边613之间，内周边619可以对应于IHS覆盖区618的边缘，外周边613可以对应于IC封装基板612的边缘。
端子阵列670中端子的精确数量可以与给定应用所需的I/O端子的总数相关。在一实施例中，I/O端子的总数大约为400个。在一实施例中，I/O端子的总数大约为300个。在一实施例中，I/O端子的总数大约为120个，例如对于双数据率（DDR）I/O配置而言。在一实施例中，I/O端子的总数大约为120个，例如对于四数据率（QDR）I/O配置而言。
图6b是根据方法实施例设置于板614上的集成电路封装基板的顶部平面图601。IC封装第一基板612a可以包括用于诸如第一处理器等IC器件的第一安置区610a。通过高速迹线执行高速I/O通信，其中之一被表示为634。用虚线表示高速迹线634，因为其恰好配置在顶侧630a下方。高速迹线634实际上从第一安置区610a沿着Y方向布设，以在端子阵列670中引出，端子阵列670在诸如IHS覆盖区618a等外置区域（keep-out zone）之外。还通过高速迹线执行高速I/O通信，其中之一被表示为672。高速迹线672实际上从第一安置区610a沿着X方向布设，以在端子阵列674中引出，端子阵列674也在外置区域618a之外。也以虚线表示高速迹线672，因为其恰好配置在顶侧630a下方。
IC封装第二基板612b可以包括用于诸如第二处理器等IC器件的第二安置区610b，根据一个实施例，第二处理器可以与第一处理器（设置于第一安置区610a）一起工作在双处理器配置中。通过高速迹线在IC封装第二基板612b之内执行高速I/O通信，高速迹线之一被表示为676。以虚线表示高速迹线676，因为它们恰好配置在顶侧630b下方。高速迹线676实际上沿着Y方向布设，并在位于诸如IHS覆盖区618b的外置区域之外的端子阵列678中引出。IC封装第一基板612a和IC封装第二基板612b通过柔性带662ab电耦合，柔性带662ab也被称为柔性信号传输线缆662ab。柔性信号传输线缆662ab可以由具有整体导电迹线的聚合物电介质形成。柔性信号传输线缆中的导电迹线可以电接触端子阵列670和678中的触点。因此，通过高速I/O迹线634和676执行高速I/O通信，高速I/O通信不受电镀通孔耦合的妨碍。
IC封装第三基板612c可以包括用于IC器件的第三安置区610c，IC器件例如是位于第一安置区610c的第一处理器用来存储的存储器件。通过高速迹线执行高速I/O通信，其中之一被表示为680。以虚线表示高速迹线680，因为它们恰好配置在顶侧630c下方。高速迹线680实际上沿着X方向布设，并在位于诸如IHS覆盖区618c等外置区域之外的端子阵列682中引出。还通过高速迹线在IC封装第三基板612c之内执行高速I/O通信，高速迹线之一被表示为684。高速迹线684实际上沿着X方向布设，并且在也位于外置区域618c之外的端子阵列686中引出。IC封装第三基板612c和IC封装第一基板612a通过柔性带662ac电耦合，柔性带662ac也被称为柔性信号传输线缆662ac。因此，通过高速I/O迹线680和684执行高速I/O通信，高速I/O通信不受电镀通孔耦合的妨碍。
IC封装第四基板612d可以包括用于IC器件的第四安置区610d，IC器件例如是为将设置于第一安置区610a的第一处理器提供额外存储的存储器件。在双处理器实施例中，要指出的是，顶部平面图601示出了用于两个处理器的安置区和用于两个存储器件的安置区，它们串联耦合到用于第一处理器的安置区610a。这种配置将仅仅是例示性的，而不是限制性的。通过高速迹线执行高速I/O通信，其中之一被表示为688。以虚线表示高速迹线688，因为它们恰好配置在顶侧630d下方。高速迹线688实际上沿着X方向布设，并在位于诸如IHS覆盖区618d等外置区域之外的端子阵列690中引出。IC封装第四基板612d和IC封装第三基板612c通过柔性带662cd电耦合，柔性带662cd也被称为柔性信号传输线缆662cd。因此，通过高速I/O迹线688执行高速I/O通信，高速I/O通信不受电镀通孔耦合的妨碍。
现在可以理解可以彼此平行地配置阵列，例如设置于IC封装第三基板612c上的端子阵列682和686。而且，可以正交且彼此相邻地配置端子阵列，例如设置于IC封装第一基板612a上的端子阵列670和674。而且，端子阵列可以仅占据IC封装基板的一个边缘，例如设置于IC封装第四基板612d上的端子阵列690。尽管未示出，但端子阵列也可以占据IC封装基板的三个边缘。例如，可以沿着下边缘692将端子阵列670投射到IC封装第三基板612c上。尽管同样未示出，但端子阵列也可以占据IC封装基板的全部四个边缘。例如，可以沿着下边缘692将端子阵列670投射到IC封装第三基板612c上，可以沿着上边缘694将端子阵列676投射到IC封装第三基板612c上。
图7是根据范例实施例，取自图6a中所示的圆部分7的顶部平面图的细节。在实施例中，端子736的四次出现被示出为正方形间距的端子阵列。在实施例中，正方形间距端子阵列包括沿端子阵列内周边619和端子阵列外周边613之间的直线737配置的两个端子。
图8是根据范例实施例，取自图6a中所示圆部分7的顶部平面图的细节。在这一实施例中，端子836a、836b、836y和836z的四次出现被设置成正方形间距端子阵列。可以将端子836a称为端子阵列内部第一端子，因为它与端子阵列内周边619相邻。可以将端子836b称为端子阵列内部后续端子，因为尽管它不与端子阵列内周边619相邻，但它与其他端子相比，相对于端子阵列外周边613更靠近端子阵列内周边619。可以将端子836z称为端子阵列外部最后端子，因为它与端子阵列外周边613相邻。可以将端子836y称为端子阵列外部在先端子，因为尽管它不与端子阵列外周边613相邻，但与其他端子相比，它更靠近端子阵列外周边613。
在实施例中，可以位于端子阵列中的端子数目在端子阵列内周边619和端子阵列外周边613之间可以是八个。在实施例中，沿着端子阵列内周边619和端子阵列外周边613之间的直线837配置八个端子，以内部第一端子836a作为第一端子开始，内部后续端子836b作为第二端子，外部在先端子836y作为第七端子，外部最后端子836z作为第八端子。内周边619和外周边613之间的端子数目将取决于应用需要的I/O连接数目、端子之间的间隔（间距）。于是，端子的数目可以介于1到10之间。在一实施例中，端子数目可以是七个。在一实施例中，端子数目可以是六个。在一实施例中，端子数目可以是五个。在一实施例中，端子数目可以是四个。在一实施例中，端子数目可以是三个。在一实施例中，端子数目可以是两个。在一实施例中，端子数目可以是一个。
图9是根据范例实施例，取自图6a中所示圆部分7的顶部平面图的细节。在实施例中，端子936的七次出现被示为六边形间距的阵列。在一实施例中，将端子的三次出现枚举为端子阵列内部第一端子936a、端子阵列后续端子936b和端子阵列外部最后端子936c。在一实施例中，交错间距的2列阵列可以包括端子阵列内部第一端子936a和端子阵列后续端子936b。现在可以理解，在这种配置中，根据给定应用对具体I/O引出的需求，位于端子阵列外周边613和端子阵列内周边619之间的直线937上的端子总数可以介于两个和八个之间。类似地，根据实施例，在这种配置中，位于端子阵列中，但位于端子阵列外周边613和端子阵列内周边619之间的端子数目可以介于120和400之间。
图10是根据范例实施例，取自图6a中所示圆部分7的顶部平面图细节。在实施例中，端子1036的五次出现被示为处于面心间距的端子阵列中。将端子的三次出现枚举为端子阵列内部第一端子1036a、端子阵列后续端子1036b和端子阵列外部最后端子1036c。现在可以理解，在这种配置中，根据给定应用对具体I/O引出的需求，位于端子阵列外周边613和端子阵列内周边619之间的直线1037上的端子总数可以介于两个和八个之间。类似地，根据实施例，在这种配置中，位于端子阵列中，但位于端子阵列外周边613和端子阵列内周边619之间的线上的端子数目可以介于120和400之间。
图1b是在根据实施例进一步配置之后图1a所示的集成电路器件封装的截面图。这种IC封装101被配置了用于柔性缆线I/O配置的可拆卸连接器。在下文中可以将可拆卸连接器称为高容量I/O柔性连接器160。根据一实施例，将高容量I/O柔性连接器160耦合到柔性带162。在实施例中，通过高容量I/O柔性连接器160和柔性带162进行的I/O通信从5Gb/s到40Gb/s。在实施例中，IC封装101工作在这种高速I/O迹线配置中，以允许来自处理器并通过柔性带162的数据流的速率处于从10Gb/s到12.8Gb/s的范围中。
图11是根据范例实施例，沿圆部分11从图1B截取的细节截面。IC封装基板112包括在端子136引出的高速I/O迹线134。端子1136耦合到高容量I/O柔性连接器1160。高容量I/O柔性连接器1160包括电接触端子1136的端子触点1137和1139。高容量I/O柔性连接器1160电耦合至柔性带1162。在实施例中，通过高容量I/O柔性连接器1160和柔性带1162进行的I/O通信从5Gb/s到40Gb/s。
图12是根据实施例的方法流程图1200。
在1210，该方法包括在IC封装基板上形成高速I/O迹线。配置高速I/O迹线，从而通过避免任何电镀通孔接触将数据流的速率维持在8Gb/s到14Gb/s。因此，高速I/O迹线从IC器件覆盖区之内布设到IHS覆盖区之外，以在端子处引出。
在1220，该方法包括将IC器件覆盖区之内的IC第一器件耦合到高速I/O迹线。在范例实施例中，IC第一器件110（参见图1b）倒装芯片安装在电凸块122上，电凸块122与高速I/O迹线134接触。因此，在IC器件覆盖区之内将IC第一器件110耦合到高速I/O迹线134。
在1230，该方法包括将第一IC封装基板上的高速I/O迹线耦合到第二IC封装基板。在范例实施例中，通过柔性带662ac将具有高速I/O迹线672的第一IC封装基板612a耦合到第二IC封装基板612c。
在1240，该方法包括将IC第一器件耦合到IC第二器件。在范例实施例中，IC第一器件位于第一安置区610a（参见图6b），IC第二器件位于第二安置区610b。
在1250，该方法包括将高速I/O迹线中的数据流维持在5Gb/s到40Gb/s的范围中。这种方法实施例包括通过针对高速I/O迹线而避免任何电镀通孔耦合来维持这种数据流速率。
图13是根据实施例的电子系统1300的示意图。如图所示，电子系统1300可以包括如本公开内容所述的避免任何电镀通孔耦合的高速I/O迹线。在实施例中，电子系统1300是计算机系统，计算机系统包括系统总线1320，以电耦合电子系统1300的各种部件。根据各种实施例，系统总线1320是单一总线或总线的任意组合。电子系统1300包括向集成电路1310提供电力的电压源1330。在一些实施例中，电压源1330通过系统总线1320向集成电路1310提供电流。
根据实施例，集成电路1310电耦合至系统总线1320并包括任何电路或电路的组合。在实施例中，集成电路1310包括可以是任意类型的处理器1312。如这里使用的，处理器1312可以表示任何种类的电路，例如，但不限于微处理器、微控制器、图形处理器、数字信号处理器或另一种处理器。集成电路1310可以包括的其他类型的电路为定制电路或专用集成电路（ASIC），例如，诸如蜂窝电话、寻呼机、便携式计算机、双向无线电设备和类似的电子系统等无线装置中使用的通信电路1314。在实施例中，处理器1310包括管芯上存储器1316，例如静态随机存储存储器（SRAM）。在实施例中，处理器1310包括嵌入的管芯上存储器1316，例如嵌入的动态随机存取存储器（eDRAM），其可以是用于处理器的高速缓冲存储器。
在实施例中，电子系统1300还包括外部存储器1340，其又可以包括一个或多个适于特定应用的存储元件，例如形式为RAM的主存储器1342、一个或多个硬盘驱动器1344和/或一个或多个处理可移除介质1346的驱动器，例如软盘、压缩盘（CD）、数字多用盘（DVD）、闪速存储器键和其他本领域公知的可移除介质。可以通过一个或多个高速I/O迹线实施例将各种存储器功能彼此耦合。
在实施例中，电子系统1300还包括显示装置1350、音频输出1360。在实施例中，电子系统1300包括控制器1370，例如键盘、鼠标、跟踪球、游戏控制器、麦克风、语音识别装置或任何向电子系统1300中输入信息的其他装置。
如这里所示，可以在若干不同实施例中实施集成电路1310，包括避免任何电镀通孔耦合的高速I/O迹线、电子系统、计算机系统、一种或多种制造集成电路的方法和一种或多种制造电子组件的方法，该电子组件包括这里在各种实施例中所述的避免任何电镀通孔耦合的高速I/O迹线及其本领域认可的等价物。所述元件、材料、几何形态、尺寸和操作顺序可以发生变化，以适应特定的I/O耦合要求，包括阵列触点数目、阵列触点配置，例如耦合到避免任何电镀通孔耦合的高速I/O迹线的触点占据单个边缘、双边缘、三个边缘和所有四个边缘。
提供了满足37C.F.R.§1.72(b)的摘要，其中，37C.F.R.§1.72(b)要求使读者能够通过摘要迅速确定技术公开的本质和要点。提交所述摘要的前提是，不应采用其解释或限制权利要求的范围和含义。
在上述具体实施方式部分中，为了理顺本公开内容，将各种特征集中到了单个实施例中。不应将这种公开方法解释成反映了这样的意图，即所要求保护的本发明的实施例所需要的特征比每一权利要求中明确表述的特征多。相反，如下述权利要求所反映的，本发明的主题存在于所公开的单个实施例的所有特征中的部分特征中。因而，在此将下述权利要求包含到所述的具体实施方式当中，其中每一权利要求自身代表独立的优选实施例。
本领域技术人员应当理解，在不背离所附权利要求表述的本发明的原理和范围的情况下，可以对为了解释本发明的实质而描述和图示的细节、材料、部件布局和方法阶段做出各种其他改变。

Claims (25)

1.一种用于集成电路封装基板的输入/输出（I/O）封装架构，包括：
集成电路（IC）封装基板，所述集成电路封装基板在其管芯侧上包括集成散热器（IHS）覆盖区；以及
与要设置于所述IHS覆盖区内部的IC器件耦合的I/O迹线，
其中，所述I/O迹线包括所述IHS覆盖区外部的引出端子，以耦合到要设置于所述IHS覆盖区外部的IC器件，并且
其中所述I/O迹线能够以5Gb/s和40Gb/s之间的信号速率在要安装于所述IHS覆盖区内部的所述IC器件和要设置于所述IHS覆盖区外部的所述IC器件之间传输数据。
2.根据权利要求1所述的I/O封装架构，其中所述引出端子是用于柔性信号传输线缆的可拆卸连接器端子。
3.根据权利要求1所述的I/O封装架构，其中所述引出端子设置于所述IC封装基板的管芯侧上。
4.根据权利要求1所述的I/O封装架构，其中所述I/O迹线是整体金属线。
5.根据权利要求1所述的I/O封装架构，其中所述I/O迹线包括屏蔽的带状线。
6.根据权利要求1所述的I/O封装架构，其中所述I/O迹线包括设置于所述IC封装基板的管芯侧上的微带。
7.根据权利要求1所述的I/O封装架构，其中所述I/O迹线为I/O第一迹线，且其中所述引出端子为引出第一端子，所述I/O封装架构还包括：
与要设置于所述IHS覆盖区内部的所述IC器件耦合的I/O第二迹线；
所述IHS覆盖区外部的引出第二端子，与要设置于所述IHS覆盖区外部的另一IC器件耦合，且其中将所述引出第一端子和所述引出第二端子沿与所述IC封装基板的边缘平行的方向设置。
8.根据权利要求1所述的I/O封装架构，其中所述引出端子是第一端子阵列的部分，且其中沿着所述IC封装基板的边缘配置所述第一端子阵列。
9.根据权利要求1所述的I/O封装架构，其中所述引出端子是第一端子阵列的部分，且其中所述第一端子阵列具有从正方形间距、交错间距、六边形间距和面心间距中选择的引出端子布局。
10.根据权利要求1所述的I/O封装架构，其中所述引出端子是第一端子阵列的部分，其中沿着所述IC封装基板的边缘配置所述第一端子阵列，所述I/O封装架构还包括：
沿所述IC封装基板的第二边缘设置的第二端子阵列。
11.根据权利要求1所述的I/O封装架构，其中所述引出端子是第一端子阵列的部分，其中沿所述IC封装基板的边缘配置所述第一端子阵列，所述I/O封装架构还包括：
沿所述IC封装基板的第二边缘设置的第二端子阵列，且其中在所述IC封装基板的平行边缘设置所述第一端子阵列和所述第二端子阵列。
12.根据权利要求1所述的I/O封装架构，其中所述引出端子是第一端子阵列的部分，其中沿所述IC封装基板的边缘配置所述第一端子阵列，所述I/O封装架构还包括：
沿所述IC封装基板的第二边缘设置的第二端子阵列，且其中在所述IC封装基板的正交相邻边缘设置所述第一端子阵列和所述第二端子阵列。
13.根据权利要求1所述的I/O封装架构，其中所述引出端子是引出端子的第一阵列的部分，其中沿所述IC封装基板的边缘配置所述第一阵列，所述I/O封装架构还包括：
沿所述IC封装基板的第二边缘设置的第二阵列；以及
沿所述IC封装基板的第三边缘设置的第三阵列。
14.根据权利要求1所述的I/O封装架构，其中所述引出端子是第一端子阵列的部分，其中沿所述IC封装基板的边缘配置所述第一端子阵列，所述I/O封装架构还包括：
沿所述IC封装基板的第二边缘设置的第二端子阵列；
沿所述IC封装基板的第三边缘设置的第三端子阵列；以及
沿所述IC封装基板的第四边缘设置的第四端子阵列。
15.根据权利要求1所述的I/O封装架构，其中所述引出端子是用于柔性信号传输线缆的可拆卸连接器端子，其中所述引出端子设置于所述IC封装基板的管芯侧上，且其中所述I/O迹线为整体金属线。
16.一种输入/输出（I/O）封装架构的封装，包括：
集成电路（IC）封装基板，所述集成电路封装基板包括其管芯侧上的集成散热器（IHS）覆盖区以及设置于所述IHS覆盖区之内的IC器件安置区；
设置于所述IHS覆盖区内部的IC器件；
与所述IC器件耦合的I/O迹线，其中所述I/O迹线能够以5Gb/s和40Gb/s之间的速率在所述IC器件和要设置于所述IHS覆盖区外部的IC器件之间传输数据；并且
其中所述I/O迹线为整体金属线，其中所述I/O迹线包括所述IHS覆盖区外部的引出端子，其中所述引出端子设置于所述IC封装基板的管芯侧上，且其中所述引出端子是用于柔性信号传输线缆的可拆卸连接器端子。
17.根据权利要求16所述的封装，其中设置于所述IHS覆盖区内部的所述IC器件为处理器，所述封装还包括：
柔性信号传输线缆，在其第一端耦合到所述引出端子；以及
IC第二器件，耦合到所述柔性信号传输线缆的第二端。
18.根据权利要求16所述的封装，其中设置于所述IHS覆盖区内部的所述IC器件为处理器，所述封装还包括：
柔性信号传输线缆，在其第一端耦合到所述引出端子；
IC第二器件，耦合到所述柔性信号传输线缆的第二端；以及
其中所述IC封装基板包括位于端子阵列内周边和端子阵列外周边之间的端子阵列，所述端子阵列内周边对应于所述IHS覆盖区的边缘，所述端子阵列外周边在其边缘对应于所述IC封装基板。
19.根据权利要求16所述的封装，其中设置于所述IHS覆盖区内部的所述IC器件为处理器，所述封装还包括：
柔性信号传输线缆，在其第一端耦合到所述引出端子；
IC第二器件，耦合到所述柔性信号传输线缆的第二端；并且
其中所述IC封装基板包括设置于端子阵列内周边和端子阵列外周边之间的端子阵列，所述端子阵列内周边对应于所述IHS覆盖区的边缘，所述端子阵列外周边在其边缘对应于所述IC封装基板，且其中所述端子阵列包括数量在120和400之间的引出端子。
20.根据权利要求16所述的封装，其中设置于所述IHS覆盖区内部的所述IC器件为处理器，所述封装还包括：
柔性信号传输线缆，在其第一端耦合到所述引出端子；
IC第二器件，耦合到所述柔性信号传输线缆的第二端；以及
其中所述IC封装基板包括位于端子阵列内周边和端子阵列外周边之间的端子阵列，所述端子阵列内周边对应于所述IHS覆盖区的边缘，所述端子阵列外周边在其边缘对应于所述IC封装基板，且其中所述端子阵列占据所述IC封装基板的第一边缘和所述IC封装基板的第二边缘。
21.一种方法，包括：
在第一集成电路（IC）封装基板上形成I/O迹线，其中所述第一IC封装基板包括管芯侧和焊盘侧，所述管芯侧上的第一IC器件安置区、集成散热器（IHS）覆盖区、经填充的过孔，以及所述焊盘侧上的经填充的过孔，且其中所述I/O迹线起始于所述IC器件安置区的内部并终止于所述IHS覆盖区的外部，且其中所述I/O迹线为整体金属线，并且其中所述I/O迹线能够以5Gb/s和40Gb/s之间的信号速率在要安装于所述IHS覆盖区内部的IC器件和要设置于所述IHS覆盖区外部的IC器件之间传输数据。
22.根据权利要求21所述的方法，还包括将所述I/O迹线耦合到第二IC封装基板。
23.根据权利要求21所述的方法，还包括：
将所述I/O迹线耦合到第二IC封装基板；
将第一IC器件耦合到所述第一IC器件安置区；
将第二IC器件耦合到所述第二IC封装基板；以及
允许所述第一IC器件和所述第二IC器件之间沿所述I/O迹线的数据流的速率在5吉比特每秒（Gb/s）到40Gb/s的范围中。
24.一种计算系统，包括：
集成电路（IC）封装基板，所述集成电路封装基板包括其管芯侧上的集成散热器（IHS）覆盖区以及设置于所述IHS覆盖区内部的IC器件安置区；
设置于所述IHS覆盖区内部的IC第一器件；
与所述IC第一器件耦合的I/O迹线，其中所述I/O迹线能够以5Gb/s和40Gb/s之间的速率在所述IC第一器件和要设置于所述IHS覆盖区外部的IC第二器件之间传输数据；
其中所述I/O迹线为整体金属线，其中所述I/O迹线包括所述IHS覆盖区外部的引出端子，其中所述引出端子设置于所述IC封装基板的管芯侧上，且其中所述引出端子是用于柔性信号传输线缆的可拆卸连接器端子，且其中所述IC第二器件是处理器和外部存储器之一。
25.根据权利要求24所述的计算系统，其中所述计算系统是蜂窝电话、寻呼机、便携式计算机、台式计算机和双向无线电设备之一的部分。
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