CN105575942A - 中介基板及其制法 - Google Patents

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Abstract

一种中介基板及其制法,该制法先提供具有一第一线路层的一承载板,且该第一线路层上具有多个导电柱,再形成一第一绝缘层于该承载板上,且该些导电柱外露于该第一绝缘层,接着形成一第二线路层于各该导电柱上方,且该第二线路层电性连接该些导电柱,再形成一第二绝缘层于该第一绝缘层的第二表面与该第二线路层上,且令该第二线路层的部分表面外露于该第二绝缘层,之后移除该承载板。

Description

中介基板及其制法
技术领域
本发明涉及一种中介基板,尤指一种封装堆叠结构用的中介基板及其制法。
背景技术
随着半导体封装技术的演进,半导体装置(Semiconductordevice)已开发出不同的封装类型,而为提升电性功能及节省封装空间,遂堆加多个封装结构以形成封装堆叠结构(PackageonPackage,PoP),此种封装方式能发挥系统封装(SysteminPackage,简称SiP)异质整合特性,可将不同功用的电子元件,例如:存储器、中央处理器、图形处理器、图像应用处理器等,通过堆叠设计达到系统的整合,适合应用于轻薄型各种电子产品。
早期封装堆叠结构是将存储器封装件(俗称存储器IC)通过多个焊球堆叠于逻辑封装件(俗称逻辑IC)上,且随着电子产品更趋于轻薄短小及功能不断提升的需求,存储器封装件的布线密度愈来愈高,以纳米尺寸作单位,因而其接点之间的间距更小;然,逻辑封装件的间距以微米尺寸作单位,而无法有效缩小至对应存储器封装件的间距,导致虽有高线路密度的存储器封装件,却未有可配合的逻辑封装件,以致于无法有效生产电子产品。
因此,为克服上述问题,遂于存储器封装件与逻辑封装件之间增设一中介基板(interposersubstrate),如,该中介基板的底端电性结合间距较大的具逻辑芯片的逻辑封装件,而该中介基板的上端电性结合间距较小的具存储器芯片的存储器封装件。
图1A至图1F为现有中介基板1,1’的制法的剖面示意图。
如图1A所示,提供两侧具有金属材10a的一承载板10。
如图1B所示,通过图案化制程,以形成多个电性连接垫11于该承载板10上。
如图1C所示,通过图案化制程,以电镀形成多个第一导电柱12于该电性连接垫11上。
如图1D所示,形成一第一绝缘层13于该承载板10上,以包覆该些第一导电柱12与该些电性连接垫11,且该第一导电柱12的端面齐平该第一绝缘层13的表面。
如图1E所示,形成线路层14于该第一绝缘层13与该些第一导电柱12上,再形成多个第二导电柱15于该线路层14上,之后形成第二绝缘层16于该第一绝缘层13上,以包覆该些第二导电柱15与该线路层14并外露该些第二导电柱15的表面,以供作为植球面。
如图1F所示,移除全部该承载板10,使该些电性连接垫11外露于该第一绝缘层13的表面。或者,如图1F’所示,图案化蚀刻移除部分该承载板10,使保留的该承载板作为支撑结构10’。
然而,现有中介基板1的制法中,如需要使用该第二绝缘层16作为防焊层,需制作该些第二导电柱15以形成植球面,所以增加制程步骤,因而提高成本。
因此,如何克服现有技术中的问题,实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失,本发明提供一种中介基板及其制法,无需制作导电柱,以缩减制程步骤,因而能降低成本。
本发明的中介基板,包括:一第一绝缘层,其具有相对的第一表面与第二表面;一第一线路层,其形成于该第一绝缘层的第一表面上;多个导电柱,其形成于该第一绝缘层中且设于该第一线路层上并连通至该第一绝缘层的第二表面;一第二线路层,其形成于该第一绝缘层的第二表面与该些导电柱上并电性连接该些导电柱;一第二绝缘层,其形成于该第一绝缘层的第二表面与该第二线路层上,且令该第二线路层的部分表面外露于该第二绝缘层。
本发明还提供一种中介基板的制法,其包括:提供具有一第一线路层的一承载板,且该第一线路层上具有多个导电柱;形成一第一绝缘层于该承载板上,该第一绝缘层具有相对的第一表面与第二表面,且该第一绝缘层通过其第一表面结合至该承载板上,而该些导电柱外露于该第一绝缘层的第二表面;形成一第二线路层于该第一绝缘层的第二表面与该些导电柱上,且该第二线路层电性连接该些导电柱;形成一第二绝缘层于该第一绝缘层的第二表面与该第二线路层上,且令该第二线路层的部分表面外露于该第二绝缘层;以及移除该承载板,使该第一线路层外露于该第一绝缘层的第一表面。
前述的制法中,移除全部该承载板。
前述的中介基板及其制法中,该第一绝缘层以铸模方式、涂布方式或压合方式形成于该承载板上,所以形成该第一绝缘层的材质为铸模化合物、底层涂料或介电材料。
前述的中介基板及其制法中,该第一线路层的表面低于该第一绝缘层的第一表面。
前述的中介基板及其制法中,该导电柱的端面齐平该第一绝缘层的第二表面。
前述的中介基板及其制法中,该第二线路层为多个植球垫。
前述的中介基板及其制法中,该第二线路层的表面齐平该第二绝缘层的表面。
前述的中介基板及其制法中,该第二线路层的表面低于该第二绝缘层的表面。
前述的中介基板及其制法中,该第二绝缘层以铸模方式、涂布方式或压合方式形成者,所以形成该第一绝缘层的材质为铸模化合物、底层涂料或介电材料。
另外,前述的中介基板及其制法中,移除部分该承载板,使保留的该承载板作为设于该第一绝缘层的第一表面上的支撑结构。
由上可知,本发明中介基板及其制法,通过该第二线路层含有植球垫,所以无需制作现有导电柱,以缩减制程步骤,因而能降低成本。
附图说明
图1A至图1F为现有中介基板的制法的剖视示意图;其中,图1F’为图1F的另一实施例;以及
图2A至图2F为本发明的中介基板的制法的剖视示意图;其中,图2F’为图2F的另一实施例。
符号说明
1,1’,2,2’中介基板
10,20承载板
10a,20a金属材
10’,20’支撑结构
11,210电性连接垫
12第一导电柱
13,23第一绝缘层
14线路层
15第二导电柱
16,26第二绝缘层
21第一线路层
21a,24a,26a表面
211导电迹线
22导电柱
22a端面
23a第一表面
23b第二表面
24第二线路层。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式,本领域技术人员可由本说明书所公开的内容轻易地了解本发明的其他优点及效果。
须知,本说明书所附附图所绘示的结构、比例、大小等,均仅用于配合说明书所公开的内容,以供本领域技术人员的了解与阅读,并非用于限定本发明可实施的限定条件,所以不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本发明所能产生的效果及所能达成的目的下,均应仍落在本发明所公开的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语,也仅为便于叙述的明了,而非用于限定本发明可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,当也视为本发明可实施的范畴。
图2A至图2F为本发明的无核心(coreless)层式中介基板2的制法的剖视示意图。于本实施例中,该中介基板2为芯片尺寸倒装芯片封装(flip-chipchipscalepackage,简称FCCSP)用的载板。
如图2A所示,提供一承载板20。于本实施例中,该承载板20为基材,例如铜箔基板,但无特别限制,本实施例以铜箔基板作说明,其两侧具有含铜的金属材20a。
如图2B所示,通过图案化制程,以形成一第一线路层21于该承载板20上。
于本实施例中,该第一线路层21包含多个电性连接垫210与多个导电迹线211。
如图2C所示,通过图案化制程,以电镀形成多个导电柱22于该第一线路层21的电性连接垫210上。
于本实施例中,该些导电柱22接触且电性连接该第一线路层21的电性连接垫210。
如图2D所示,形成一第一绝缘层23于该承载板20上,该第一绝缘层23具有相对的第一表面23a与第二表面23b,且该第一绝缘层23通过其第一表面23a结合至该承载板20上,而该导电柱22外露于该第一绝缘层23的第二表面23b。
于本实施例中,该第一绝缘层23以铸模方式、涂布方式或压合方式形成于该承载板20上,且形成该第一绝缘层23的材质为铸模化合物(MoldingCompound)、底层涂料(Primer)、或如环氧树脂(Epoxy)的介电材料。
此外,该导电柱22的端面22a齐平该第一绝缘层23的第二表面23b。
如图2E所示,形成一第二线路层24于该第一绝缘层23的第二表面23b与该些导电柱22上,再形成一第二绝缘层26于该第一绝缘层23的第二表面23b上,以包覆该第二线路层24。
于本实施例中,该第二线路层24为多个植球垫以供结合焊球(图略),且该第二线路层24的部分表面外露于该第二绝缘层26,例如,该第二线路层24的表面24a可齐平该第二绝缘层26的表面26a,或是该第二线路层24的表面24a可低于该第二绝缘层26的表面26a。
此外,该第二绝缘层26以铸模方式、涂布方式或压合方式形成者,且形成该第二绝缘层26的材质为铸模化合物、环氧树脂或介电材料。
如图2F所示,移除全部该承载板20,使该第一线路层21的表面21a外露于该第一绝缘层23的第一表面23a,且该第一线路层21的表面21a低于该第一绝缘层23的第一表面23a。
于本实施例中,以蚀刻方式移除该金属材20a,所以会略蚀刻该第一线路层21的上表面21a,使该第一线路层21的上表面21a微凹于该第一绝缘层23的第一表面23a。
如图2F’所示,图案化蚀刻移除部分该承载板20,使保留的该承载板作为支撑结构20’,且该第一线路层21的表面21a外露于该第一绝缘层23的第一表面23a。
因此,本发明的制法于制作完多个导电柱22之层后,直接制作具有植球垫的第二线路层24,所以无需制作现有导电柱,借以缩短制作流程,因而能降低成本。
本发明还提供一种中介基板2,2’,包括:一第一绝缘层23、一第一线路层21、多个导电柱22、一第二线路层24以及一第二绝缘层26。
所述的第一绝缘层23具有相对的第一表面23a与第二表面23b,且该第一绝缘层23为铸模化合物、环氧树脂或介电材料。
所述的第一线路层21嵌埋于该第一绝缘层23的第一表面23a中,且该第一线路层21的表面21a低于该第一绝缘层23的第一表面23a。
所述的导电柱22形成于该第一绝缘层23中并连通至该第一绝缘层23的第二表面23b,且该导电柱22的端面22a齐平该第一绝缘层23的第二表面23b。
所述的第二线路层24形成于该第一绝缘层23的第二表面23b与该些导电柱22上并电性连接该些导电柱22,且该第二线路层24为多个植球垫。
所述的第二绝缘层26形成于该第一绝缘层23的第二表面23b与该第二线路层24上,且令该第二线路层24的部分表面外露于该第二绝缘层26。
于一实施例中,该第二线路层24的表面24a齐平该第二绝缘层26的表面26a,或是该第二线路层24的表面24a低于该第二绝缘层26的表面26a。
于一实施例中,所述的中介基板2’还包括一支撑结构20’,其设于该第一绝缘层23的第一表面23a上。
综上所述,本发明中介基板及其制法,主要应用在细间距及高脚数的封装堆叠结构的产品上,例如智能手机、平板电脑、网路通讯、笔记本电脑等产品,且在产品需于高频高速下运作、朝轻薄短小设计、功能越强、越快及储存量愈高时,更需使用到本发明的中介基板。
此外,本发明的中介基板2,2’可通过该第一线路层21结合逻辑封装件或存储器封装件,且可通过该第二线路层24结合逻辑封装件或存储器封装件。
上述实施例仅用于例示性说明本发明的原理及其效果,而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下,对上述实施例进行修改。因此本发明的权利保护范围,应如权利要求书所列。

Claims (19)

1.一种中介基板,其特征在于,包括:
一第一绝缘层,其具有相对的第一表面与第二表面;
一第一线路层,其形成于该第一绝缘层的第一表面上;
多个导电柱,其形成于该第一绝缘层中且设于该第一线路层上并连通至该第一绝缘层的第二表面;
一第二线路层,其形成于该第一绝缘层的第二表面与该些导电柱上并电性连接该些导电柱;
一第二绝缘层,其形成于该第一绝缘层的第二表面与该第二线路层上,且令该第二线路层的部分表面外露于该第二绝缘层。
2.如权利要求1所述的中介基板,其特征在于,形成该第一绝缘层的材质为铸模化合物、底层涂料或介电材料。
3.如权利要求1所述的中介基板,其特征在于,该第一线路层的表面低于该第一绝缘层的第一表面。
4.如权利要求1所述的中介基板,其特征在于,该导电柱的端面齐平该第一绝缘层的第二表面。
5.如权利要求1所述的中介基板,其特征在于,该第二线路层为多个植球垫。
6.如权利要求1所述的中介基板,其特征在于,该第二线路层的表面齐平该第二绝缘层的表面。
7.如权利要求1所述的中介基板,其特征在于,该第二线路层的表面低于该第二绝缘层的表面。
8.如权利要求1所述的中介基板,其特征在于,形成该第二绝缘层的材质为铸模化合物、底层涂料或介电材料。
9.如权利要求1所述的中介基板,其特征在于,该中介基板还包括一支撑结构,其设于该第一绝缘层的第一表面上。
10.一种中介基板的制法,其特征在于,包括:
提供具有一第一线路层的一承载板,且该第一线路层上具有多个导电柱;
形成一第一绝缘层于该承载板上,该第一绝缘层具有相对的第一表面与第二表面,且该第一绝缘层通过其第一表面结合至该承载板上,而该些导电柱外露于该第一绝缘层的第二表面;
形成一第二线路层于该第一绝缘层的第二表面与该些导电柱上,且该第二线路层电性连接该些导电柱;
形成一第二绝缘层于该第一绝缘层的第二表面与该第二线路层上,且令该第二线路层的部分表面外露于该第二绝缘层;以及
移除该承载板,使该第一线路层外露于该第一绝缘层的第一表面。
11.如权利要求10所述的中介基板的制法,其特征在于,该第一绝缘层以铸模方式、涂布方式或压合方式形成于该承载板上。
12.如权利要求10所述的中介基板的制法,其特征在于,该第一线路层的表面低于该第一绝缘层的第一表面。
13.如权利要求10所述的中介基板的制法,其特征在于,该些导电柱的端面齐平该第一绝缘层的第二表面。
14.如权利要求10所述的中介基板的制法,其特征在于,该第二线路层为多个植球垫。
15.如权利要求10所述的中介基板的制法,其特征在于,该第二线路层的表面齐平该第二绝缘层的表面。
16.如权利要求10所述的中介基板,其特征在于,该第二线路层的表面低于该第二绝缘层的表面。
17.如权利要求10所述的中介基板的制法,其特征在于,该第二绝缘层以铸模方式、涂布方式或压合方式形成者。
18.如权利要求10所述的中介基板的制法,其特征在于,该制法是移除全部该承载板。
19.如权利要求10所述的中介基板的制法,其特征在于,该制法是移除部分该承载板,使保留的该承载板作为一支撑结构。
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Cited By (1)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9907169B1 (en) * 2016-08-30 2018-02-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Printed circuit board (PCB) and PCB assembly having an encapsulating mold material on a bottom surface thereof and methods for molding an encapsulating mold material on a bottom surface of a PCB

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070044303A1 (en) * 2005-08-26 2007-03-01 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring board
CN102903680A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体封装件及其制法
CN103187314A (zh) * 2011-12-30 2013-07-03 旭德科技股份有限公司 封装载板及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3917946B2 (ja) * 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
TWI334324B (en) * 2007-09-19 2010-12-01 Unimicron Technology Corp Printed circuit board and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070044303A1 (en) * 2005-08-26 2007-03-01 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring board
CN102903680A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体封装件及其制法
CN103187314A (zh) * 2011-12-30 2013-07-03 旭德科技股份有限公司 封装载板及其制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427725A (zh) * 2017-09-05 2019-03-05 恒劲科技股份有限公司 中介基板及其制法

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