CN111244053A - 用于连接微电子装置的中介层 - Google Patents

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O·费伊
C·H·育
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Micron Technology Inc
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Abstract

本申请涉及用于连接微电子装置的中介层和包含此类中介层的装置；以及构造所述中介层和所述微电子装置的方法。描述了半导体中介层以及并入有此类半导体中介层的微电子装置组合件。所描述的中介层包含在所述芯的每一侧上的多个重布结构；其中每一个重布结构可包含多个单独重布层。所述中介层可以任选地包含电路元件，例如无源和/或有源电路。所述电路元件可以至少部分地在所述半导体芯内形成。

Description

用于连接微电子装置的中介层
技术领域
本文中所描述的实施例大体上涉及用于在组合件中电连接多个微电子装置的中介层；且更确切地说，涉及相对于半导体材料形成且经结构化以建立针对物理应力的抵抗性的中介层。在一些实施例中，还可调适根据本描述的中介层以在附接到中介层上的微电子装置之间提供高带宽通信信道。
背景技术
例如集成电路(IC)组合件的微电子装置的许多形式包含多个半导体裸片(在本文中还被称作“裸片”)或通过中介层物理地且电气地连接到彼此的此类裸片的组合件。在一些情况下，中介层上的此类组合件可以称为“多芯片封装”或“MCP”。在一些实例中，中介层可包含重布结构(在本领域中有时被称为“重布层”或“RDL”，如下文进一步论述)，所述重布结构经配置以在组合件内的多个裸片中的两个或更多个之间建立互连，并促进到其它装置(例如，印刷电路板，如母板或另一结构)的电气和机械附接。
此类RDL可包含一或多个介电层，每个介电层支撑限定延伸穿过相应介电层的导电迹线和通孔的一层导电材料，以便与一或多个半导体裸片上的相应触点直接或间接地连接和/或与RDL的其它层中的通孔直接或间接地连接，从而将裸片触点重布到中介层上或中介层内的其它位置。
中介层可以构造有芯结构，包含非有机材料，例如半导体材料，例如硅(一般被称为“硅中介层”)，或任何一种(或多种)有机材料(一般被称为“有机中介层”)。术语“半导体中介层”在本文中用于识别具有由半导体材料形成的芯的中介层，所述半导体材料可以是元素物质(例如硅、锗、硒等，如所属领域的技术人员已知的)，或化合物半导体(例如，砷化镓、砷化铟镓，同样如所属领域的技术人员已知的)。术语“非有机中介层”用于识别由非有机材料形成的芯，所述非有机材料可以是例如半导体材料、玻璃材料和/或陶瓷材料。出于在本文中提供实例的目的，所论述的半导体中介层将以硅中介层的形式描述。
在常规处理下，有机中介层往往会更具有弹性，并且因此对由物理或热应力产生的开裂或其它破坏更具有抵抗性。尽管所述对物理或热应力的抵抗性略偏移，但是因为有机中介层通常具有不同于将附接到中介层上的半导体裸片或组合件的热膨胀系数(“CTE”)的热膨胀系数，所以存在对在裸片附接处产生物理应力的敏感性。当前用于形成有机中介层的商业可行技术难以提供小于约10/10μLS的线间隔。这一当前实际限制使得形成制造大部分半导体裸片的基础的常规硅处理具有明显空隙。因此，当前用于形成有机中介层的商业可行工艺无法匹配将理想地附接到中介层上的半导体裸片的最小触点间隔。
另外，中介层在一些高带宽应用中越来越重要。在说明书中描述的一个实例应用包含存储器装置和处理器之间的高带宽通信。在一些情况下，存储器装置可以是单个半导体裸片，但是越来越多的存储器装置包含互连存储器裸片的竖直堆叠，在一些情况下，还与逻辑和/或接口裸片堆叠。为了完整获得此类多裸片存储器装置的益处，处理器必须能够并行存取互连裸片的多个部分，因此需要处理器和多裸片存储器装置之间具有用于数据、命令和控制信号的高速并行通信信道。
为了满足此类通信的设计准则，包含导电迹线电阻和迹线间电容，预计中介层需要更紧密的线间隔(“L/S”)，即小于5/5μLS，且优选的是约2/2μLS或更小。半导体中介层，例如硅中介层，得益于通过常规半导体方法处理，因此半导体中介层(例如此类硅中介层)可以提供此类L/S能力。
本公开解决了在一些实例中可经配置以提供此类高带宽通信的中介层结构。在一些实例中，还可以一种减小对中介层的应力破坏的敏感性的方式来实施中介层结构。如本文所描述，在一些实例中，还可实施这些中介层结构以在中介层中并入电路组件，从而可以用于进一步增强并入有中介层的微电子装置组合件的性能。
发明内容
一方面，本公开提供一种用于微电子装置组合件的中介层，包含：芯，其包含半导体材料；多个竖直触点，其延伸穿过所述芯；第一结构，其在所述芯的第一侧上形成，所述第一结构包含多个重布层，每个重布层包含在导电结构上和导电结构之间延伸的介电层级、支撑在所述介电层级上的多个导电迹线及接触相应导电迹线且延伸穿过所述介电层级的一或多个竖直互连件；以及第二结构，其在所述芯的与所述第一侧相对的第二侧上形成，所述第二结构包含多个重布层，每个重布层包含在导电结构上和导电结构之间延伸的介电层级、支撑在所述介电层级上的多个导电迹线及接触相应导电迹线且延伸穿过所述介电层级的一或多个竖直互连件。
另一方面，本公开提供一种中介层，包含：安装位点，其在所述中介层的第一表面上，用于多个半导体装置结构；触点结构，其在所述中介层的第二表面上，用于形成与其它结构的电连接；芯，其包含半导体材料；多个竖直触点，其延伸穿过所述芯；第一组多个重布层，其在所述芯的第一侧上形成；以及第二组多个重布层，其在所述芯的与所述第一侧相对的第二侧上形成。
又一方面，本公开提供一种中介层，包含：安装位点，其在所述中介层的第一表面上，用于多个半导体装置结构；触点结构，其在所述中介层的第二表面上且经配置以形成与其它结构的电连接；芯，其包含半导体材料；多个竖直触点，其延伸穿过所述芯；第一组多个重布层，其在所述芯的第一侧上形成；第二组多个重布层，其在所述芯的与所述第一侧相对的第二侧上形成；以及逻辑，其至少部分地在所述芯和所述第一组多个重布层之间形成。
又一方面，本公开提供一种形成用于微电子装置组合件的中介层的方法，包含：形成延伸穿过半导体材料的竖直互连件，所述半导体材料形成中介层芯；在所述中介层芯上形成导电迹线；在所述芯的第一侧上形成第一组多个重布层；在所述芯的与所述第一侧相对的第二侧上形成第二组多个重布层。
又一方面，本公开提供一种微电子装置组合件，包含中介层、第一半导体装置结构及第二半导体装置结构，所述中介层包含：多个安装位点，其在所述中介层的第一表面上，用于多个半导体装置结构；触点结构，其在所述中介层的第二表面上，用于形成与其它结构的电连接；芯，其包含半导体材料；多个竖直触点，其延伸穿过所述芯；第一组多个重布层，其在所述芯的第一侧上形成；以及第二组多个重布层，其在所述芯的与所述第一侧相对的第二侧上形成，所述第一半导体装置结构耦合到所述多个安装位点中的第一安装位点，所述第二半导体装置结构耦合到所述多个安装位点中的第二安装位点。
附图说明
在不一定按比例绘制的图式中，相似标号可以在不同视图中描述类似组件。具有不同字母后缀的相似标号可表示类似组件的不同例子。图式借助于实例且非限制性地总体上说明本文件中所论述的各种实施例。
图1A至1B描绘实例微电子装置，其中图1A描绘在如相对于其它图更详细描述的中介层上形成的微电子装置组合件；以及图1B描绘可用于图1A的组合件中的实例存储器装置。
图2描绘第一实例中介层的简化横截面表示。
图3描绘第二实例中介层的简化横截面表示。
图4描绘根据本描述的可以形成为并入有中介层的实例微电子装置组合件的框图表示。
图5描绘耦合到多个微电子装置的中介层的实例区段，示出了此类装置之间的实例信号路由。
图6描绘并入有逻辑结构的中介层的额外实施例的代表性区段的简化横截面表示。
图7描绘用于形成具有如本文中所描述的配置的中介层的实例方法的流程图。
图8描绘根据本文中所描述的方面的包含通过具有提供高带宽通信信道的结构的中介层互连的组件的实例电子系统。
具体实施方式
以下描述和图式充分说明特定实施例，使得所属领域的技术人员能够实践所述特定实施例。其它实施例可并有结构性、逻辑、电气、过程以及其它变化。一些实施例的部分和特征可包含在其它实施例的那些部分和特征中，或代替那些部分和特征。权利要求书中阐述的实施例涵盖那些权利要求的所有可用等效物。
如下文更详细地描述，本说明书描述用于形成半导体中介层的各种实施例。实施例包含中介层的各种配置，其包含半导体芯(例如硅芯)以及在芯的每一侧上的多个重布结构。在多个实施例中，重布结构将包含多个单个重布层。在一些实例中，可以实施多个单个重布层以在通过中介层连接的微电子装置之间提供高带宽通信能力；和/或提供针对开裂或其它故障具有改进的抵抗性的中介层结构。描述了用于构造重布层以促进这些目标中的一个或两个的多个替代方案。
另外，本说明书描述了电路元件的合并，包含可以在中介层中形成的无源和/或有源电路元件。在多个实例中，电路元件将至少部分地在半导体芯中形成。在一些实例中，电路元件可具有形成于半导体芯内的一或多个主体和形成于在芯上方形成的材料结构中的一或多个主体。
现在更详细地参考图式，且具体来说，参考图1A至1B，图1A描绘实例微电子装置组合件100的简化表示，所述微电子装置组合件100包含处理器102和多个存储器装置104A、104B、104C、104D，它们连接到根据本文中所描述的实例中介层配置中的一或多个形成的中介层106。
如所属领域的技术人员将清楚的，处理器102可以是处理器(例如，中央处理单元(CPU)、图形处理单元(GPU)、控制器)或芯片上系统(SoC)或某一其它形式的主机装置的多个配置中的任一个。存储器装置104A、104B、104C、104D可以具有相同或不同形式；且存储器装置中的任一个可以是单个裸片或互连存储器裸片堆叠，如参考图1B更详细地论述。图1A的表示将每个存储器装置104A、104B、104C、104D描绘为多个存储器裸片的堆叠108。在一些实例中，耦合到中介层100的装置可以全都具有类似高度。
处理器102可以使用通过至少部分地在中介层106内形成的信号路径传送的信号与存储器装置104A、104B、104C、104D中的一或多个交换信息。此类信号路径包含消息或传输在从传输组件传送到接收组件中可以采用的路径。在一些情况下，信号路径可以是与至少两个组件耦合的导体，其中所述导体允许电子在所述至少两个组件之间流动。在一些情况下，信号路径可以至少部分地在无线媒体中形成，如在无线通信(例如，射频(RF)或光学)的情况下。在一些实例中，中介层106将耦合到外部结构，例如封装衬底、母板等，从而形成如本文参考图8所论述的较大系统的部分。
在一些应用中，微电子装置组合件100可得益于处理器102和存储器装置104A、104B、104C、104D中的一或多个之间的高速连接。因此，在一些实例中，存储器装置104A、104B、104C、104D中的一或多个将支持需要每秒数万亿字节(TB/s)带宽的应用、过程或处理器。此类应用可包含在存储器和处理器或其它逻辑装置之间的需要高带宽的串行器/串并转换器(“SerDes”)。在可接受能量预算内满足此类带宽约束条件在某些情况下可能具有挑战性。
存储器装置104A、104B、104C、104D和中介层106可经配置以使得存储器装置104A、104B、104C、104D中的存储器单元和处理器102之间的信号路径是材料特性、操作环境、组件布局和应用所运行的那样短。例如，存储器装置104A、104B、104C、104D可以是在主机装置和存储器阵列之间具有点对点连接的无缓存存储器装置。在其它实例中，耦合存储器装置104A、104B、104C、104D与处理器102的数据信道可包括点对多点(point-to-many)配置，其中处理器102的一个引脚与至少两个存储器阵列的对应引脚耦合(它们可以定位于相同或不同存储器裸片108和/或存储器装置104A至104D中)。
如参考图5更详细地论述，许多中介层可以形成为具有多个触点阵列，所述触点阵列经配置以与多个装置(例如，在图1A的实例中，处理器102和存储器装置104A至104D)中的每一个互连。出于本描述的目的，每一个所描绘的装置在相应安装位点处耦合到中介层106；并且在每个安装位点处，中介层106包含一或多个触点阵列，所述一或多个触点阵列经布置且经配置以接合处理器102和存储器装置104A至104D中的每一个上的互补触点阵列。
图1B描绘适合在图1A的微电子装置组合件100中使用的实例存储器装置118。作为实例，存储器装置118包含竖直堆叠且互连的八个单个存储器裸片108A至108H。如前所述，存储器装置118可以只包含一个存储器裸片，或任何其它数目个堆叠存储器裸片，例如，两个存储器裸片、四个存储器裸片和/或超过八个存储器裸片。
用于形成竖直互连的一个实例结构包含多个硅穿孔(“TSV”)。尽管术语“硅穿孔”(“TSV”)按照字面理解为延伸穿过硅主体的通孔，但是此术语在本领域中通常用于指代延伸穿过硅的竖直互连件、延伸穿过半导体的竖直互连件，还指代延伸穿过其它材料的竖直互连件。此术语在本文中在这一更宽泛意义上使用，且如本文所使用，它并不暗示所描述的通孔延伸穿过硅主体。
每个存储器裸片108包含可编程成存储不同逻辑状态的多个存储器单元。例如，每个存储器单元可以编程成存储一或多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’)。存储器裸片可以使用不同存储技术中的一或多个来存储数据，包含DRAM、SRAM、铁电RAM(FeRAM)、电阻式RAM(RRam或ReRAM)、相变存储器(PCM)、3DXPointTM存储器、NAND存储器、NOR存储器或所属领域的技术人员已知的其它存储器技术，和/或其组合。
在例如118的存储器装置中，所有堆叠存储器裸片可以实施第一存储器技术(例如，DRAM)；或替代地，堆叠存储器裸片中的一或多个可包含具有不同于第一存储器技术的不同存储技术的存储器单元。例如，堆叠存储器裸片108中的一或多个可包含SRAM裸片，例如，作为向装置中的DRAM裸片提供接口的缓冲器。替代地，上述类型的存储器装置中的任一种可以组合堆叠在存储器装置118内。
另外，存储器装置118描绘其中堆叠存储器裸片堆叠在接口裸片120上方的替代性配置。接口裸片可以具有许多不同配置中的任一个，并且在存在时，可以实施与和接口裸片120一起堆叠的堆叠存储器裸片的操作或管理有关的逻辑功能。当存在时，接口裸片120可包含用于与中介层(如图1A所描绘)或另一结构介接的触点126。在一些实施例中，触点126可包含微导柱。在许多其它实例中，存储器装置中将不存在任何接口裸片120，且最底部存储器裸片108A将包含此类触点(126)用于与中介层或另一结构介接。在多个实例中，触点126将布置成经配置以接合中介层106上的相应安装位点的一或多个阵列。
在一些实例中，竖直互连的存储器裸片108A至108H可以通过基本上线性和竖直地延伸穿过堆叠裸片108(但是不一定穿过最上部堆叠裸片108H)的TSV阵列互连，如122A、122B、122C、122D、122E处所描绘。在许多替代配置中的一个中，穿过单个裸片的一些TSV可以交叉连接以使穿过堆叠存储器裸片的竖直连接交错。例如，在一个此类实施例中，如所描绘，导电路径可以在堆叠内的交替裸片中的TSV路径之间交替，如在124处示意性地描绘，在导电路径122F至122G中。还可实施其它更复杂的交错导电路径。在一些实例中，导电路径中的一或多个将连接到堆叠存储器裸片中的每一个；而在其它实例中，竖直导电路径可以只电连接以与堆叠存储器裸片的子集中的另一电路系统通信。例如，在存储器装置118的上下文中，一些TSV可以直接延伸穿过最底部存储器裸片108A至108D，而不与另一电路系统连接；并且仅在堆叠存储器裸片108E至108F的上半部中形成与电路系统的电气互连。在其它实例中，TSV可以只与存储器裸片堆叠内的交替裸片形成电连接。
另外，各个存储器裸片108A至108H或其某一部分可以分别含有多个分割区(如在存储器裸片108H上的130A至130H处所指示)。存储器裸片108A至108H中的一些或全部可以类似方式分割。这些分割区(或其某一子集)可以通过上方论述的竖直连接与堆叠中的其它存储器装置的对应分割区竖直互连，从而形成可独立操作的存储器单元。在一些实例中，存储器单元可包含两个或更多个竖直对准的分割区；并且在一些实例中，可包含来自堆叠中的所有存储器裸片的竖直对准的分割区。如在分割区130A中所指示，每个分割区都可以进一步细分成多个组或其它细分部，例如单独存储器信道。作为一个实例，在分割区130A内形成四个组(如在132A至132D处所指示，限定四个组)，其中每个组包含其它细分单元，例如，所述单元表示单独存储器信道(通常在134处指示)。在一些实例中，这些其它细分部将以与对于分割区所描述的相同的方式竖直互连，以包含堆叠中的多个或所有存储器裸片中的存储器的部分，它们可接着作为群组操作。
现在参考图2，本图描绘第一实例中介层200的简化横截面表示。中介层200包含半导体芯，出于本实例的目的，半导体芯将被描述为硅芯202，所述硅芯202具有延伸穿过硅芯202的多个TSV 204。正如所属领域的技术人员所知，TSV 204各自包含导电结构，通常为金属，且在隔离导电结构与周围硅的绝缘体内延伸。通过利用硅芯200，TSV可以比利用当前有机中介层技术可以实现的间隔更紧凑的间隔布置。在一些实例中，例如，TSV可以40μm或更小的间距(例如，大致20μm的间距)布置。在多个实例中，TSV的至少某一部分的间距的大小将设定成匹配耦合到中介层200的半导体裸片或其它装置的触点间距。在此类实例中，TSV的触点间距可对应于耦合到中介层200的裸片或另一装置的触点间距。在所描绘的实例中，导电层级(分别表示为M1和M6)在芯202的每个相应侧面“上”延伸，每个导电层级通过相应介电层级208A、208B(其可包含一或多个介电材料)与芯202电绝缘。为了清楚起见，在本描述中使用术语“在……上”，它指代材料或层级从芯202相对向外。所属领域的技术人员如将认识到，芯的一侧的材料和结构通常在不同时间形成，在此期间，材料在上面形成的芯的相应侧面的方向将向上。类似地，术语“在……下”在本文中用于表示更接近芯的结构。
在许多实例中，导电层级M1、M6将进行图案化以限定导电迹线210，其中至少一些导电迹线将与相应TSV 204互连，如所描绘。一些导电迹线210可能不与相应TSV连接，并且可以仅提供在导电层级M1、M6上方形成的导电迹线的互连。在本行业中，术语“重布层”或“RDL”在多个上下文中有时用于指代多层级结构中的单个层级，有时指代多层级结构自身。本文中，为了清楚起见，术语“重布层”或“RDL”用于指代支撑相应金属层级(如下文所论述)的相应介电层级；且术语“重布结构”将用于指代作为群组的多个上覆单独RDL。
第一重布结构214在芯202的第一侧上形成，第二重布结构216在芯202的相对第二侧上形成。每个重布结构214、216包含多个相应重布层(RDL)。多个RDL中的每一个，在所述实例中即重布结构214、216中的每一个，包含四个RDL。在重布结构214中，RDL 218、220、222、224在芯202的第一侧和在其上形成的金属层级MI上延伸。每个RDL包含相应介电层级226、228、230、232，每个介电层级226、228、230、232支撑相应金属(或其它导电材料)层级M2、M3、M4、M5。
重布结构216揭示包含四个RDL 240、242、246、248的互补结构，每个RDL包含支撑相应金属或其它导电材料层级M7、M8、M9、M10的相应介电层级250、252、254、256，所述金属层级在芯202的第二侧(和在其上形成的金属层M6)上延伸。在所描绘的实例中，每个RDL金属层级M2、M3、M4、M5和M7、M8、M9、M10形成穿过支撑介电层级到达下方金属层级的竖直互连件(例如，微通孔)。每个金属层级M1至M10优选地将进行图案化以共同形成导电迹线，从而将半导体裸片或其它微电子装置或结构的触点重布到所要位置。
在一些实例中，所有金属层M1至M10都可由相同金属形成。然而，在其它实例中，最外部金属层M5和M10通常将形成用于与另一装置的互补触点结构连接(直接连接或通过互连结构连接)的表面。在顶部最外部金属层M5的情况下，层将形成适于与半导体裸片或另一微电子装置的触点连接的表面。在许多实例中，在底部最外部金属层M10的情况下，层将形成经配置以通过其它结构(例如触点球(并不对触点结构的实际形状做出任何暗示))连接的接触表面，如可用于与外部结构连接，所述外部结构在许多情况下为印刷电路PC板，如计算系统或另一装置的母板。在一些实例中，由于这些金属层具有不同功能且金属在形成之后可能暴露于可能氧化的环境，最外部金属层中的一个或两个可由另一导电材料形成，所述另一导电材料的氧化速度比用于其它层级的金属缓慢。例如，对于其中金属层M1至M4和M6至M9由铜形成的实例，最外部金属层M5和M10中的一个或两个可由铝形成。如所属领域的技术人员得益于本公开的益处后将清楚，对应于M1至M10的导电层中的任何一或多个可以使用其它导电材料和/或其它金属。
在多个实例中，RDL的介电层级主要或绝大部分由聚酰亚胺化合物组成。大体来说，相比于在半导体制造中在其它位置使用的其它介电材料(例如，氧化硅(各种形式)、氮化硅等)，聚酰亚胺化合物将更具弹性，且不太容易开裂。另外，聚酰亚胺材料可以在比堆积应用中所使用的其它材料低的温度下形成，从而最小化在中介层200的制造期间芯202上的应力。在芯202的每一侧上包含多个RDL将有助于稳定芯202，不被扭曲、开裂或其它变形，并且因此改进了并入有中介层200的微电子装置组合件的完整性。
作为一些实例，需要形成其中在重布结构214中具有与重布结构216中的相同数目个中介层的中介层200。在一些此类实例中，芯的两侧上的所述对称结构可以帮助平衡半导体芯的上方加固。并且，如本文中随后所论述，在一些实例中，对称结构还可有利于在多个导电信道中传送信号(例如，在一些实例中，其中第一导电信道至少部分地通过第一重布结构214中的金属层M2至M5实施，且第二导电信道至少部分地通过第二重布结构216的金属层M7至M10实施)。同样如本文中随后所论述，在芯的相对侧上可存在数目不相等的RDL，并且各个RDL可具有与芯的相同侧上和/或相对侧上的其它RDL不同的竖直尺寸。
现在参考图3，本图描绘第二实例中介层300的简化横截面表示。中介层300包含对应于图2的中介层200的那些结构的结构。因此，中介层200的描述适用于中介层300，且中介层200与中介层300的共同元件编号相同。
中介层300与中介层200的不同之处在于具有形成于芯302的尺寸内的电路系统304。在一些情况下，电路系统304可包含可以至少部分地在芯302的块状半导体(硅)中形成的无源组件(例如电阻器、电感器、电容器)。在其它实例中，组件可以至少部分地由沉积在形成于芯302中的凹槽中的材料形成。在一些实例中，无源组件可以完全形成在芯的尺寸内。在此类实例中，单独电路元件可以通过与延伸穿过芯302的一或多个TSV 204的互连或通过形成为在芯302的上表面上形成的M1的一部分且延伸穿过芯302的第一表面上的介电层级308的一或多个微通孔306而连接到芯外部。在一些情况下，多个无源组件可以彼此连接。例如，电阻器和电容器可以耦合在一起以形成电阻器/电容器电路。作为一个实例，此类电阻器/电容器电路或电感器可以耦合，并用于调节延伸穿过重布结构214的RDL层中的一或多个的导电迹线上的信号。
在一些情况下，可能需要在芯302的尺寸内形成有源电路组件。然而，如参考图6更详细地论述，包含有源组件的电路系统的许多形式将有利地形成有在芯302的块状硅内的一或多个主体以及形成于在芯上302延伸的材料中的一或多个额外主体。在此类装置的许多形式中，硅芯302的区域可以通过硅芯302中的浅沟槽隔离而彼此隔离；且硅芯302的隔离区域相对于硅芯302的其余硅可以是掺杂的。
现在参考图4，本图描绘中介层400的实例配置的框图表示，包含可以根据本文中的描述形成的实例任选电路部件。中介层400类似于图1A的中介层106，其中它限定一或多个触点阵列(在所述实例中，四个)，所述阵列经布置以形成四个存储器装置的处理器接口402A、402B、402C、402D作为处理器接口404的部分。每个处理器接口可以通过延伸到一或多个触点阵列的相应通信信道406A、406B、406C、406D传送数据、命令和控制信号，从而形成四个存储器接口408A、408B、408C、408D中的每一个。用于形成每个处理器接口402A、402B、402C、402D以及每个存储器接口408A、408B、408C、408D的一或多个触点阵列的特定配置可以调适成所要配置，例如可以由标准化接口指定。处理器接口404还可包含一或多个触点阵列422，用于建立与其它组件和/或外部结构的连接。
将中介层配置成包含有源和/或无源电路组件的能力有助于在中介层内形成逻辑和/或额外结构，从而简化此类电路组件并入到将形成有中介层400的微电子装置组合件中。例如，存储机构(在许多实例中，其将包含用于操作存储机构的逻辑电路系统)可以在中介层400中形成。例如，可以形成存储器，例如SRAM 410(其可具有本领域已知的各种配置中的任一种)，或另一形式的存储器412，例如(仅作为实例)DRAM、铁电随机存取存储器(FeRAM)、相变存储器(PCM)、3D XPointTM存储器、NAND存储器、NOR存储器、电阻式随机存取存储器(ReRAM或RRAM)或所属领域的技术人员已知的其它存储器类型中的任一个和/或其组合。
另外，可以在中介层400中形成可呈现场可编程门阵列(FPGA)414或其它类型的逻辑416的形式的逻辑结构。另外，可以在中介层400中形成可用于调节或修整电路或启用或停用电路组件的配置电路系统，例如，熔丝或反熔丝。并且，如先前所论述，还可形成无源电路组件420，例如，用于调节穿过中介层400的信号的组件。
为了框图表示的清楚性起见，不同电路组件描绘成在处理器接口404周围但从其偏移。然而，将此类电路组件并入到中介层400中的能力有助于将电路组件放置在中介层400内的所需位置。上述存储器、逻辑或配置电路系统中的任一个可以通过连接的TSV通信到中介层400的相对侧。
现在参考图5，本图描绘多个安装位点和半导体组件之间中介层500中的实例信号路由的简化示意表示。中介层500描绘为第一装置接口502经配置以形成用于建立与第一存储器装置504的连接的第一安装位点；且第二装置接口506形成用于建立与第二存储器装置508的连接的第二安装位点。第一装置接口502和第二装置接口506中的每一个与相应触点阵列510、512连接，形成第三装置接口514的至少一部分，从而形成第三安装位点，例如用于处理器516。在装置接口506和触点阵列510之间横向延伸的导电迹线520可以分布于在芯526上方延伸的多个RDL 530之间。类似地，在装置接口502和触点阵列512之间横向延伸的导电迹线522可以延伸穿过芯526并穿过多个RDL 528连接到TSV 532，然后还穿过第二群组TSV 524连接到触点阵列512。每个触点阵列中的触点的布置和导电迹线的配置可经配置以建立大体相等长度的导电路径，至少用于所选择导电迹线与单独存储器装置通信。
在某些实例构造中，两个导电信道的横向迹线可能不是在彼此正上方延伸，如图5所描绘。当第一导电信道的横向迹线在其中在重布结构的相对侧上不存在有源横向迹线的重布结构的区域中延伸时，可能需要在重布结构的相对侧中包含“虚拟”金属化以便尽可能地维持这两个重布结构的物理特性的对称性。同样，目标在于避免可能会向芯526施加应力的组成差异。
图5描绘在中介层500的下表面处向外部组件530提供触点528(呈所描绘的焊料球的实例形式)的外部触点。在许多实例配置中，外部互补件530将为用于互连在较大电子系统内的中介层500上形成的组合件的PC板或类似结构，如相对于图7所识别和论述。
先前已识别逻辑门和存储器到所描述中介层的结构中的并入。如所描述，对于许多此类结构，特别是那些包含有源组件的结构，在中介层芯的硅中形成组件的一或多个主体可以是合乎需要的，其中组件的一或多个主体在形成于芯上的材料中形成。将此类有源组件和相关结构并入到中介层芯中的结构的实例方式将参考图6论述。
图6描绘包含电路元件的实例中介层600，包含如先前参考图3的中介层300所论述的逻辑门。图6描绘在芯622上方形成的逻辑结构602。在所描绘的实例中，逻辑结构602包含经耦合晶体管604、606。每个晶体管604、606包含通过掺杂芯622的选定区域形成的源极/漏极区608、610、612。在其中将形成此类晶体管栅极的一些实例中，可能需要移除在硅芯622上形成的介电层级620的至少一部分，以便形成在614处指示的另一介电材料，所述另一介电材料经优化以形成晶体管的栅极氧化物。在逻辑门之外的区域中，介电层级620可以保持完好。在一些实例中，可能有利的是隔离邻近一或多个电路组件的硅芯622的部分，例如通过形成浅沟槽隔离，如在硅芯622内的616处所指示。形成晶体管604、606可包含在栅极氧化物614上形成一或多个导电栅极材料624、626(例如经掺杂多晶硅)；以及利用间隔物隔离栅极的侧壁，如所描绘。并且，如先前所论述，电路系统之间的电连接可以利用一或多个导电层级做出，例如所述逻辑区域内的一或多个逻辑金属(LM)材料。为了提供在其上形成先前所述的RDL的平面表面，其中如在所述实例中，电路组件在硅芯622的表面上方延伸，绝缘材料630(例如，TEOS)可以在逻辑电路系统上方形成并进行平面化。
另外，尽管为了清楚起见未描绘，但是电路组件还可在硅芯622的相对侧上形成。相对侧上的电路系统可类似于第一侧上的电路系统或具有不同配置。
在中介层600的实例中，为了帮助提高硅芯622的稳定性和耐用性，芯622的第一侧上的RDL层632、634、636和638以及上方逻辑结构602全都形成有第一竖直尺寸，所述第一竖直尺寸在中介层600的实例中是那些层的一致竖直尺寸(在648处指示)。然而，在所描绘的实例中，考虑到逻辑结构602(包含上方的绝缘材料)的竖直尺寸，为了避免芯的相对侧上的不平衡，芯622的第二侧上的四个RDL层640、642、644、646中的每一个具有比RDL层632、634、636、638中的每一个的竖直尺寸更大的竖直尺寸(在650处指示)。这有助于在芯622的第一侧上形成的结构和在芯622的第二侧上形成的结构具有类似的、理想的是(在此实例中)相同的竖直尺寸(在制造容差内)。在其它实例中，在芯的任一侧上的一或多个RDL层可以构造有不同于芯的同一侧上的其它RDL层和/或芯的相对侧上的RDL层的竖直尺寸。
图7描绘用于形成如本文中所描述的中介层的实例方法的流程图。如在702处所指示，将形成延伸穿过形成中介层芯的半导体材料的多个竖直互连件。这些竖直互连件可以呈如上文所论述的TSV的形式，并且将与中介层芯隔离。如在704处所指示，任选地，可以至少部分地在中介层芯的半导体材料内形成电路组件。电路组件可以是有源或无源的，并且在一些情况下，将至少部分地在中介层芯的表面上方形成；且通过介电质与上方的结构隔离。在多个实例中，每个TSV将终止于中介层芯的每一侧的导电迹线中，以促进电耦合到将在芯的每一侧上形成的组件或其它电路迹线，如在706处所指示。在一些实例中，在芯的每一侧上形成的迹线可以在任选地形成任一电路组件之前形成。
如在708处所指示，将在中介层芯的第一侧上形成第一组多个RDL。多个RDL将分别与相应TSV或其它导电迹线电连接以便视需要分布电连接。如在710处所指示，第一组多个RDL中的最外部RDL可经配置以提供用于在中介层上的相应安装位点处电气地和机械地耦合多个微电子装置(例如，单独的半导体裸片或包含半导体裸片的组合件)的一系列触点。
如在712处所指示，将在中介层芯的第二侧上形成第二组多个RDL。第二组多个RDL可包含与第一组RDL中所存在的相同或不同数目个RDL，且每个RDL可具有与第二组内和/或第一组内的其它RDL相同或不同的配置。
图8描绘包含装置805的系统800的图，装置805可包含并入有硅中介层(例如，本文中的实例中的任何一或多个)的微电子装置组合件。例如，可以包含中介层以支持实例系统的多个组件，例如，处理器830和存储器装置855。装置805可包含用于双向语音和数据通信的组件，包含用于传输和接收通信的组件，包含存储器控制器815、存储器单元820、基本输入/输出系统(BIOS)组件825、处理器830、I/O控制器835、外围组件840、存储器芯片855、系统存储器控制器860、编码器865、解码器870和复用器875。这些组件可以通过一或多个总线(例如，总线810)进行电子通信。例如，总线810可具有16根数据线(“DQ”线)的总线宽度。总线810可以与32个存储器单元组进行电子通信。
存储器控制器815或860可以操作如本文中所描述的一或多个存储器单元。确切地说，存储器控制器可经配置以支持灵活多信道存储器。在一些情况下，存储器控制器815或860可以操作行解码器、列解码器或这两者，如参考图1所描述。存储器控制器815或860可以与主机进行电子通信，并且可经配置以在存储器控制器815或860的时钟信号的上升边沿和下降边沿中的每一个期间传送数据。
存储器单元820可以存储信息(即，呈逻辑状态的形式)，如本文中所描述。例如，存储器单元820可以表示参考图1所描述的存储器单元105。存储器单元820可以与存储器控制器815或860进行电子通信，且存储器单元820和存储器控制器815或860可以位于芯片855上，芯片855可以是如本文中所描述的一个或若干个平面存储器装置。例如，芯片855可以由系统存储器控制器815或860管理。
存储器单元820可以表示其中多个区域耦合到衬底的第一存储器单元阵列。多个区域中的每个区域可包含多个存储器单元组和穿过第一存储器单元阵列的多个信道。多个信道中的至少一个可以耦合到至少一个区域。存储器控制器815或860可经配置以在经耦合区域和存储器控制器815或860之间传送数据。
BIOS组件825可为包含操作为固件的BIOS的软件组件，所述软件组件可初始化和运行各种硬件组件。BIOS组件825还可管理处理器与各种其它组件(例如，外围组件、输入/输出控制组件等)之间的数据流。BIOS组件825可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器830可包含智能硬件装置(例如，通用处理器、数字信号处理器(DSP)、中央处理单元(CPU)、微控制器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况下，处理器830可经配置以使用存储器控制器815或860操作存储器阵列。在其它情况下，存储器控制器815或860可以集成到处理器830中。处理器830可经配置以执行存储于存储器中的计算机可读指令从而执行各种功能(例如，支持灵活多信道存储器的功能或任务)。
I/O控制器835可管理用于装置805的输入和输出信号。I/O控制器835还可管理不集成到装置805中的外围设备。在一些情况下，I/O控制器835可表示通往外部外围设备的物理连接或端口。I/O控制器835可使用操作系统，例如
Figure BDA0002294267430000141
Figure BDA0002294267430000142
或另一已知操作系统。在其它情况下，I/O控制器835可表示调制解调器、键盘、鼠标、触摸屏或类似装置或与这些装置交互。在一些情况下，I/O控制器835可实施为处理器的部分。用户可通过I/O控制器835或通过受I/O控制器835控制的硬件组件与装置805交互。
外围组件840可包含任何输入或输出装置，或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围设备卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入845可表示装置805外部的装置或信号，其提供到装置805或其组件的输入。这可包含用户接口或与其它装置的接口或其它装置之间的接口。在一些情况下，可通过I/O控制器835管理输入845，且所述输入845可通过外围组件840与装置805交互。
输出850还可表示装置805外部且经配置以从装置805或其组件中的任一个接收输出的装置或信号。输出850的实例可包含图形显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情况下，输出850可以是通过外围组件840与装置805介接的外围元件。可通过I/O控制器835管理输出850。
系统存储器控制器815或860可以与第一存储器单元阵列(例如，存储器单元820)进行电子通信。主机可以是控制或引导存储器控制器815或860和对应存储器阵列是其一部分的装置的操作的组件或装置。主机可以是计算机、移动装置等等的组件。或者，装置805可被称作主机。在一些实例中，系统存储器控制器815或860是GPU。
编码器865可以装置805外部的对将存储到装置805或其组件上的数据执行错误校正编码的装置或信号。编码器865可以通过至少一个信道将经编码数据写入到至少一个选定存储器，并且还可通过错误校正译码对数据进行编码。
解码器870可以表示装置805外部的将前往装置805或其组件的命令信号和地址信号排序的装置或信号。在一些实例中，存储器控制器815或860可以在解码器870内共址。
复用器875可以表示装置805外部的对前往装置805或其组件的数据进行复用的装置或信号。复用器875可以复用要传输到编码器865的数据并且解复用从编码器865接收的数据。复用器875可以与解码器870进行电子通信。在一些实例中，复用器875可以与控制器(例如系统存储器控制器815或860)进行电子通信。
装置805的组件可包含设计成实行它们的功能的电路系统。这可包含各种经配置以实行本文中所描述的功能的电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。装置805可以是计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置等等。或者，装置805可以是此类装置的部分或方面。在一些实例中，装置805是具有高可靠性、任务关键或低时延约束条件或参数的计算机的方面，例如车辆(例如，自主式汽车、飞机、航天器等等)。装置805可以是或包含用于人工智能(AI)、扩增现实(AR)或虚拟现实(VR)应用的逻辑。
为更好地说明本文中所描述的方法和设备，非限制性实例实施例集在下文阐述为带编号的实例。
实例1是一种用于微电子装置组合件的中介层，包含：芯，其包含半导体材料；多个竖直触点，其延伸穿过所述芯；第一结构，其在所述芯的第一侧上形成，所述第一结构包含多个重布层，每个重布层包含在导电结构上和导电结构之间延伸的介电层级、支撑在所述介电层级上的多个导电迹线及接触相应导电迹线且延伸穿过所述介电层级的一或多个竖直互连件；以及第二结构，其在所述芯的与所述第一侧相对的第二侧上形成，所述第二结构包含多个重布层，每个重布层包含在导电结构上和导电结构之间延伸的介电层级、支撑在所述介电层级上的多个导电迹线及接触相应导电迹线且延伸穿过所述介电层级的一或多个竖直互连件。
在实例2中，根据实例1所述的主题，其中所述第一结构的重布层的数目等于所述第二结构的重布层的数目。
在实例3中，根据实例1至2中的任何一或多个实例所述的主题，其中所述第一结构的所述重布层与所述第二结构的所述重布层具有相等数目和竖直尺寸。
在实例4中，根据实例1至3中的任何一或多个实例所述的主题，任选地包含至少部分地在所述芯的所述半导体材料中形成的电路组件。
在实例5中，根据实例4所述的主题，其中所述电路组件包括在所述芯的所述半导体材料中形成的无源组件。
在实例6中，根据实例5所述的主题，其中所述无源组件中的一或多个耦合到所述第一结构的竖直互连件或延伸穿过所述芯的竖直触点中的至少一个。
在实例7中，根据实例6所述的主题，其中所述无源组件中的一或多个耦合到至少一个额外无源组件。
在实例8中，根据实例1至7中的任何一或多个实例所述的主题，任选地包含部分地在所述芯的所述半导体材料中且部分地在所述芯上方形成的一或多个电路组件。
在实例9中，根据实例8所述的主题，其中所述一或多个电路组件包括一或多个有源电路组件。
在实例10中，根据实例9所述的主题，其中所述第一结构包含在所述芯和最邻近重布层之间的至少一个额外层级；并且其中至少一个有源电路组件包含晶体管，所述晶体管包含在所述芯的所述半导体材料内形成的一或多个主体和在所述额外层级中形成的一或多个主体。
实例11是一种中介层，包含：安装位点，其在所述中介层的第一表面上，用于多个半导体装置结构；触点结构，其在所述中介层的第二表面上，用于形成与其它结构的电连接；芯，其包含半导体材料；多个竖直触点，其延伸穿过所述芯；第一组多个重布层，其在所述芯的第一侧上形成；以及第二组多个重布层，其在所述芯的与所述第一侧相对的第二侧上形成。
在实例12中，根据实例11所述的主题，任选地包含在所述中介层的第一表面上用于将多个半导体装置结构安装到所述中介层上的多个安装位点。
在实例13中，根据实例12所述的主题，其中所述多个安装位点包含形成存储器装置接口的一或多个触点阵列。
在实例14中，根据实例13所述的主题，其中存储器装置接口经配置以与包含多个竖直堆叠的存储器裸片的存储器装置耦合。
在实例15中，根据实例14所述的主题，其中所述存储器装置接口限定高带宽存储器接口。
在实例16中，根据实例13至15中的任何一或多个实例所述的主题，其中所述多个安装位点包含形成处理器接口的一或多个触点阵列。
在实例17中，根据实例16所述的主题，其中所述中介层限定形成第一和第二存储器装置接口的安装位点，每个安装位点包含一或多个触点阵列。
在实例18中，根据实例17所述的主题，其中所述第一和第二存储器装置接口的所述触点通过所述第一组和第二组多个重布层连接到所述处理器接口的触点。
在实例19中，根据实例18所述的主题，其中所述第一存储器装置接口的所述触点通过所述第一组多个重布层连接到所述处理器接口的触点；并且其中所述第二存储器装置接口的所述触点通过所述第二组多个重布层连接到所述处理器接口的触点。
在实例20中，根据实例18至19中的任何一或多个实例所述的主题，其中所述第一和第二存储器装置接口中的至少一个的触点通过延伸穿过所述芯的所述竖直触点连接到所述第二组多个重布层。
在实例21中，根据实例11至20中的任何一或多个实例所述的主题，任选地包含至少部分地在所述芯的所述半导体材料中形成的电路组件。
在实例22中，根据实例21所述的主题，其中所述电路组件包括无源电路组件。
在实例23中，根据实例22所述的主题，其中所述无源电路组件完全地在所述芯的所述半导体材料的尺寸内形成。
在实例24中，根据实例22至23中的任何一或多个实例所述的主题，其中所述无源组件中的一或多个耦合到所述第一结构的竖直互连件或延伸穿过所述芯的竖直触点中的至少一个。
在实例25中，根据实例24所述的主题，其中所述无源组件中的一或多个耦合到至少一个额外无源组件。
在实例26中，根据实例11至25中的任何一或多个实例所述的主题，任选地包含部分地在所述芯的所述半导体材料中且部分地在所述芯上方形成的一或多个电路组件。
在实例27中，根据实例26所述的主题，其中所述一或多个电路组件包括一或多个有源电路组件。
在实例28中，根据实例27所述的主题，任选地包含在所述芯和所述第一组多个重布层之间形成的一或多个中间层级；其中一或多个有源电路组件至少形成有在所述芯的所述半导体材料中的第一主体和在中间层级中形成的第二主体。
在实例29中，根据实例28所述的主题，其中第一中间层级包含介电材料，所述介电材料在所述芯和其中形成所述第二主体的第二中间层级之间延伸。
在实例30中，根据实例11至29中的任何一或多个实例所述的主题，其中所述重布层各自包括：介电层级，其在导电结构上和导电结构之间延伸；多个导电迹线，其支撑在所述介电层级上；以及一或多个竖直互连件，其接触相应导电迹线且延伸穿过所述介电层级。
实例31是一种中介层，包含：安装位点，其在所述中介层的第一表面上，用于多个半导体装置结构；触点结构，其在所述中介层的第二表面上且经配置以形成与其它结构的电连接；芯，其包含半导体材料；多个竖直触点，其延伸穿过所述芯；第一组多个重布层，其在所述芯的第一侧上形成；第二组多个重布层，其在所述芯的与所述第一侧相对的第二侧上形成；以及逻辑，其至少部分地在所述芯和所述第一组多个重布层之间形成。
在实例32中，根据实例31所述的主题，其中所述逻辑至少部分地在所述芯中且部分地在延伸于所述芯上方的材料中形成。
在实例33中，根据实例32所述的主题，其中所述逻辑包括一或多个存储器阵列。
在实例34中，根据实例33所述的主题，其中所述一或多个存储器阵列包括DRAM、NOR快闪、NAND快闪、SRAM或3D XPointTM存储器中的至少一个。
在实例35中，根据实例32至34中的任何一或多个实例所述的主题，其中所述逻辑包括现场可编程门阵列(FPGA)、熔丝和反熔丝中的一或多个。
在实例36中，根据实例31至35中的任何一或多个实例所述的主题，其中在所述芯的所述第一侧上的所述第一组多个重布层和所述逻辑的竖直尺寸大体上等于在所述芯的所述第二侧上的所述第二组多个重布层的竖直尺寸。
在实例37中，根据实例36所述的主题，其中所述第一组多个重布层和所述第二组多个重布层各自包含相同数目个重布层；并且其中所述第二组中的所述重布层中的一或多个的竖直尺寸大于所述第一组中的一或多个重布层的竖直尺寸。
在实例38中，根据实例36至37中的任何一或多个实例所述的主题，其中所述第二组多个重布层包含比所述第一组多个重布层更多数目个层。
实例39是一种形成用于微电子装置组合件的中介层的方法，包含：形成延伸穿过半导体材料的竖直互连件，所述半导体材料形成中介层芯；在所述中介层芯上形成导电迹线；在所述芯的第一侧上形成第一组多个重布层；在所述芯的与所述第一侧相对的第二侧上形成第二组多个重布层。
在实例40中，根据实例39所述的主题，其中所述第一组多个重布层中的最外部重布层形成为包含限定多个微电子装置安装位点的多个触点阵列，每个安装位点包含至少一个触点阵列。
在实例41中，根据实例39至40中的任何一或多个实例所述的主题，任选地包含至少部分地在所述中介层芯的所述半导体材料内形成电路组件。
在实例42中，根据实例41所述的主题，其中形成所述电路组件包含形成无源组件，包含完全地在所述中介层芯的所述半导体材料内形成一或多个无源组件。
在实例43中，根据实例39至42中的任何一或多个实例所述的主题，其中形成所述电路组件包含形成有源组件，且形成一或多个有源组件包含在所述中介层芯的所述半导体材料中形成第一主体以及在延伸于所述中介层芯上方和所述第一组多个重布层中的最内部重布层下方的材料中形成第二主体。
在实例44中，根据实例39至43中的任何一或多个实例所述的主题，任选地包含至少部分地在所述芯和所述第一组多个重布层之间形成逻辑。
在实例45中，根据实例44所述的主题，其中形成逻辑包括部分地在所述芯中且部分地在延伸于所述芯上方的一或多个材料中形成一或多个逻辑装置。
在实例46中，根据实例44至45中的任何一或多个实例所述的主题，其中形成逻辑包括形成一或多个存储器阵列。
在实例47中，根据实例46所述的主题，其中所述一或多个存储器阵列包括DRAM、NOR快闪、NAND快闪、SRAM或交叉点存储器中的至少一个。
在实例48中，根据实例44至47中的任何一或多个实例所述的主题，其中形成逻辑包括形成现场可编程门阵列(FPGA)、熔丝和反熔丝中的一或多个的阵列。
实例49是一种微电子装置组合件，包含中介层、第一半导体装置结构及第二半导体装置结构，所述中介层包含：多个安装位点，其在所述中介层的第一表面上，用于多个半导体装置结构；触点结构，其在所述中介层的第二表面上，用于形成与其它结构的电连接；芯，其包含半导体材料；多个竖直触点，其延伸穿过所述芯；第一组多个重布层，其在所述芯的第一侧上形成；以及第二组多个重布层，其在所述芯的与所述第一侧相对的第二侧上形成，所述第一半导体装置结构耦合到所述多个安装位点中的第一安装位点，所述第二半导体装置结构耦合到所述多个安装位点中的第二安装位点。
在实例50中，根据实例49所述的主题，其中所述中介层在所述第一半导体装置结构和所述第二半导体装置结构之间限定第一通信信道。
在实例51中，根据实例49至50中的任何一或多个实例所述的主题，其中所述第一半导体装置结构包括半导体裸片。
在实例52中，根据实例49至51中的任何一或多个实例所述的主题，其中所述第二半导体装置结构包括存储器装置，所述存储器装置包含多个堆叠且互连的存储器裸片。
在实例53中，根据实例50至52中的任何一或多个实例所述的主题，任选地包含耦合到所述多个安装位点中的第三安装位点的第三半导体装置结构；并且其中所述中介层在所述第一半导体装置结构和所述第三半导体装置结构之间限定第二通信信道。
在实例54中，根据实例53所述的主题，其中所述第一通信信道在所述第一组重布层中横向延伸，并且其中所述第二通信信道在所述第二组重布层中横向延伸。
在实例55中，根据实例39至48中的任一个实例所述的方法可用于形成根据实例1至37中的任何一或多个实例所述的中介层。
在实例56中，实例1至37所述的任一个中介层中的任何特征可以彼此结合。
在实例57中，根据实例49至54中的任一个实例所述的微电子装置组合件可包含根据实例1至37中的任何一或多个实例所述的中介层。
在实例58中，根据实例49至54中的任一个实例所述的微电子装置组合件可包含根据实例39至48和55中的任一个实例所述的方法形成的中介层。
在实例59中，实例1至58中的一或多个包含硅中介层芯。
在实例60中，实例11至37中的一或多个包含包括半导体材料、玻璃材料和陶瓷材料中的一或多个的非有机芯。
在实例61中，实例1至54中的一或多个包含包括硅的中介层芯。
以上详细描述包含对附图的参考，所述附图形成详细描述的部分。所述图式借助于说明展示可实践本发明的特定实施例。这些实施例在本文中也称作“实例”。此类实例可包含除了所示出或所描述的那些元件之外的元件。然而，本发明人还预期其中仅提供所示出或所描述的那些元件的实例。此外，本发明的发明人还预期使用相对于特定实例(或其一或多个方面)或相对于本文所示出或所描述的其它实例(或其一或多个方面)而示出或描述的那些元件的任何组合或排列的实例(或其一或多个方面)。
如在本文件中所使用的术语“水平”被定义为平行于衬底的常规平面或表面的平面，例如下伏于晶片或裸片的常规平面或表面，而不管在任一时间点所述衬底的实际定向如何。术语“竖直”指代垂直于如上定义的水平的方向。例如“上”、“在……上”和“在……下”等介词是相对于常规平面或表面在衬底的顶部或暴露表面上而定义，无论衬底的定向如何；且同时“上”意在表明一个结构相对于它位于其“上”的另一结构的直接接触(无做出相反指示的表达的存在下)；术语“在……上”和“在……下”明确地意在识别结构(或层、特征等)的相对放置，其明确地包含但不限于所识别结构之间的直接接触，除非具体地指示如此。类似地，术语“在……上”和“在……下”不限于水平定向，因为如果一结构在某个时间点是所讨论的构造的最外部分，那么即使所述结构相对于参考结构竖直延伸而不是在水平定向上延伸，此结构也可在参考结构“上”。
本文使用术语“晶片”和“衬底”来大体上指代集成电路形成于其上的任何结构，并且还指代在集成电路制造的各个阶段期间的这些结构。因此，以下详细描述不应以限制性意义来理解，并且各种实施例的范围仅由所附权利要求书连同所述权利要求书授权的等效物的完整范围定义。
在本文件中，如专利文件中常见的，使用术语“一”以包含一个或多于一个，其独立于“至少一个”或“一或多个”的任何其它例子或使用。在本文件中，术语“或”用于指代非排他性或，使得除非另有指示，否则“A或B”包含“A而非B”、“B而非A”以及“A和B”。在本文献中，术语“包含”和“其中(in which)”用作对应术语“包括”和“其中(wherein)”的通俗等效用语。另外，在所附权利要求书中，术语“包含”和“包括”是开放的，即，包含除了列在权利要求书中此类术语后之外的那些元件的元件的系统、装置、物件、合成物、调配物或过程仍被认为处于所述权利要求的范围内。此外，在所附权利要求书中，术语“第一”、“第二”和“第三”等仅用作标签，且并不意图对其对象施加数字要求。
以上描述意图为说明性的，而非限制性的。例如，上述实例(或其一或多个方面)可以彼此组合使用。例如所属领域的普通技术人员在查阅以上描述后可使用其它实施例。在以上具体实施方式中，可将各种特征分组在一起以简化本公开。不应将此情况解释为希望未要求保护的公开特征对任何权利要求来说是必需的。相反地，本发明主题可在于特定的所公开实施例的非全部特征。因此，特此将所附权利要求书并入到具体实施方式中，其中每一权利要求作为单独实施例而独立存在，且预期此类实施例可以各种组合或排列形式彼此组合。应参考所附权利要求书以及此权利要求书所授予的等效物的完整范围判定本发明的范围。

Claims (26)

1.一种中介层，包括：
安装位点，其在所述中介层的第一表面上，用于多个半导体装置结构；
触点结构，其在所述中介层的第二表面上，用于形成与其它结构的电连接；
芯，其包括非有机材料，所述非有机材料包括半导体材料；
多个竖直触点，其延伸穿过所述芯；
第一组多个重布层，其在所述芯的第一侧上形成；
第二组多个重布层，其在所述芯的与所述第一侧相对的第二侧上形成；以及
一或多个电路组件，其至少部分地在所述芯的所述半导体材料中形成。
2.根据权利要求1所述的中介层，进一步包括在所述中介层的第一表面上用于将多个半导体装置结构到所述中介层上的多个安装位点。
3.根据权利要求2所述的中介层，其中所述多个安装位点各自包含形成存储器装置接口的一或多个触点阵列。
4.根据权利要求3所述的中介层，其中所述存储器装置接口经配置以与包括多个竖直堆叠的存储器裸片的存储器装置耦合。
5.根据权利要求4所述的中介层，其中所述存储器装置接口限定高带宽存储器接口。
6.根据权利要求3所述的中介层，其中所述多个安装位点包含形成处理器接口的一或多个触点阵列。
7.根据权利要求6所述的中介层，其中所述中介层限定形成第一和第二存储器装置接口的安装位点，每个安装位点包含一或多个触点阵列。
8.根据权利要求7所述的中介层，其中所述第一和第二存储器装置接口的所述触点通过所述第一组和第二组多个重布层连接到所述处理器接口的触点。
9.根据权利要求8所述的中介层，其中所述第一存储器装置接口的所述触点通过所述第一组多个重布层连接到所述处理器接口的触点；并且其中所述第二存储器装置接口的所述触点通过所述第二组多个重布层连接到所述处理器接口的触点。
10.根据权利要求8所述的中介层，其中所述第一和第二存储器装置接口中的至少一个的触点通过延伸穿过所述芯的所述竖直触点连接到所述第二组多个重布层。
11.根据权利要求1所述的中介层，其中所述无源电路组件完全地在所述芯的尺寸内形成。
12.根据权利要求11所述的中介层，其中所述无源组件中的一或多个耦合到至少一个额外无源组件。
13.根据权利要求1所述的中介层，其中所述一或多个电路组件包括一或多个有源电路组件。
14.一种形成微电子装置组合件的中介层的方法，包括：
形成延伸穿过半导体材料的竖直互连件，所述半导体材料形成中介层芯；
至少部分地在所述中介层芯的所述半导体材料内形成电路组件；
在所述中介层芯上形成导电迹线；
在所述芯的第一侧上形成第一组多个重布层；
在所述芯的与所述第一侧相对的第二侧上形成第二组多个重布层。
15.根据权利要求14所述的方法，其中所述第一组多个重布层中的最外部重布层形成为包含限定多个微电子装置安装位点的多个触点阵列，每个安装位点包含至少一个触点阵列。
16.根据权利要求14所述的方法，其中形成所述电路组件包含形成无源组件，包含完全地在所述中介层芯的所述半导体材料内形成一或多个无源组件。
17.根据权利要求14所述的方法，其中形成所述电路组件包含形成有源组件，且形成一或多个有源组件包含在所述中介层芯的所述半导体材料中形成第一主体以及在延伸于所述中介层芯上方和所述第一组多个重布层中的最内部重布层下方的材料中形成第二主体。
18.根据权利要求14所述的方法，进一步包括至少部分地在所述芯和所述第一组多个重布层之间形成逻辑。
19.根据权利要求18所述的方法，其中形成逻辑包括部分地在所述芯中且部分地在延伸于所述芯上方的一或多个材料中形成一或多个逻辑装置。
20.根据权利要求18所述的方法，其中形成逻辑包括形成一或多个存储器阵列。
21.根据权利要求20所述的方法，其中所述一或多个存储器阵列包括DRAM、NOR快闪、NAND快闪、SRAM和3D交叉点存储器中的至少一个。
22.根据权利要求18所述的方法，其中形成逻辑包括形成现场可编程门阵列FPGA、熔丝和反熔丝中的一或多个的阵列。
23.一种微电子装置组合件，包括：
中介层，其包含：
多个安装位点，其在所述中介层的第一表面上，用于多个半导体装置结构；
触点结构，其在所述中介层的第二表面上，用于形成与其它结构的电连接；
芯，其包括半导体材料；
一或多个电路组件，其至少部分地在所述芯的所述半导体材料中形成；
多个竖直触点，其延伸穿过所述芯；
第一组多个重布层，其在所述芯的第一侧上形成；以及
第二组多个重布层，其在所述芯的与所述第一侧相对的第二侧上形成；
第一半导体装置结构，其耦合到所述多个安装位点中的第一安装位点；以及
第二半导体装置结构，其耦合到所述多个安装位点中的第二安装位点。
24.根据权利要求23所述的微电子装置组合件，其中所述中介层在所述第一半导体装置结构和所述第二半导体装置结构之间限定第一通信信道。
25.根据权利要求23所述的微电子装置组合件，其中所述第一半导体装置结构包括半导体裸片。
26.根据权利要求23所述的微电子装置组合件，其中所述第二半导体装置结构包括存储器装置，所述存储器装置包含多个堆叠且互连的存储器裸片。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111753481A (zh) * 2020-07-01 2020-10-09 无锡中微亿芯有限公司 利用有源硅连接层平衡延迟的多裸片fpga
US11824010B2 (en) 2018-11-28 2023-11-21 Micron Technology, Inc. Interposers for microelectronic devices

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171115B2 (en) 2019-03-18 2021-11-09 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
US11152343B1 (en) 2019-05-31 2021-10-19 Kepler Computing, Inc. 3D integrated ultra high-bandwidth multi-stacked memory
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
US20230413586A1 (en) * 2020-01-20 2023-12-21 Monolithic 3D Inc. 3d semiconductor devices and structures with electronic circuit units
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126279A (en) 1988-12-19 1992-06-30 Micron Technology, Inc. Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique
US7745944B2 (en) 2005-08-31 2010-06-29 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
SG133445A1 (en) 2005-12-29 2007-07-30 Micron Technology Inc Methods for packaging microelectronic devices and microelectronic devices formed using such methods
US7619441B1 (en) 2008-03-03 2009-11-17 Xilinx, Inc. Apparatus for interconnecting stacked dice on a programmable integrated circuit
JP5771987B2 (ja) * 2008-03-31 2015-09-02 住友ベークライト株式会社 多層回路基板、絶縁シート、および多層回路基板を用いた半導体パッケージ
US8799743B2 (en) 2008-10-28 2014-08-05 Micron Technology, Inc. Error correction in multiple semiconductor memory units
US8519537B2 (en) 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US9265227B2 (en) 2011-04-28 2016-02-23 Technologies Holdings Corp. System and method for improved attachment of a cup to a dairy animal
EP2745318A4 (en) 2011-08-17 2015-04-15 Rambus Inc MULTICHIP HOUSING AND INTERMEDIATE WITH SIGNALING COMPRESSION
TWI476888B (zh) * 2011-10-31 2015-03-11 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US20130141442A1 (en) 2011-12-06 2013-06-06 John W. Brothers Method and apparatus for multi-chip processing
JP2014011169A (ja) 2012-06-27 2014-01-20 Ps4 Luxco S A R L シリコンインターポーザ及びこれを備える半導体装置
US8847369B2 (en) * 2012-07-20 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging structures and methods for semiconductor devices
US8952533B2 (en) 2012-09-10 2015-02-10 Futurewei Technologies, Inc. Devices and methods for 2.5D interposers
TW201411802A (zh) 2012-09-10 2014-03-16 United Microelectronics Corp 半導體封裝結構以及用於半導體封裝結構之轉接板
US20140089609A1 (en) 2012-09-26 2014-03-27 Advanced Micro Devices, Inc. Interposer having embedded memory controller circuitry
US9431064B2 (en) 2012-11-02 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and cache circuit configuration
US9294092B2 (en) 2013-07-26 2016-03-22 Altera Corporation Error resilient packaged components
US9361254B2 (en) 2013-08-09 2016-06-07 Nvidia Corporation Memory device formed with a semiconductor interposer
FR3011979A1 (fr) 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique
US9343418B2 (en) 2013-11-05 2016-05-17 Xilinx, Inc. Solder bump arrangements for large area analog circuitry
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9542522B2 (en) 2014-09-19 2017-01-10 Intel Corporation Interconnect routing configurations and associated techniques
CN104409424B (zh) 2014-12-24 2017-05-24 华进半导体封装先导技术研发中心有限公司 一种基于玻璃转接板的叠层封装体及其制备方法
WO2016103359A1 (ja) 2014-12-24 2016-06-30 ルネサスエレクトロニクス株式会社 半導体装置
US9607967B1 (en) 2015-11-04 2017-03-28 Inotera Memories, Inc. Multi-chip semiconductor package with via components and method for manufacturing the same
US20180102776A1 (en) 2016-10-07 2018-04-12 Altera Corporation Methods and apparatus for managing application-specific power gating on multichip packages
JP6744202B2 (ja) 2016-12-06 2020-08-19 ルネサスエレクトロニクス株式会社 半導体装置
WO2018125213A1 (en) 2016-12-30 2018-07-05 Intel Corporation Recessed semiconductor die in a die stack to accommodate a component
US10529645B2 (en) 2017-06-08 2020-01-07 Xilinx, Inc. Methods and apparatus for thermal interface material (TIM) bond line thickness (BLT) reduction and TIM adhesion enhancement for efficient thermal management
CN107393900B (zh) 2017-08-08 2019-07-26 中国电子科技集团公司第五十八研究所 极多层布线的埋置型tsv转接板结构
US10770398B2 (en) 2018-11-05 2020-09-08 Micron Technology, Inc. Graphics processing unit and high bandwidth memory integration using integrated interface and silicon interposer
US11264332B2 (en) 2018-11-28 2022-03-01 Micron Technology, Inc. Interposers for microelectronic devices
US11476241B2 (en) 2019-03-19 2022-10-18 Micron Technology, Inc. Interposer, microelectronic device assembly including same and methods of fabrication

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11824010B2 (en) 2018-11-28 2023-11-21 Micron Technology, Inc. Interposers for microelectronic devices
CN111753481A (zh) * 2020-07-01 2020-10-09 无锡中微亿芯有限公司 利用有源硅连接层平衡延迟的多裸片fpga
CN111753481B (zh) * 2020-07-01 2022-03-22 无锡中微亿芯有限公司 利用有源硅连接层平衡延迟的多裸片fpga

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Publication number Publication date
US11264332B2 (en) 2022-03-01
US20200168554A1 (en) 2020-05-28
US20240120283A1 (en) 2024-04-11
US11824010B2 (en) 2023-11-21
US20220254723A1 (en) 2022-08-11

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