CN115132698A - 包括贯通孔结构的半导体器件 - Google Patents

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metal wiring
wiring layer
semiconductor device
semiconductor substrate
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黄善宽
金泰成
罗勋奏
文光辰
全炯俊
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

可以提供一种半导体器件，包括：半导体衬底；集成电路层，在半导体衬底上；第一至第n金属布线层(其中n为正整数)，顺序堆叠在半导体衬底和集成电路层上；第一贯通孔结构，沿竖直方向从第一过孔连接金属布线层向半导体衬底延伸并穿过半导体衬底，该第一过孔连接金属布线层是除第一金属布线层之外的第二至第n金属布线层之一；以及第二贯通孔结构，与第一贯通孔结构分开，沿竖直方向从第二过孔连接金属布线层向半导体衬底延伸并穿过半导体衬底，该第二过孔连接金属布线层是除第一金属布线层之外的第二至第n金属布线层之一。

Description

包括贯通孔结构的半导体器件
相关申请的交叉引用
本申请基于并要求于2021年3月24日向韩国知识产权局提交的韩国专利申请No.10-2021-0038273的优先权，该申请的公开通过全文引用合并于此。
技术领域
本发明构思涉及半导体器件，并且更具体地，涉及包括贯通孔结构的半导体器件。
背景技术
随着电子设备处理的数据量增加，需要具有高容量和高带宽的半导体器件。为此，已经提出了使用通过在半导体器件中形成细小的孔来实现的贯通孔结构(例如，硅通孔(TSV)结构)作为贯通电极的技术。
在使用贯通孔结构作为电极的情况下，贯通孔结构需要调节电阻。此外，在集成电路层(例如，晶体管)布置在贯通孔结构附近的情况下，贯通孔结构必须减轻或防止集成电路层(例如，晶体管)的电性能降低。
发明内容
本发明构思提供了包括贯通孔结构的半导体器件，其可以调节电阻并减轻或防止外围集成电路层的电性能降低。
根据本发明构思的一方面，半导体器件包括：半导体衬底；集成电路层，在半导体衬底上；第一至第n金属布线层(其中n为正整数)，顺序堆叠在半导体衬底和集成电路层上；第一贯通孔结构，沿竖直方向从第一过孔连接金属布线层向半导体衬底延伸并穿过半导体衬底，该第一过孔连接金属布线层是除第一金属布线层之外的第二至第n金属布线层之一；以及第二贯通孔结构，与第一贯通孔结构分开，沿竖直方向从第二过孔连接金属布线层向半导体衬底延伸并穿过半导体衬底，该第二过孔连接金属布线层是除第一金属布线层之外的第二至第n金属布线层之一。
根据本发明构思的另一方面，半导体器件包括：半导体衬底，包括第一表面和与第一表面相对的第二表面；前端级层，在半导体衬底的第一表面上，前端级层包括集成电路层；后端级层，在前端级层上，后端级层包括顺序堆叠在集成电路层上并与集成电路层电连接的第一至第n金属布线层(其中n为正整数)；第一贯通孔结构，沿竖直方向从第一过孔连接金属布线层向半导体衬底延伸，并穿过后端级层、前端级层以及半导体衬底的第一表面与第二表面之间的区域，第一过孔连接金属布线层是除第一金属布线层之外的第二至第n金属布线层之一；以及第二贯通孔结构，与第一贯通孔结构分开，沿竖直方向从第二过孔连接金属布线层向半导体衬底延伸并穿过后端级层、前端级层以及半导体衬底的第一表面与第二表面之间的区域，第二过孔连接金属布线层是除第一金属布线层之外的第二至第n金属布线层之一。
根据本发明构思的另一方面，半导体器件包括：半导体衬底；前端级层，在半导体衬底上，前端级层包括集成电路层、被配置为将集成电路层绝缘的层间绝缘层、以及在层间绝缘层中并与集成电路层电连接的接触插塞层；后端级层，在前端级层上，后端级层包括顺序堆叠在前端级层上并与集成电路层电连接的第一至第n金属布线层(其中n为正整数)、被配置为将第一至第n金属布线层彼此绝缘的多个布线绝缘层、以及在多个布线绝缘层中并被配置为将第一至第n金属布线层连接的多个布线过孔层；第一贯通孔结构，沿竖直方向从第一过孔连接金属布线层向半导体衬底延伸，并穿过多个布线绝缘层、层间绝缘层和半导体衬底，第一过孔连接金属布线层是除第一金属布线层之外的第二至第n金属布线层之一；以及第二贯通孔结构，与第二贯通孔结构分开，沿竖直方向从第二过孔连接金属布线层向半导体衬底延伸，并穿过多个布线绝缘层、层间绝缘层和半导体衬底，第二过孔连接金属布线层是除第一金属布线层之外的第二至第n金属布线层之一，其中第一贯通孔结构在集成电路层的一侧的第一排除区中，而第二贯通孔结构在集成电路层的另一侧的第二排除区中。
附图说明
根据以下结合附图的具体实施方式，将更清楚地理解本发明构思的一些示例实施例，在附图中：
图1是用于描述根据示例实施例的半导体器件的截面图；
图2是图1的区域EN1的放大图；
图3是用于描述图1的集成电路层与贯通孔结构之间的布置关系的平面图；
图4是用于描述根据示例实施例的半导体器件的截面图；
图5是用于描述根据示例实施例的半导体器件的截面图；
图6是用于描述图5的集成电路层与贯通孔结构之间的布置关系的平面图；
图7是用于描述根据示例实施例的半导体器件的截面图；
图8是用于描述图7的集成电路层与贯通孔结构之间的布置关系的平面图；
图9是用于描述根据示例实施例的半导体器件的截面图；
图10是用于描述图9的集成电路层与贯通孔结构之间的布置关系的平面图；
图11是用于描述根据示例实施例的半导体器件的截面图；
图12是用于描述图11的集成电路层与贯通孔结构之间的布置关系的平面图；
图13至图16是用于描述图1的半导体器件的制造方法的截面图；
图17是示出了包括根据示例实施例的半导体器件的半导体芯片的配置的框图；
图18是示出了根据示例实施例的包括半导体器件的半导体芯片的配置的框图；
图19是示出了根据示例实施例的包括半导体器件的半导体封装的配置的框图；
图20是根据示例实施例的半导体器件中包括的静态随机存取存储器(SRAM)单元的等效电路图；
图21是示出了根据示例实施例的包括半导体器件的半导体封装的截面图；以及
图22和图23是示出了根据一些示例实施例的半导体封装的示意图。
具体实施方式
在下文中，将参照附图详细描述一些示例实施例。以下示例实施例可以作为单独的示例实施例来实施，或者可以通过两个或更多个示例实施例的组合来实施。因此，不应被解释为本发明构思限于所公开的实施例。
如本文使用的，单数形式“一”，“一个”和“所述”意在进一步包括复数形式，除非上下文明确地给出相反的指示。本文中，为了清楚地描述实施例，附图被夸大和示出。
尽管在示例实施例的描述中使用了术语“相同”“相等”或“同一”，但是应当理解可以存在一些不精确性。因此，当一个元件被称为与另一个元件相同时，应当理解，元件或值在期望的制造或操作公差范围(例如，±10％)内与另一元件相同。
当在本说明书中与数值相结合地使用术语“大约”或“基本上”时，相关联的数值旨在包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“大约”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修改为“大约”或“基本上”，应理解这些值和形状应被解释为包括数值或形状周围的制造或操作公差(例如，±10％)。
图1是用于描述根据示例实施例的半导体器件1的截面图，图2是图1的区域EN1的放大图，以及图3是用于描述图1的集成电路层和贯通孔结构之间的布置关系的平面图。
例如，半导体器件1可以包括半导体衬底10。半导体衬底10可以构成衬底级层SUL。半导体衬底10可以被配置有半导体晶片。半导体衬底10可以包括IV族材料或III-V族化合物。半导体衬底10可以由单晶晶片(例如，硅晶晶片)配置。
半导体衬底10不限于单晶晶片，并且可以包括各种晶片，例如，外延晶片、抛光晶片、退火晶片和绝缘体上硅(SOI)晶片。外延晶片可以表示在单晶硅衬底上生长晶体材料的晶片。半导体衬底10可以包括硅衬底。半导体衬底10可以包括第一表面10a和与第一表面10a相对的第二表面10b。
半导体器件1可以包括集成电路层14。集成电路层14可以形成在半导体衬底10的第一表面10a上。集成电路层14可以包括多个电路元件(例如，晶体管、电容器和/或寄存器)。基于集成电路层14的结构，半导体器件1可以用作存储器件或逻辑器件。例如，存储器件可以包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪存、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)或电阻随机存取存储器(RRAM)。集成电路层14的结构是公知的，并且不限制本发明构思。
半导体衬底10的第一表面10a的形成有集成电路层14的第一下部可以是有源区域，而半导体衬底10的第一表面10a的未形成有集成电路层14的第二下部可以是无源区域。为方便起见，图1中未示出形成在半导体衬底10的第一表面10a下方的杂质掺杂区域(例如，源极漏极区以及阱区)。为方便起见，图1中未示出形成在半导体衬底10的第一表面10a下方的隔离区。
层间绝缘层12可以形成在半导体衬底10和集成电路层14上。层间绝缘层12可以包括氧化硅层。与集成电路层14电连接的接触插塞层16可以形成在层间绝缘层12中。接触插塞层16可以包括金属层(例如，钨层)。
各自形成在半导体衬底10上的集成电路层14、层间绝缘层12和接触插塞层16可以构成前端级层FEOL。就制造工艺而言，前端级层FEOL可被称为生产线前端。
半导体器件1可以包括多个金属布线层20。金属布线层20可以包括金属层(例如，铜层、铝层或钨层)。彼此顺序电连接的金属布线层20可以形成在半导体衬底10和集成电路层14上。金属布线层20可以包括第一金属布线层20a、第二金属布线层20b、第三金属布线层20c、第四金属布线层20d、第五金属布线层20e和第六金属布线层20f。第六金属布线层20f可以是最上面的金属布线层。
在示例实施例中，为方便起见，仅示出了第一至第六金属布线层20，但第一至第n(其中n为正整数)金属布线层可以形成在半导体衬底10和集成电路层14上。这里，第n金属布线层可以是最上面的金属布线层。在一些示例实施例中，在第一至第n金属布线层中，n可以是30或更小的正整数。
半导体器件1可以包括多个布线绝缘层18。布线绝缘层18可以将第一至第六金属布线层20绝缘。布线绝缘层18可以包括氧化硅层。布线绝缘层18可以包括第一布线绝缘层18a、第二布线绝缘层18b、第三布线绝缘层18c、第四布线绝缘层18d、第五布线绝缘层18e和第六布线绝缘层18f。
半导体器件1可以包括多个布线过孔层22。布线过孔层22可以将金属布线层20彼此电连接。布线过孔层22可以包括金属层(例如，铜层、铝层或钨层)。布线过孔层22可以包括第一布线过孔层22a、第二布线过孔层22b、第三布线过孔层22c、第四布线过孔层22d、第五布线过孔层22e和第六布线过孔层22f。
各自形成在前端级层FEOL上的金属布线层20、布线绝缘层18和布线过孔层22可以构成后端级层BEOL。就制造工艺而言，后端级层BEOL可被称为生产线后端。
半导体器件1可以包括第一贯通孔结构31。第一贯通孔结构31可以包括第一硅通孔(TSV)结构。第一贯通孔结构31可以包括信号传输过孔结构或电力传输过孔结构。第一贯通孔结构31可以布置成与集成电路层14的一侧分开第一间距sp1。在一些示例实施例中，第一间距sp1可以是几微米至几十微米。在一些示例实施例中，第一间距sp1可以是约1微米至约20微米。
第一贯通孔结构31可以具有第一直径d1。第一直径d1可以是第一临界尺寸CD1。在一些示例实施例中，第一直径d1可以是几微米至几十微米。在一些示例实施例中，第一直径d1可以是约1微米至约15微米。
第一贯通孔结构31可以沿竖直方向从第一过孔连接金属布线层VL1向半导体衬底10延伸并可以穿过半导体衬底10，第一过孔连接金属布线层VL1是第二金属布线层20b至第六金属布线层20f之一。第一过孔连接金属布线层VL1可以包括第四金属布线层20d。
第一过孔连接金属布线层VL1可以使用第四金属布线层20d，但不限于此，并且可以包括第二金属布线层20b至第六金属布线层20f之一。第一过孔连接金属布线层VL1可以在竖直方向(例如，Z方向)上设置在第二金属布线层20b至第六金属布线层20f的中心部分处或后端级层BEOL的中间部分处。
与第一金属布线层20a用作第一过孔连接金属布线层VL1的情况相比，在第二金属布线层20b至第六金属布线层20f之一用作第一过孔连接金属布线层VL1的情况下，可以降低第一贯通孔结构31的电阻。此外，在第二金属布线层20b至第六金属布线层20f之一用作第一过孔连接金属布线层VL1的情况下，可以容易地调节第一贯通孔结构31的电阻。
第一贯通孔结构31可以穿过构成后端级层BEOL的第一布线绝缘层18a至第三布线绝缘层18c、构成前端级层FEOL的层间绝缘层12以及半导体衬底10全部。第一贯通孔结构31可以具有第一高度h1。在一些示例实施例中，第一高度h1可以是几十微米。在一些示例实施例中，第一高度h1可以是约50微米至约90微米。
如图1和图2所示，第一贯通孔结构31可以包括形成在后端级层BEOL、前端级层FEOL和半导体衬底10中的第一导通孔24、形成在第一导通孔24的内壁上的第一过孔绝缘层28、以及在第一过孔绝缘层28上掩埋(例如，填充)第一导通孔24的第一过孔电极30。
换言之，如图1和图2所示，第一贯通孔结构31可以包括：穿过第一布线绝缘层18a至第三布线绝缘层18c、层间绝缘层12和半导体衬底10全部的第一通孔24，形成在第一通孔24的内壁上的第一过孔绝缘层28，以及在第一过孔绝缘层28上掩埋(例如，填充)第一通孔24的第一过孔电极30。第一过孔绝缘层28可以包括氧化硅层或氮化硅层。第一过孔电极30可以包括第一过孔阻挡层30a和第一过孔金属层30b。第一过孔电极30可以包括金属层(例如，铜层、铝层或钨层)。第一过孔阻挡层30a可以包括阻挡金属层(例如，钽(Ta)或氮化钛(TiN))。
半导体器件1可以包括第二贯通孔结构35。第二贯通孔结构35可以包括第二TSV结构。第二贯通孔结构35可以包括信号传输过孔结构或电力传输过孔结构。第二贯通孔结构35可以布置成与第一贯通孔结构31分开。第二贯通孔结构35可以布置成与集成电路层14的另一侧(例如，相对侧)分开第二间距sp2。在一些示例实施例中，第二间距sp2可以是几微米至几十微米。在一些示例实施例中，第二间距sp2可以是约1微米至约20微米。
第二贯通孔结构35的第二直径d2可以大于第一直径d1。第二直径d2可以是第二临界尺寸CD2。在一些示例实施例中，第二直径d2可以是几微米至几十微米。在一些示例实施例中，第二直径d2可以是约1微米至约15微米。当第二贯通孔结构35的第二直径d2大于第一贯通孔结构31的第一直径d1时，第二贯通孔结构35的电阻可以比第一贯通孔结构31的电阻低。
在一些示例实施例中，当第二贯通孔结构35的第二直径d2大于第一贯通孔结构31的第一直径d1时，第二贯通孔结构35可以包括电力传输过孔结构，而第一贯通孔结构31可以包括信号传输过孔结构。
第二贯通孔结构35可以从第二过孔连接金属布线层VL2向半导体衬底10竖直延伸并且可以穿过半导体衬底10，第二过孔连接金属布线层VL2是第二金属布线层20b至第六金属布线层20f之一。第二过孔连接金属布线层VL2可以包括第六金属布线层20f。第二过孔连接金属布线层VL2可以包括最上面的第六金属布线层20f。
第二过孔连接金属布线层VL2可以使用第六金属布线层20f，但不限于此，并且可以使用第二金属布线层20b至第六金属布线层20f中的任何一个。第二过孔连接金属布线层VL2可以在竖直方向(例如，Z方向)上设置在第二金属布线层20b至第六金属布线层20f的中心部分处或后端级层BEOL的中间部分处。
与第一金属布线层20a用作第二过孔连接金属布线层VL2的情况相比，在第二金属布线层20b至第六金属布线层20f之一用作第二过孔连接金属布线层VL2的情况下，可以降低第二贯通孔结构35的电阻。此外，在第二金属布线层20b至第六金属布线层20f之一用作第二过孔连接金属布线层VL2的情况下，可以容易地调节第二贯通孔结构35的电阻。
第二贯通孔结构35的第二高度h2可以大于第一高度h1。在一些示例实施例中，第二高度h2可以是几十微米。在一些示例实施例中，第二高度h2可以是约50微米至约90微米。
在半导体衬底10上，第二过孔连接金属布线层VL2可以布置在与第一过孔连接金属布线层VL1的水平不同的水平上。换言之，第一贯通孔结构31的水平可以与第二贯通孔结构35的水平不同。
在一些示例实施例中，在半导体衬底10上，第二过孔连接金属布线层VL2可以布置在比第一过孔连接金属布线层VL1的水平高的水平上。换言之，第二贯通孔结构35的水平可以高于第一贯通孔结构31的水平。
在第二过孔连接金属布线层VL2布置在比第一过孔连接金属布线层VL1的水平高的水平上的情况下，第二贯通孔结构35的电阻可以低于第一贯通孔结构31的电阻。换言之，在第二贯通孔结构35的第二高度h2大于第一贯通孔结构31的第一高度h1的情况下，第二贯通孔结构35的电阻可以低于第一贯通孔结构31的电阻。
第二贯通孔结构35可以穿过构成后端级层BEOL的第一布线绝缘层18a至第五布线绝缘层18e、构成前端级层FEOL的层间绝缘层12以及半导体衬底10全部。
如图1所示，第二贯通孔结构35可以包括形成在所有后端级层BEOL、前端级层FEOL和半导体衬底10中的第二导通孔26、形成在第二导通孔26的内壁上的第一过孔绝缘层32、以及在第二过孔绝缘层32上掩埋(例如，填充)第二导通孔26的第二过孔电极34。
换言之，如图1所示，第二贯通孔结构35可以包括：穿过第一布线绝缘层18a至第五布线绝缘层18e、层间绝缘层12和半导体衬底10全部的第二导通孔26，形成在第二导通孔26的内壁上的第二过孔绝缘层32，以及在第二过孔绝缘层32上掩埋(例如，填充)第二导通孔26的第二过孔电极34。如图2所示，第二过孔电极34可以包括过孔阻挡层。
本文，将参照图3描述集成电路层14、第一贯通孔结构31和第二贯通孔结构35之间的布置关系。
如图3所示，第一贯通孔结构31可以形成在第一排除区KOZ1中，该第一排除区KOZ1布置在集成电路层14的一侧。第一排除区KOZ1可以是未形成有集成电路层14的区域。集成电路层14可以形成在第一排除区KOZ1附近。如上所述，第一贯通孔结构31可以具有第一直径d1。第一贯通孔结构31可以布置成与集成电路层14的一侧分开第一间距sp1。
第二贯通孔结构35可以形成在第二排除区KOZ2中，该第二排除区KOZ2布置在集成电路层14的另一侧(例如，相对侧)。第二排除区KOZ2的面积可以与第一排除区KOZ1的面积相同。第二排除区KOZ2可以是未形成有集成电路层14的区域。
集成电路层14可以形成在第二排除区KOZ2附近。如上所述，第二贯通孔结构35的第二直径d2可以大于第一直径d1。第二贯通孔结构35可以布置成与集成电路层14的另一侧(例如，相对侧)分开第二间距sp2。
此外，半导体器件1可以包括上焊盘33。上焊盘33可以形成在后端级层BEOL上。上焊盘33可以与第一至第六金属布线层20中最上面的第六金属布线层20f电连接。
换言之，上焊盘33可以通过第六布线过孔层22f与第一至第六金属布线层20中最上面的第六金属布线层20f电连接。根据一些示例实施例，作为外部连接端子的焊料凸块可以进一步形成在上焊盘33上。
根据一些示例实施例，其他半导体器件(未示出)可以堆叠在上焊盘33上并与上焊盘33接合。在这种情况下，上焊盘33可以由第六布线绝缘层18f上形成的上保护绝缘层(未示出)绝缘。
根据一些示例实施例，半导体器件1可以包括下焊盘48。下焊盘48可以在半导体衬底10的底表面中与第一贯通孔结构31和第二贯通孔结构35电连接。下焊盘48可以通过布置在半导体衬底10的第二表面10b上的下保护绝缘层46与半导体衬底10绝缘。下保护绝缘层46可以包括氧化硅层或氮化硅层。
下保护绝缘层46可以在半导体衬底10的第二表面10b上构成绝缘级层INL。第一贯通孔结构31的第一高度h1可以是从下焊盘48的底表面(例如，与绝缘级层INL接触的表面)直至第一过孔连接金属布线层VL1。第二贯通孔结构35的第二高度h2(大于第一高度h1)可以是从下焊盘48的底表面(例如，与绝缘级层INL接触的表面)直至第二过孔连接金属布线层VL2。
根据一些示例实施例，作为外部连接端子的焊料凸块可以进一步形成在下焊盘48上。根据一些示例实施例，其他半导体器件(未示出)可以堆叠在下焊盘48上并与下焊盘48接合。
在上述半导体器件1中，第一贯通孔结构31可以与竖直方向(例如，Z方向)上设置在后端级层BEOL的中心部分或后端级层BEOL的中间部分处的第一过孔连接金属布线层VL1连接，而第二贯通孔结构35可以在与竖直方向(例如，Z方向)上设置在后端级层BEOL的中心部分或后端级层BEOL的中间部分处的第二过孔连接金属布线层VL2连接。第一贯通孔结构31的顶表面与第二贯通孔结构35的顶表面可以在不同的水平上。
因此，半导体器件1可以通过使用各自与竖直方向(例如，Z方向)上后端级层BEOL的中心部分连接或各自与竖直方向(例如，Z方向)上后端级层BEOL的中间部分连接的第一贯通孔结构31和第二贯通孔结构35，来减小电阻或容易地调节电阻。半导体器件1可以调节第一贯通孔结构31的第一直径d1和第二贯通孔结构35的第二直径d2，并且可以通过使用第一贯通孔结构31和第二贯通孔结构35很容易地调节电阻。
此外，半导体器件1可以调节第一贯通孔结构31和第二贯通孔结构35与集成电路层14之间的第一间距sp1和第二间距sp2，从而减轻或防止集成电路层14的电性能降低。
图4是用于描述根据示例实施例的半导体器件的截面图。
除了进一步形成有重分布层36、凸块焊盘42和焊料凸块44之外，半导体器件2可以与图1至图3的半导体器件1相同。在图4中，与图1至图3相同的附图标记指相同的元件。在图4中，简要地给出或省略上面参照图1至图3给出的描述。
半导体器件2可以进一步包括在半导体衬底10上的后端级层BEOL上的重分布级层RDL。根据一些示例实施例，可以省略重分布级层RDL。重分布级层RDL可以包括与第六金属布线层20f和第六布线过孔层22f电连接的重分布层36、以及形成在重分布层36上的重分布绝缘层38。
重分布层36可以包括金属层(例如，铜层、铝层或钨层)。重分布绝缘层38可以包括氧化硅层。在半导体器件2中，凸块焊盘42可以形成在重分布绝缘层38中的暴露重分布层36的重分布暴露孔40中。作为外部连接端子的焊料凸块44可以形成在凸块焊盘42上。
半导体器件2可以降低或调节第一贯通孔结构31和第二贯通孔结构35中每一个的电阻，并通过使用重分布级层RDL来提高布线自由度。
图5是用于描述根据示例实施例的半导体器件3的截面图，而图6是用于描述图5的集成电路层和贯通孔结构之间的布置关系的平面图。
除了第二贯通孔结构35-1的尺寸和布置实现为不同之外，半导体器件3可以与图1至图3的半导体器件1和图4的半导体器件2相同。在图5和图6中，与图1至图4相同的附图标记指相同的元件。在图5和图6中，简要地给出或省略上面参照图1至图4给出的描述。
半导体器件3可以包括第一贯通孔结构31和第二贯通孔结构35-1。如图5所示，第二贯通孔结构35-1可以包括形成在后端级层BEOL、前端级层FEOL和半导体衬底10全部中的第二导通孔26-1、形成在第二导通孔26-1的内壁上的第一过孔绝缘层32-1、以及在第二过孔绝缘层32上掩埋(例如，填充)第二导通孔26-1的第二过孔电极34-1。
第二贯通孔结构35-1的第二直径d3可以与第一贯通孔结构31的第一直径d1相同。在一些示例实施例中，第一直径d1和第二直径d3可以是几微米至几十微米。
如图6所示，第一贯通孔结构31可以形成在第一排除区KOZ1中，该第一排除区KOZ1布置在集成电路层14的一侧。第二贯通孔结构35-1可以形成在第二排除区KOZ2中，该第二排除区KOZ2布置在集成电路层14的另一侧(例如，相对侧)。
如图5和图6所示，第一贯通孔结构31可以布置成与集成电路层14的一侧分开第一间距sp1。第二贯通孔结构35-1可以布置成与集成电路层14的另一侧(例如，相对侧)分开第二间距sp3，该第二间距sp3与第一间距sp1相同。
如上所述，在半导体器件3中，可以通过调节第二贯通孔结构35-1的第二直径d3来减小或容易地调节第二贯通孔结构35-1的电阻。在半导体器件3中，可以通过调节集成电路层14与第二排除区KOZ2中的第二贯通孔结构35-1之间的第二间距sp3来减轻或防止集成电路层14的性能降低。
图7是用于描述根据示例实施例的半导体器件4的截面图，而图8是用于描述图7的集成电路层和贯通孔结构之间的布置关系的平面图。
除了第一贯通孔结构31-1的顶表面的水平与第二贯通孔结构35-2的顶表面的水平相同之外，半导体器件4可以与图1至图3的半导体器件1和图4的半导体器件2相同。在图7和图8中，与图1至图4相同的附图标记指相同的元件。在图7和图8中，简要地给出或省略上面参照图1至图4给出的描述。
半导体器件4可以包括第一贯通孔结构31-1和第二贯通孔结构35-2。第一贯通孔结构31-1可以布置成与集成电路层14的一侧分开第一间距sp4。在一些示例实施例中，第一间距sp4可以是几微米至几十微米。在一些示例实施例中，第一间距sp4可以是约1微米至约20微米。
第一贯通孔结构31-1可以具有第一直径d4。第一直径d4可以是第一临界尺寸CD1。在一些示例实施例中，第一直径d4可以是几微米至几十微米。在一些示例实施例中，第一直径d4可以是约1微米至约15微米。
第一贯通孔结构-1可以从第一过孔连接金属布线层VL3向半导体衬底10竖直延伸并且可以穿过半导体衬底10，该第一过孔连接金属布线层VL3是第二金属布线层20b至第六金属布线层20f之一。第一过孔连接金属布线层VL3可以包括第五金属布线层20e。
第一过孔连接金属布线层VL3可以使用第五金属布线层20e，但不限于此，并且可以包括第二金属布线层20b至第六金属布线层20f中的任一个。第一过孔连接金属布线层VL3可以在竖直方向(例如，Z方向)上设置在第二至第六金属布线层20b至20f的中心部分处或后端级层BEOL的中间部分处。
第一贯通孔结构31-1可以穿过构成后端级层BEOL的第一布线绝缘层18a至第四布线绝缘层18d、构成前端级层FEOL的层间绝缘层12以及半导体衬底10全部。第一贯通孔结构31-1可以具有第一高度h3。在一些实施例中，第一高度h3可以是几十微米。在一些示例实施例中，第一高度h3可以是约50微米至约90微米。
如图7所示，第一贯通孔结构31-1可以包括形成在后端级层BEOL、前端级层FEOL和半导体衬底10全部中的第一导通孔24-1、形成在第一导通孔24-1的内壁上的第一过孔绝缘层28-1、以及在第一过孔绝缘层28-1上掩埋(例如，填充)第一导通孔24-1的第一过孔电极30-1。
换言之，如图7所示，第一贯通孔结构31-1可以包括：穿过第一布线绝缘层18a至第四布线绝缘层18d、层间绝缘层12和半导体衬底10全部的第一导通孔24-1，形成在第一导通孔24-1的内壁上的第一过孔绝缘层28-1，以及在第一过孔绝缘层28-1上掩埋(例如，填充)第一导通孔24-1的第一过孔电极30-1。第一过孔电极30-1可以包括第一过孔阻挡层(未示出)和第一过孔金属层(未示出)。
半导体器件4可以包括第二贯通孔结构35-2。第二贯通孔结构35-2可以布置成与第一贯通孔结构31-1分开。第二贯通孔结构35-2可以布置成与集成电路层1 4的另一侧(例如，相对侧)分开第二间距sp5。在一些示例实施例中，第二间距sp5可以是几微米至几十微米。在一些示例实施例中，第二间距sp5可以是约1微米至约20微米。
第二贯通孔结构35-2的第二直径d5可以大于第一直径d4。第二直径d5可以是第二临界尺寸CD2。在一些示例实施例中，第二直径d5可以是几微米至几十微米。在一些示例实施例中，第二直径d5可以是约1微米至约15微米。当第二贯通孔结构35-2的第二直径d5大于第一贯通孔结构31-1的第一直径d4时，第二贯通孔结构35-2的电阻可以低于第一贯通孔结构35-2的电阻。
在一些示例实施例中，当第二贯通孔结构35-2的第二直径d5大于第一贯通孔结构31-1的第一直径d4时，第二贯通孔结构35-2可以包括电力传输过孔结构，而第一贯通孔结构31-1可以包括信号传输过孔结构。
第二贯通孔结构35-2可以从第二过孔连接金属布线层VL4向半导体衬底10竖直延伸并且可以穿过半导体衬底10，该第二过孔连接金属布线层VL4是第二金属布线层20b至第六金属布线层20f之一。第二过孔连接金属布线层VL4可以包括第五金属布线层20e。第二过孔连接金属布线层VL4可以包括中间布线层，即第五金属布线层20e。
第二过孔连接金属布线层VL4可以使用第五金属布线层20e，但不限于此，并且可以包括第二金属布线层20b至第六金属布线层20f中的任一个。第二过孔连接金属布线层VL4可以在竖直方向(例如，Z方向)上设置在第二金属布线层20b至第六金属布线层20f的中心部分处或后端级层BEOL的中间部分处。
第二贯通孔结构35-2的第二高度h4可以与第一高度h3相同。在一些示例实施例中，第二高度h4可以是几十微米。在一些示例实施例中，第二高度h4可以是约50微米至约90微米。
第二过孔连接金属布线层VL4可以布置在与第一过孔连接金属布线层VL3的水平相同的水平上。换言之，第一贯通孔结构31-1的水平可以与第二贯通孔结构35-2的水平相同。
第二贯通孔结构35-2可以穿过构成后端级层BEOL的第一布线绝缘层18a至第四布线绝缘层18d、构成前端级层FEOL的层间绝缘层12以及半导体衬底10全部。如图7所示，第二贯通孔结构35-2可以包括形成在后端级层BEOL、前端级层FEOL和半导体衬底10全部中的第二导通孔26-2、形成在第二导通孔26-2的内壁上的第一过孔绝缘层32-2、以及在第二过孔绝缘层32上掩埋(例如，填充)第二导通孔26-2的第二过孔电极34-2。
换言之，如图7所示，第二贯通孔结构35-2可以包括：穿过第一布线绝缘层18a至第四布线绝缘层18d、层间绝缘层12和半导体衬底10全部的第二导通孔26-2，形成在第二导通孔26-2的内壁上的第二过孔绝缘层32-2，以及在第二过孔绝缘层32-2上掩埋(例如，填充)第二导通孔26-2的第二过孔电极34-2。第二过孔电极34-2可以包括过孔阻挡层(未示出)。
这里，将参照图8描述集成电路层14、第一贯通孔结构31-1和第二贯通孔结构35-2之间的布置关系。
如图8所示，第一贯通孔结构31-1可以形成在第一排除区KOZ1中，该第一排除区KOZ1布置在集成电路层14的一侧。集成电路层14可以形成在第一排除区KOZ1附近。如上所述，第一贯通孔结构31-1可以具有第一直径d4。第一贯通孔结构31-1可以布置成与集成电路层14的一侧分开第一间距sp4。
第二贯通孔结构35-2可以形成在第二排除区KOZ2中，该第二排除区KOZ2布置在集成电路层14的另一侧(例如，相对侧)。第二排除区KOZ2的面积可以与第一排除区KOZ1的面积相同。集成电路层14可以形成在第二排除区KOZ2附近。如上所述，第二贯通孔结构35-2的第二直径d5可以大于第一直径d4。第二贯通孔结构35-2可以布置成与集成电路层14的另一侧(例如，相对侧)分开第二间距sp5。
第一贯通孔结构31-1的第一高度h3可以是从下焊盘48的底表面(例如，与绝缘级层INL接触的表面)直至第一过孔连接金属布线层VL3。第二贯通孔结构35-2的第二高度h4(与第一高度h3相同)可以是从下焊盘48的底表面(例如，与绝缘级层INL接触的表面)直至第二过孔连接金属布线层VL4。
在上述半导体器件4中，第一贯通孔结构31-1可以与竖直方向(例如，Z方向)上设置在后端级层BEOL的中心部分或后端级层BEOL的中间部分处的第一过孔连接金属布线层VL3连接，而第二贯通孔结构35-2可以与竖直方向(例如，Z方向)上设置在后端级层BEOL的中心部分或后端级层BEOL的中间部分处的第二过孔连接金属布线层VL4连接。第一贯通孔结构31-1的水平可以与第二贯通孔结构35-2的水平相同。
因此，半导体器件4可以通过使用各自与竖直方向(例如，Z方向)上后端级层BEOL的中心部分连接或各自与竖直方向(例如，Z方向)上后端级层BEOL的中间部分连接的第一贯通孔结构31-1和第二贯通孔结构35-2，来减小电阻或容易地调节电阻。半导体器件4可以调节第一贯通孔结构31-1和第二贯通孔结构35-2中每一个的直径，并且可以容易地调节第一贯通孔结构31-1和第二贯通孔结构35-2中每一个的电阻。
此外，半导体器件4可以调节第一贯通孔结构31-1和第二贯通孔结构35-2与集成电路层14之间的第一间距sp4和第二间距sp5，从而减轻或防止集成电路层14的电性能降低。
图9是用于描述根据示例实施例的半导体器件5的截面图，而图10是用于描述图9的集成电路层和贯通孔结构之间的布置关系的平面图。
除了第二贯通孔结构35-3的尺寸和布置实现为不同之外，半导体器件5可以与图7和图8的半导体器件4相同。在图9和图10中，与图7和图8相同的附图标记指相同的元件。在图9和图10中，简要地给出或省略上面参照图7和图8给出的描述。
半导体器件5可以包括第一贯通孔结构31-1和第二贯通孔结构35-3。如图9所示，第二贯通孔结构35-3可以包括形成在后端级层BEOL、前端级层FEOL和半导体衬底10全部中的第二导通孔26-3、形成在第二导通孔26-3的内壁上的第二过孔绝缘层32-3、以及在第二过孔绝缘层32-3上掩埋(例如，填充)第二导通孔26-3的第二过孔电极34-3。
第二贯通孔结构35-3的第二直径d6可以与第一贯通孔结构31-1的第一直径d4相同。在一些示例实施例中，第一直径d4和第二直径d6可以是几微米至几十微米。
如图10所示，第一贯通孔结构31-1可以形成在第一排除区KOZ1中，该第一排除区KOZ1布置在集成电路层14的一侧。第二贯通孔结构35-3可以形成在第二排除区KOZ2中，该第二排除区KOZ2布置在集成电路层14的另一侧(例如，相对侧)。
如图9和图10所示，第一贯通孔结构31-1可以布置成与集成电路层14的一侧分开第一间距sp4。第二贯通孔结构35-3可以布置成与集成电路层14的另一侧(例如，相对侧)分开第二间距sp6，第二间距sp6与第一间距sp4相同。
如上所述，在半导体器件5中，可以通过调节第二贯通孔结构35-3的第二直径d6来减小或容易地调节第二贯通孔结构35-3的电阻。此外，在半导体器件5中，可以通过调节集成电路层14与第二排除区KOZ2中的第二贯通孔结构35-3之间的第二间距sp6来减轻或防止集成电路层14的性能降低。
图11是用于描述根据示例实施例的半导体器件6的截面图，而图12是用于描述图11的集成电路层和贯通孔结构之间的布置关系的平面图。
除了半导体器件6包括构成集成电路层14的第一晶体管TR1和第二晶体管TR2之外，半导体器件6可以与图1至图3的半导体器件1和图4的半导体器件2相同。在图11和图12中，与图1至4相同的附图标记指相同的元件。在图11和图12中，简要地给出或省略上面参照图1至图4给出的描述。
半导体器件6可以包括构成集成电路层14的第一晶体管TR1和第二晶体管TR2。第一晶体管TR1和第二晶体管TR2各自可以包括鳍型晶体管。第一晶体管TR1可以包括N型晶体管。第二晶体管TR2可以包括P型晶体管。
第一晶体管TR1可以形成在半导体衬底10的由隔离区FD限定的第一部分处。隔离区FD可以是沟槽隔离区。隔离区FD可以包括绝缘层。第一晶体管TR1可以包括第一鳍F1、布置在第一鳍F1两侧的第一源极/漏极区SD1、以及形成在第一鳍F1上的第一栅极GP1。第一源极/漏极区SD1和第一栅极GP1可以通过接触插塞层16与第一金属布线层20a电连接。
第二晶体管TR2可以布置成与第一晶体管TR1分开。第二晶体管TR2可以形成在半导体衬底10的由隔离区FD限定的第二部分处。第二晶体管TR2可以包括第二鳍F2、布置在第二鳍F2两侧的第二源极/漏极区SD2、以及形成在第二鳍F2上的第二栅极GP2。第二源极/漏极区SD2和第二栅极GP2可以通过接触插塞层16与第一金属布线层20a电连接。
半导体器件6可以包括第一贯通孔结构31和第二贯通孔结构35。如图11和图12所示，第一贯通孔结构31可以形成在第一晶体管TR1和第二晶体管TR2之间。第二贯通孔结构35可以形成在第一晶体管TR1和第二晶体管TR2之间。
如图11所示，第一贯通孔结构31可以包括：形成在后端级层BEOL、前端级层FEOL、隔离区FD和半导体衬底10全部中的第一导通孔24，形成在第一导通孔24的内壁上的第一过孔绝缘层28，以及在第一过孔绝缘层28上掩埋(例如，填充)第一导通孔24的第一过孔电极30。
如图11所示，第二贯通孔结构35可以包括：形成在后端级层BEOL、前端级层FEOL、隔离区FD和半导体衬底10全部中的第二导通孔26，形成在第二导通孔26的内壁上的第二过孔绝缘层32，以及在第一过孔绝缘层32上掩埋(例如，填充)第二导通孔26的第二过孔电极34。
如图12所示，第一贯通孔结构31可以形成在第一排除区KOZ1中，该第一排除区KOZ1布置在集成电路层14(例如，第二晶体管TR2)的一侧。第一贯通孔结构31可以形成在第一排除区KOZ1中，该第一排除区KOZ1布置在集成电路层14(例如，第一晶体管TR1)的一侧。第二贯通孔结构35可以形成在第二排除区KOZ2中，该第二排除区KOZ2布置在集成电路层14(例如，第二晶体管TR2)的另一侧(例如，相对侧)。
如图11和图12所示，第一贯通孔结构31可以布置成与集成电路层14(例如，第二晶体管TR2)的一侧分开第一间距sp1。第二贯通孔结构35可以布置成与集成电路层14(例如，第二晶体管TR2)的另一侧(例如，相对侧)分开第二间距sp2，第二间距sp2小于第一间距sp1。
如上所述，在半导体器件6中，各自构成集成电路层14的第一晶体管TR1和第二晶体管TR2可以形成在半导体衬底10上，并且第一贯通孔结构31和第二贯通孔结构35可以容易地形成在第一晶体管TR1和第二晶体管TR2之间。
在半导体器件6中，可以通过使用各自与竖直方向(例如，Z方向)上后端级层BEOL的中心部分连接或各自与竖直方向(例如，Z方向)上后端级层BEOL的中间部分连接的第一贯通孔结构31和第二贯通孔结构35，来减小电阻或容易地调节电阻。
此外，半导体器件6可以调节第一贯通孔结构31和第二贯通孔结构35与构成集成电路层14的第一晶体管TR1和第二晶体管TR2之间的第一间距sp1和第二间距sp2，从而减轻或防止电第一晶体管TR1和第二晶体管TR2的电性能降低。
图13至图16是用于描述制造图1的半导体器件的方法的截面图。
参照图13，可以制备包括第一表面10a和与第一表面10a相对的第二表面10b的半导体衬底10。半导体衬底10可以构成衬底级层SUL。集成电路层14可以形成在半导体衬底10的第一表面10a上。集成电路层14可以包括多个电路元件(例如，晶体管、电容器和/或寄存器)。
层间绝缘层12可以形成在半导体衬底10和集成电路层14上。层间绝缘层12可以包括氧化硅层。与集成电路层14电连接的接触插塞层16可以形成在层间绝缘层12中。接触插塞层16可以包括金属层(例如，钨层)。各自形成在半导体层10上的集成电路层14、层间绝缘层12和接触插塞层16可以构成前端级层FEOL。
第一后端级层BEOL1可以形成在前端级层FEOL上。第一后端级层BEOL1可以包括第一金属布线层20a至第三金属布线层20c、第一布线绝缘层18a至第三布线绝缘层18c、以及第一布线过孔层22a至第三布线过孔层22c。第一布线过孔层22a和第二布线过孔层22b可以电连接第一金属布线层20a至第三金属布线层20c。第一金属布线层20a可以与接触插塞层16电连接。
第一金属布线层20a至第三金属布线层20c各自可以包括金属层(例如，铜层、铝层或钨层)。第一布线绝缘层18a至第三布线绝缘层18c各自可以包括氧化硅层。第一布线过孔层22a至第三布线过孔层22c各自可以包括金属层(例如，铜层、铝层或钨层)。
随后，可以通过选择性蚀刻第一布线绝缘层18a至第三布线绝缘层18c、层间绝缘层12和半导体衬底10来形成第一导通孔24。第一导通孔24可以形成在第一布线绝缘层18a至第三布线绝缘层18c、层间绝缘层12和半导体衬底10中。第一导通孔24可以通过光刻工艺形成。第一导通孔24可以形成为具有第一直径d1。第一导通孔24可以形成为与集成电路层14的一侧分开第一间距sp1。第一导通孔24可以被称为第一过孔沟槽。
参照图14，可以在第一导通孔24的内壁上形成第一过孔绝缘层28。第一过孔绝缘层28可以包括氧化硅层或氮化硅层。随后，可以在第一过孔绝缘层28上形成掩埋(例如，填充)第一导通孔24的第一过孔电极30。
如上面参照图2所述，第一过孔电极30可以包括第一过孔阻挡层(图2的30a)和第一过孔金属层(图2的30b)。第一过孔电极30可以包括金属层(例如，铜层、铝层或钨层)。通过这样的制造工艺，可以形成包括第一过孔绝缘层28和第一过孔电极30的第一贯通孔结构31。
参照图15，第二后端级层BEOL2可以形成在第一后端级层BEOL1上。第二后端级层BEOL2可以包括第四金属布线层20d和第五金属布线层20e、第四布线绝缘层18d和第五布线绝缘层18e、以及第四布线过孔层22d和第五布线过孔层22e。第四布线过孔层22d可以将第四金属布线层20d与第五金属布线层20e电连接。第四金属布线层20d可以与第三布线过孔层22c电连接。
第四金属布线层20d和第五金属布线层20e各自可以包括金属层(例如，铜层、铝层或钨层)。第四布线绝缘层18d和第五布线绝缘层18e各自可以包括氧化硅层。第四布线过孔层22d和第五布线过孔层22e各自可以包括金属层(例如，铜层、铝层或钨层)。
在构成第二后端级层BEOL2的第四金属布线层20d和第五金属布线层20e中，形成在第一贯通孔结构31上的第四金属布线层20d可以是第一过孔连接金属布线层VL1。第一过孔连接金属布线层VL1可以与第一贯通孔结构31电连接。
随后，可以通过选择性蚀刻第一布线绝缘层18a至第五布线绝缘层18e、层间绝缘层12和半导体衬底10来形成第二导通孔26。第二导通孔26可以形成在第一布线绝缘层18a至第五布线绝缘层18e、层间绝缘层12和半导体衬底10中。第二导通孔26可以通过光刻工艺形成。第二导通孔26可以形成为具有大于第一直径d1的第二直径d2。第二导通孔26可以形成为与集成电路层14的另一侧(例如，相对侧)分开第二间距sp2。第二导通孔26可以被称为第二过孔沟槽。
参照图16，第二过孔绝缘层32可以形成在第二导通孔26的内壁上。第二过孔绝缘层32可以包括氧化硅层或氮化硅层。随后，可以在第二过孔绝缘层32上形成掩埋(例如，填充)第二导通孔26的第二过孔电极34。
第二过孔电极34可以包括金属层(例如，铜层、铝层或钨层)。通过这样的制造工艺，可以形成包括第二过孔绝缘层32和第二过孔电极34的第二贯通孔结构35。
随后，第三后端级层BEOL3可以形成在第二后端级层BEOL2上。第三后端级层BEOL3可以包括第六金属布线层20f、第六布线绝缘层18f和第六布线过孔层22f。第六金属布线层20f可以与第五布线过孔层22e电连接。
第六金属布线层20f可以包括金属层(例如，铜层、铝层或钨层)。第六布线绝缘层18f可以包括氧化硅层。第六布线过孔层22f可以包括金属层(例如，铜层、铝层或钨层)。
形成在第二贯通孔结构35上的第六金属布线层20f可以是第二过孔连接金属布线层VL2。第二过孔连接金属布线层VL2可以与第二贯通孔结构35电连接。
通过这样的制造工艺，后端级层BEOL可以包括第一后端级层BEOL1、第二后端级层BEOL2和第三后端级层BEOL3。后端级层BEOL可以包括多个金属布线层20、多个布线绝缘层18和多个布线过孔层22。金属布线层20可以包括第一金属布线层20a至第六金属布线层20f。布线绝缘层18可以包括第一布线绝缘层18a至第六布线绝缘层18f。布线过孔层22可以包括第一布线过孔层22a至第六布线过孔层22f。
随后，如图1所示，上焊盘(图1的33)可以形成在第六布线过孔层22f上。根据一些示例实施例，如图1所示，可以在半导体衬底10的第二表面10b上执行化学机械抛光工艺，以暴露第一贯通孔结构31和第二贯通孔结构35并形成下保护层46和下焊盘48。
图17是示出了根据示例实施例的包括半导体器件的半导体芯片200的配置的框图。
例如，半导体芯片200可以包括逻辑区202、SRAM区204和输入/输出(I/O)区206。半导体芯片200可以包括根据实施例的半导体器件1至6。逻辑区202可以包括逻辑单元区203。SRAM区204可以包括SRAM单元区205和SRAM外围电路区208。
第一晶体管210可以布置在逻辑单元区203中，而第二晶体管212可以布置在SRAM单元区205中。第三晶体管214可以形成在SRAM外围电路区208中，而第四晶体管216可以布置在I/O区206中。
图18是示出了根据示例实施例的包括半导体器件的半导体芯片250的配置的框图。
例如，半导体芯片250可以包括逻辑区252。半导体芯片250可以包括根据实施例的半导体器件1至6。逻辑区252可以包括逻辑单元区254和I/O区256。第一晶体管258和第二晶体管260可以布置在逻辑单元区254中。第一晶体管258和第二晶体管260可以是不同导电类型的晶体管。第三晶体管262可以布置在I/O区256中。
图19是示出了根据示例实施例的包括半导体器件的半导体封装300的配置的框图，并且图20是根据示例实施例的半导体器件中包括的SRAM单元的等效电路图。
参照图19，半导体封装300可以包括片上系统310。片上系统310可以包括处理器311、嵌入式存储器313和高速缓存存储器315。处理器311可以包括一个或多个处理器核C1至CN。处理器核C1至CN可以处理数据和信号。根据示例实施例，处理器核C1至CN可以包括半导体器件1至6。
半导体封装300可以通过使用处理过的数据和信号来执行独特的功能。例如，处理器311可以包括应用处理器。嵌入式存储器313可以与处理器311交换第一数据DATA1。第一数据DATA1可以是通过处理器核C1至CN处理而得到的数据，或者是处理器核C1至CN要处理的数据。嵌入式存储器313可以管理第一数据DATA1。例如，嵌入式存储器313可以缓冲第一数据DATA1。嵌入式存储器313可以用作处理器311的缓冲存储器或工作存储器。
嵌入式存储器313可以包括SRAM。SRAM可以以高于DRAM的速度操作。当SRAM嵌入到片上系统310中时，半导体封装300可以实现为具有小尺寸并且以高速操作。此外，当SRAM嵌入到片上系统310中时，可以减小半导体封装300的有功功率消耗量。
例如，SRAM可以包括根据实施例的半导体器件1至6。高速缓存存储器315可以与处理器核C1至CN一起安装在片上系统310上。高速缓存存储器315可以存储高速缓存数据DATc。高速缓存数据DATc可以是处理器核C1至Cn使用的数据。高速缓存存储器315可以具有小的存储容量，但是可以以非常高的速度操作。
例如，高速缓存存储器315可以包括SRAM，该SRAM包括根据实施例的半导体器件1至6。当使用高速缓存存储器315时，可以减少处理器311访问嵌入式存储器313的次数和用于访问嵌入式存储器313的时间。因此，当使用高速缓存存储器315时，可以提高半导体封装300的操作速度。为了帮助理解，高速缓存存储器315被示出为独立于处理器311提供的元件。然而，高速缓存存储器315可以被配置为包括在处理器311中。
参照图20，可以利用根据示例实施例的半导体器件1至6来实现SRAM单元。例如，SRAM单元可以应用于上面参照图19描述的嵌入式存储器313和/或高速缓存存储器315。SRAM单元可以包括第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2、第一存取晶体管PA1和第二存取晶体管PA2。
第一上拉晶体管PU1和第二上拉晶体管PU2各自可以包括PMOS晶体管，而第一下拉晶体管PD1和第二下拉晶体管PD2以及第一存取晶体管PA1和第二存取晶体管PA2各自可以包括NMOS晶体管。第一上拉晶体管PU1和第一下拉晶体管PD1各自可以配置有第一反相器。第一上拉晶体管PU1和第一下拉晶体管PD1的彼此连接的栅电极(栅极)可以各自与第一反相器的输入端子对应，并且第一节点N1可以与第一反相器的输出端子对应。
第二上拉晶体管PU2和第二下拉晶体管PD2各自可以配置有第二反相器。第二上拉晶体管PU2和第二下拉晶体管PD2的彼此连接的栅电极(栅极)可以各自与第二反相器的输入端子对应，并且第二节点N2可以与第二反相器的输出端子对应。
第一反相器和第二反相器可以彼此耦接以构成锁存器结构。第一上拉晶体管PU1和第一下拉晶体管PD1的栅极可以与第二节点N2电连接，而第二上拉晶体管PU2和第二下拉晶体管PD2的栅极可以与第一节点N1电连接。
第一存取晶体管PA1的第一源极/漏极可以与第一节点N1连接，而第一存取晶体管PA1的第二源极/漏极可以与第一位线BL1连接。第二存取晶体管PA2的第一源极/漏极可以与第二节点N2连接，而第二存取晶体管PA2的第二源极/漏极可以与第二位线BL2连接。
第一存取晶体管PA1和第二存取晶体管PA2的栅电极可以各自与字线WL电连接。因此，可以利用根据一些示例实施例的半导体器件1至6来实现SRAM单元。
图21是示出了根据示例实施例的包括半导体器件的半导体封装400的截面图。
例如，半导体封装400可以包括堆叠在封装衬底401上的堆叠半导体芯片440。封装衬底401可以包括印刷电路板(PCB)。作为外部连接端子的焊料凸块403可以形成在封装衬底401的底表面上。
堆叠半导体芯片440可以包括第一半导体芯片410和安装在第一半导体芯片410上的多个第二半导体芯片420。第二半导体芯片420可以在竖直方向(Z方向)上顺序堆叠在第一半导体芯片410上。第一半导体芯片410的宽度可以大于第二半导体芯片420中每一个的宽度。
在附图中，堆叠半导体芯片440被示出为包括四个第二半导体芯片420，但是示例实施例不限于此。例如，堆叠半导体芯片440可以包括两个或更多个第二半导体芯片420。根据一些示例实施例，第一半导体芯片410和第二半导体芯片420可以包括半导体器件1至6。
例如，第一半导体芯片410可以包括在第一半导体衬底411的两个表面上的第一焊盘412a和第二焊盘412b。可以使用第一贯通孔结构413a、第一过孔连接金属布线层VL5、第二贯通孔结构413b和第二过孔连接金属布线层VL6，将第一焊盘412a与第二焊盘412b电连接。
第一贯通孔结构413a可以与第一过孔连接金属布线层VL5电连接。第二贯通孔结构413b可以与第二过孔连接金属布线层VL6电连接。在附图中，为方便起见，示出了第一过孔连接金属布线层VL5的水平高度与第二过孔连接金属布线层VL6的水平高度相同。
可以使用作为外部连接端子的焊料凸块405，将第一焊盘412a与封装衬底401电连接。有源表面411a可以布置在第一半导体芯片410下方。第一焊盘412a可以是顶焊盘。第二焊盘412b可以是底焊盘。
第二半导体芯片420中的每一个可以包括在第二半导体衬底421的两个表面上的第三焊盘422a和第四焊盘422b。可以使用第三贯通孔结构423a、第三过孔连接金属布线层VL7、第四贯通孔结构423b和第四过孔连接金属布线层VL8，将第三焊盘422a与第四焊盘422b电连接。
第三贯通孔结构423a可以与第三过孔连接金属布线层VL7电连接。第四贯通孔结构423b可以与第四过孔连接金属布线层VL8电连接。在附图中，为方便起见，示出了第三过孔连接金属布线层VL7的水平高度与第四过孔连接金属布线层VL8的水平高度相同。
可以使用内部连接端子424将第三焊盘422a与第二半导体芯片420电连接。内部连接端子424可以包括内部连接焊盘424a和内部凸块424b。
有源表面421a可以布置在第二半导体芯片420中每一个的下方。第三焊盘422a可以是顶焊盘。第四焊盘422b可以是底焊盘。第二半导体芯片420可以由第一半导体芯片410上的模塑层430模制而成。
图22和图23是示出了根据一些示例实施例的半导体封装500的示意图。
参照图22，半导体封装500可以包括多个堆叠型存储器件510和片上系统(SoC)520。堆叠型存储器件510和SoC 520可以堆叠在中介层530上，并且中介层530可以堆叠在封装衬底540上。半导体封装500可以通过附接在封装衬底540的下部上的焊球501向外部封装或电子设备发送信号或从外部封装或电子设备接收信号。
堆叠型存储器件510中的每一个可以基于高带宽存储器(HBM)标准来实现。然而，本发明构思不限于此，并且堆叠型存储器件510中的每一个可以基于图形双倍数据速率(GDDR)、硬件管理控制台(HMC)或宽I/O来实现。根据一些示例实施例的，堆叠型存储器件510中的每一个可以包括半导体器件1至6。
SoC 520可以包括至少一个处理器，例如中央处理单元(CPU)、应用处理器(AP)、图形处理单元(GPU)和神经处理单元(NPU)，以及用于控制多个堆叠型存储器件510的多个存储器控制器。SoC 520可以通过存储器控制器向相应的堆叠型存储器件发送信号或从相应的堆叠型存储器件接收信号。
参照图23，半导体封装600可以包括堆叠型存储器件610、SoC620、中介层630和封装衬底640。堆叠型存储器件610可以包括缓冲器管芯611和多个核心管芯612、613、614、615。
核心管芯612至615中的每一个可以包括用于存储数据的多个存储单元。缓冲器管芯611可以包括物理层(PHY)606和直接访问区域(DAB)608。物理层606可以通过中介层630与SoC 620的物理层621电连接。堆叠型存储器件610可以通过物理层606从SoC 620接收信号或可以向SoC 620发送信号。
直接访问区域608可以提供用于测试堆叠型存储器件610的访问路径，而无需通过SoC 620。直接访问区域608可以包括用于与外部测试设备直接通信的导电装置(例如端口或引脚)。通过直接访问区域608接收的测试信号可以通过多个贯通孔结构传输到核心管芯612至615。从核心管芯612至615读取以测试核心管芯612至615的数据可以通过多个贯通孔结构和直接存取区域608传输到测试设备。因此，可以对核心管芯612至615执行直接访问测试。
缓冲器管芯611和核心管芯612至615可以通过多个贯通孔结构631a、631b、633a和633b以及多个凸块635彼此电连接。根据一些示例实施例，缓冲管芯611和核心管芯612至615可以包括半导体器件1至6。
例如，缓冲器管芯611可以包括第一贯通孔结构631a、第一过孔连接金属布线层VL9、第二贯通孔结构631b和第二过孔连接金属布线层VL10。第一贯通孔结构631a可以与第一过孔连接金属布线层VL9电连接。第二贯通孔结构631b可以与第二过孔连接金属布线层VL10电连接。在附图中，为方便起见，示出了第一过孔连接金属布线层VL9的水平高度与第二过孔连接金属布线层VL10的水平高度相同。
核心管芯612至615中的每一个可以包括第三贯通孔结构633a、第三过孔连接金属布线层VL11、第四贯通孔结构633b和第四过孔连接金属布线层VL12。第三贯通孔结构633a可以与第三过孔连接金属布线层VL11电连接。第四贯通孔结构633b可以与第四过孔连接金属布线层VL12电连接。在附图中，为方便起见，示出了第三过孔连接金属布线层VL11的水平高度与第四过孔连接金属布线层VL12的水平高度相同。
缓冲器管芯611可以从SoC 620接收通过由通道单元分配的凸块602分别提供给通道的信号，或者可以通过凸块602向SoC 620发送信号。例如，凸块602可以包括微凸块。
SoC 620可以通过使用堆叠型存储器件610来执行由半导体封装600支持的多个应用。例如，SoC 620可以包括至少一个处理器，例如CPU、AP、GPU、NPU、张量处理单元(TPU)、视觉处理单元(VPU)、图像信号处理器(ISP)、数字信号处理器(DSP)，并且可以执行专门的算术运算。
SoC 620可以控制堆叠型存储器件610的整体操作。SoC 620可以包括物理层621。物理层621可以包括用于向堆叠型存储器件610的物理层606发送信号或从堆叠型存储器件610的物理层606接收信号的接口电路。SoC 620可以通过物理层621向物理层606提供各种信号。提供给物理层606的信号可以通过贯通孔结构631a、631b、633a和633b以及物理层606的接口电路传输到核心管芯612至615。
中介层630可以将堆叠型存储器件610与SoC 620连接。中介层630可以将堆叠型存储器件610的物理层606与SoC 620的物理层621连接，并且可以提供包括导电材料的物理路径。因此，堆叠型存储器件610和SoC 620可以堆叠在中介层630上并且可以在彼此之间发送和接收信号。
凸块603可以附接在封装衬底640的上部，而焊球604可以附接在封装衬底640的下部。例如，凸块603可以包括倒装芯片凸块。中介层630可以通过凸块603堆叠在封装衬底640上。半导体封装600可以通过焊球604向外部封装或电子设备发送信号或从外部封装或电子设备接收信号。例如，封装衬底640可以包括PCB。
尽管已参考本发明构思的一些示例实施例详细示出和描述了本发明构思，但是应当理解，在不脱离权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
集成电路层，在所述半导体衬底上；
第一金属布线层至第n金属布线层，顺序堆叠在所述半导体衬底与所述集成电路层上，其中n为正整数；
第一贯通孔结构，沿竖直方向从第一过孔连接金属布线层向所述半导体衬底延伸并穿过所述半导体衬底，所述第一过孔连接金属布线层是除所述第一金属布线层之外的第二金属布线层至第n金属布线层中的一个金属布线层；以及
第二贯通孔结构，与所述第一贯通孔结构分开，沿竖直方向从第二过孔连接金属布线层向所述半导体衬底延伸并穿过所述半导体衬底，所述第二过孔连接金属布线层是除所述第一金属布线层之外的第二金属布线层至第n金属布线层中的一个金属布线层。
2.根据权利要求1所述的半导体器件，其中，所述第一贯通孔结构的第一直径与所述第二贯通孔结构的第二直径不同。
3.根据权利要求1所述的半导体器件，其中，
所述第一贯通孔结构的第一直径小于所述第二贯通孔结构的第二直径，
所述第一贯通孔结构与所述集成电路层的一侧分开第一间距，以及
所述第二贯通孔结构与所述集成电路层的另一侧分开第二间距，所述第二间距小于所述第一间距。
4.根据权利要求1所述的半导体器件，其中，所述第一贯通孔结构的第一直径与所述第二贯通孔结构的第二直径相同。
5.根据权利要求4所述的半导体器件，其中：
所述第一贯通孔结构与所述集成电路层的一侧分开第一间距，以及
所述第二贯通孔结构与所述集成电路层的另一侧分开第二间距，所述第二间距与所述第一间距相同。
6.根据权利要求1所述的半导体器件，其中，所述第一过孔连接金属布线层和所述第二过孔连接金属布线层在彼此不同的水平上。
7.根据权利要求1所述的半导体器件，其中，所述第一过孔连接金属布线层和所述第二过孔连接金属布线层在同一水平上。
8.根据权利要求1所述的半导体器件，进一步包括：
上焊盘，在所述第n金属布线层上并与所述第n金属布线层电连接，所述第n金属布线层是第一金属布线层至第n金属布线层中的最上层；以及
下焊盘，在所述半导体衬底的底表面上，并与所述第一贯通孔结构或所述第二贯通孔结构中的相应的一个贯通孔结构电连接。
9.根据权利要求1所述的半导体器件，进一步包括：
重分布层，在所述第n金属布线层上并与所述第n金属布线层电连接，所述第n金属布线层是第一金属布线层至第n金属布线层中的最上层；
凸块焊盘，在所述重分布层上并与所述重分布层电连接；以及
焊料凸块，在所述凸块焊盘上。
10.一种半导体器件，包括：
半导体衬底，包括第一表面和与所述第一表面相对的第二表面；
前端级层，在所述半导体衬底的所述第一表面上，所述前端级层包括集成电路层；
后端级层，在所述前端级层上，所述后端级层包括顺序堆叠在所述集成电路层上并与所述集成电路层电连接的第一金属布线层至第n金属布线层，其中n为正整数；
第一贯通孔结构，沿竖直方向从第一过孔连接金属布线层向所述半导体衬底延伸，并穿过所述后端级层、所述前端级层以及所述半导体衬底的所述第一表面和所述第二表面之间的区域，所述第一过孔连接金属布线层是除所述第一金属布线层之外的第二金属布线层至第n金属布线层中的一个金属布线层；以及
第二贯通孔结构，与所述第一贯通孔结构分开，沿竖直方向从第二过孔连接金属布线层向所述半导体衬底延伸，并穿过所述后端级层、所述前端级层以及所述半导体衬底的所述第一表面和所述第二表面之间的区域，所述第二过孔连接金属布线层是除所述第一金属布线层之外的第二金属布线层至第n金属布线层中的一个金属布线层。
11.根据权利要求10所述的半导体器件，其中，构成所述前端级层的所述集成电路层包括晶体管、电容器或寄存器。
12.根据权利要求10所述的半导体器件，其中，所述后端级层包括：
多个布线绝缘层，被配置为将所述第一金属布线层至第n金属布线层彼此绝缘；以及
多个布线过孔层，在所述多个布线绝缘层中并被配置为将所述第一金属布线层至第n金属布线层连接。
13.根据权利要求10所述的半导体器件，其中，所述第一贯通孔结构和所述第二贯通孔结构中的每一个包括：
导通孔，在所述后端级层、所述前端级层和所述半导体衬底中；
过孔绝缘层，在所述导通孔的内壁上；以及
过孔电极，在所述过孔绝缘层上并填充所述导通孔。
14.根据权利要求10所述的半导体器件，其中，所述第一贯通孔结构的第一高度与所述第二贯通孔结构的第二高度不同。
15.根据权利要求10所述的半导体器件，其中，所述第一贯通孔结构的第一直径与所述第二贯通孔结构的第二直径不同。
16.根据权利要求10所述的半导体器件，其中
所述第二贯通孔结构的第二直径大于所述第一贯通孔结构的第一直径，
所述第二贯通孔结构包括电力传输过孔结构，以及
所述第一贯通孔结构包括信号传输过孔结构。
17.一种半导体器件，包括：
半导体衬底；
前端级层，在所述半导体衬底上，所述前端级层包括集成电路层、被配置为将所述集成电路层绝缘的层间绝缘层、以及在所述层间绝缘层中并与所述集成电路电连接的接触插塞层；
后端级层，在所述前端级层上，所述后端级层包括：顺序堆叠在所述前端级层上并与所述集成电路层电连接的第一金属布线层至第n金属布线层，其中n为正整数；被配置为将所述第一金属布线层至第n金属布线层彼此绝缘的多个布线绝缘层；以及在所述多个布线绝缘层中并被配置为将所述第一金属布线层至第n金属布线层连接的多个布线过孔层；
第一贯通孔结构，沿竖直方向从第一过孔连接金属布线层向所述半导体衬底延伸，并穿过所述多个布线绝缘层、所述层间绝缘层和所述半导体衬底，所述第一过孔连接金属布线层是除所述第一金属布线层之外的第二金属布线层至第n金属布线层中的一个金属布线层；以及
第二贯通孔结构，与所述第一贯通孔结构分开，沿竖直方向从第二过孔连接金属布线层向所述半导体衬底延伸，并穿过所述多个布线绝缘层、所述层间绝缘层和所述半导体衬底，所述第二过孔连接金属布线层是除所述第一金属布线层之外的第二金属布线层至第n金属布线层中的一个金属布线层，
其中，所述第一贯通孔结构在所述集成电路层的一侧的第一排除区中，而所述第二贯通孔结构在所述集成电路层的另一侧的第二排除区中。
18.根据权利要求17所述的半导体器件，其中，所述第一排除区和所述第二排除区中的每一个包括绝缘层。
19.根据权利要求17所述的半导体器件，其中
所述第二贯通孔结构的第二直径大于所述第一贯通孔结构的第一直径，
所述第一贯通孔结构与所述集成电路层的一侧分开第一间距，以及
所述第二贯通孔结构与所述集成电路层的另一侧分开第二间距，所述第二间距小于所述第一间距。
20.根据权利要求17所述的半导体器件，其中，在所述后端级层中，所述第一过孔连接金属布线层和所述第二过孔连接金属布线层在彼此不同的水平上。
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