CN108614787A - 一种ddr3基带板卡 - Google Patents

一种ddr3基带板卡 Download PDF

Info

Publication number
CN108614787A
CN108614787A CN201810426245.9A CN201810426245A CN108614787A CN 108614787 A CN108614787 A CN 108614787A CN 201810426245 A CN201810426245 A CN 201810426245A CN 108614787 A CN108614787 A CN 108614787A
Authority
CN
China
Prior art keywords
ddr3
baseband board
group
chip
board cards
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810426245.9A
Other languages
English (en)
Inventor
王美乐
张治中
席兵
汤晶程
王光亚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing University of Post and Telecommunications
Original Assignee
Chongqing University of Post and Telecommunications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chongqing University of Post and Telecommunications filed Critical Chongqing University of Post and Telecommunications
Priority to CN201810426245.9A priority Critical patent/CN108614787A/zh
Publication of CN108614787A publication Critical patent/CN108614787A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明涉及一种DDR3基带板卡，属于通信技术领域，该基带板卡包含1片现场可编程门阵列(Field‑Programmable Gate Array，FPGA)芯片和多片DDR3内存芯片；多片的DDR3内存芯片均连接至所述FPGA芯片，所述基带板卡为12层结构，多片的DDR3内存芯片分别设置在不同的层级，且12层结构中还设置有4层地平面，从而使得高速信号线的电源与地之间更好地耦合，并减小电磁干扰。本发明通过对基带板卡上的DDR3的设计，保证了基带板传输数据的可靠性，同时考虑到维护效率以及生产成本等问题，降低了工艺复杂度以及生产成本，产生了较好的经济效益。

Description

一种DDR3基带板卡
技术领域
本发明属于通信技术领域，涉及一种DDR3基带板卡。
背景技术
随着国内外仪器仪表的不断发展，基带板作为提供基带算法处理的平台，配合算法完成对仪器仪表的信令解析，同时完成数据的接收与发送、任务调度以及上位机通信等功能，成为通信系统中越来越重要的组成部分。在基带处理模块中，数据的准确传输以及高效的缓存是保证基带板稳定工作的前提。DDR3是应用在计算机及电子产品领域的一种高带宽并行数据总线。相较于DDR2，DDR3新增了重置和ZQ校准功能，单颗内存芯片的容量达到512MB至8GB，内存控制器与DDR3内存模组之间也设计为点对点(Point-to-Point，P2P)或点对双点(Point-to-two-Point，P22P)的关系，大大地减轻了总线的负担，提高了系统性能。目前DDR3的数据速率最高可达到1600Mbps，如此高的数据速率下，如何保证其信号完整性，并且保证主控芯片与DDR3芯片的读写时序准确无误，无疑面临着不可避免的挑战，也成为了基带板设计的重点。
发明内容
有鉴于此，本发明的目的在于提供一种DDR3基带板卡，将FPGA芯片作为主控芯片与DDR3交互，保证信号完整性的前提下设计DDR3芯片。
为达到上述目的，本发明提供如下技术方案：
一种DDR3基带板卡，该基带板卡包含1片现场可编程门阵列(Field-ProgrammableGate Array，FPGA)芯片和多片DDR3内存芯片；
多片的DDR3内存芯片均连接至所述FPGA芯片，所述基带板卡为12层结构，多片的DDR3内存芯片分别设置在不同的层级，且12层结构中还设置有4层地平面，从而使得高速信号线的电源与地之间更好地耦合，并减小电磁干扰。
进一步，所述DDR3内存芯片的数量为4，且采用Fly-by拓扑结构，且4片DDR3内存芯片两两分为一组，采用单面布局格式，且每片DDR3内存芯片通过匹配电阻连接至电源。
进一步，4片所述DDR3内存芯片分别设置在第3/4/9/10层，所述地平面分别设置在第2/5/8/11层。
进一步，每片所述FPGA芯片和DDR3内存芯片的每个电源引脚连接一100nF电容。
进一步，每片所述DDR3内存芯片包含两路电源管脚，分别为电流源VDD管脚和参考源VREF管脚，在所述电流源VDD管脚和参考源VREF管脚上均连接有一0.1μF的去耦电容。
进一步，所述参考源VREF管脚的参考电压分为地址信号参考电压VREFCA和数据总线参考电压VREFDQ，并在布线中区分开。
进一步，每片所述DDR3内存芯片中还包含8组数据走线匹配组以及2组地址走线匹配组，各走线匹配组之间的相对长度差值设置为20mil，差分对之间的误差设置为5mil，差分线到其他线的距离大于25mil，且最长走线长度不超过127mm。
进一步，所述数据走线匹配组以及地址走线匹配组的组内走线间遵循3H原则，组件间间距大于5H，DQS(Data strobe)引脚与DQ(Data input/output)引脚之间的间距为5H，且差分线间的间距小于2倍线宽，差分线内部的长度误差小于5mil，组内等长以DQS为基准，等长控制在20mil以内且即时等长。
进一步，同一组数据走线匹配组设置在一起，且布线走在相同的层面，且所有数据走线均优先将地平面设置为参考平面。
本发明的有益效果在于：本发明提出了一种DDR3基带板卡，将FPGA芯片作为主控芯片与DDR3交互，在保证信号完整性的前提下设计DDR3芯片。通过对基带板卡上的DDR3的设计，保证了基带板传输数据的可靠性，同时考虑到维护效率以及生产成本等问题，降低了工艺复杂度以及生产成本，产生了较好的经济效益。
附图说明
为了使本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图进行说明：
图1本发明的DDR3内存芯片的整体结构图；
图2是FPGA芯片与DDR3内存芯片的引脚连接框图；
图3是电路板的层叠结构图；
图4是4片DDR3内存芯片的拓扑结构；
图5是PS域中DDR3的反射仿真结果；
图6是PS域中DDR3的一对差分线的串扰仿真结果。
具体实施方式
下面将结合附图，对本发明的优选实施例进行详细的描述。
本发明提出了一种DDR3基带板卡，硬件主要包括1片FPGA芯片和4片DDR3芯片。
其中，基带板的层叠结构采用12层，其中4片DDR3作为高速信号层分别占用了第3/4/9/10层，为了使各DDR3芯片有相应完整的参考平面，使高速信号线的电源和地有较好的耦合，分别在第2/5/8/11层设置地平面，有效减小电磁干扰。
基带板中的FPGA芯片和4片DDR3芯片采用Fly-by拓扑结构，4片DDR3芯片两两为一组，采用单面布局格式。所述拓扑结构中在末端的DDR3芯片分别设置终端匹配电阻，DDR3芯片自带ODT内部终结电阻，并行和串行ODT为读写总线提供合适的线路端接和阻抗匹配，减少信号反射，因此周边不需要外接电阻，从而减少了外接元件成本，节约了电路板面积，而且降低了布线复杂度。
FPGA芯片与DDR3芯片的每一个电源引脚都在背面添加一个100nF电容，以便使得芯片的电源去耦效果达到最佳。
DDR3芯片设计2组电源，分别是VDD和VREF。VDD电源电流较大，处理该电源时需要较大的电源平面来完成，并在相应的电源管脚上放置0.1μF的去耦电容；VREF电源作为其他信号接收端的重要参考，走线宽度大于25Mil即可，并在相应管脚上放置0.1μF的去耦电容。
基带板为保证良好的时延控制，在DDR3芯片中设计了8组数据走线匹配组以及2组地址走线匹配组，各匹配组的相对长度差值设置为20mil，差分对之间的误差设置为5mil；差分线到其他线的距离大于25mil。最长走线长度不超过127mm。
除此之外，所述匹配组的组内走线间距遵循3H原则，组间间距大于5H，DQS和DQ间距按5H设计；对于DQS差分线的间距要小于2倍的线宽；差分对内长度误差控制在5mil内；组内等长以DQS为基准，等长控制在20mil以内且尽可能的即时等长。
层叠结构应保证DDR3信号的参考电源或地平面完整，避免信号多次跨越分割，芯片的走线尽量简短，减少过孔数量，避免改变走线参考平面。
DDR3芯片的参考电压信号VREF分为两个信号：为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ，以便VREF的布局上更加方便把各自的滤波电容处理到位，并且在布线上也能区分开来，更加容易控制相互的干扰。
同一组数据线要走在一起，且走在相同的层面，所有的数据线优先考虑以地平面作为参考平面。
如图1所示，本发明设计一种DDR3基带板卡，硬件主要包括1片FPGA芯片和4片DDR3芯片。FPGA芯片采用-7000系列，该系列基于Xilinx可编程SoC结构，集成PS(processing system)和PL(programmable logic)。FPGA芯片的具体型号选择XC7Z100-2FFG900I，该芯片的最大CPU频率高达1GHZ，支持DDR3、DDR3L、DDR2、LPDDR2多种外部内存，具有128个专用外设引脚，同时具有8通道的DMA控制器。基带板中DDR3内存条选择的是型号为MT41K256M16HA-125IT:E，具有4G内存，4个4G的DDR3内存卡为基带处理模块提供了16G的缓存容量。基带板中对DDR3的读写操作通过FPGA控制器实现，芯片均采用BGA封装，由于四片DDR3内存卡对FPGA的缓存区域不同，其中两片存储FPGA的逻辑部分，两片存储FPGA的系统部分，存储逻辑部分的两片DDR3分别与FPGA芯片的BANK34、BANK35相连，存储系统部分的两片DDR3与FPGA芯片的BANK502相连。
由于四片DDR3的存储区域不同，4片DDR3与FPGA的连接方式可以划分为两种情况。其引脚连接的结构框图如图2所示。在FPGA的PL域，BANK35和BANK34的I/O引脚与两片DDR3相连，实现PL域基带数据的缓存，PL的高性能Select IOTM技术支持速率高达1866Mbps的DDR3；PS域中，由BANK502连接两片DDR3实现PS域的数据缓存，PS集成了DDR控制器和相关的物理层接口，包括它自己的一组专用I/O引脚，支持DDR3速度高达1333Mbps。由于FPGA芯片的I/O引脚支持的速率很高，信号完整性成了必须要考虑的问题。而层叠结构、拓扑结构、时延控制、阻抗匹配、布线等均可能会导致信号完整性问题。
基带板的层叠结构采用12层，如图3所示，其中4片DDR3作为高速信号层分别占用了第3/4/9/10层，顶层和底层也分别作为信号层进行布线，为了使各DDR3芯片有相应完整的参考平面，使高速信号线的电源和地有较好的耦合，分别在第2/5/8/11层设置地平面，有效减小电磁干扰。除此之外，考虑到层叠对称以及信号阻抗的要求，在基带板的第6/7层设置电源平面。
如图4所示，基带板中的FPGA芯片和4片DDR3芯片采用Fly-by拓扑结构，4片DDR3芯片两两为一组，采用单面布局格式。拓扑结构中在末端的DDR3芯片分别设置终端匹配电阻，DDR3芯片自带ODT内部终结电阻，并行和串行ODT为读写总线提供合适的线路端接和阻抗匹配，减少信号反射，因此周边不需要外接电阻，从而减少了外接元件成本，节约了电路板面积，而且降低了布线复杂度。
对于FPGA芯片与DDR3芯片的每一个电源引脚，在电路板的背面添加一个100nF电容，以便使得芯片的电源去耦效果达到最佳；DDR3芯片设计2组电源，分别是VDD和VREF。VDD电源电流较大，处理该电源时需要较大的电源平面来完成，并在相应的电源管脚上放置0.1μF的去耦电容；VREF电源作为其他信号接收端的重要参考，走线宽度大于25Mil即可，并在相应管脚上放置0.1μF的去耦电容。DDR3芯片的参考电压信号VREF分为两个信号：为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ，以便VREF的布局上更加方便把各自的滤波电容处理到位，并且在布线上也能区分开来，更加容易控制相互的干扰。
为保证良好的时延控制，在DDR3芯片中设计了8组数据走线匹配组以及2组地址走线匹配组，各匹配组的相对长度差值设置为20mil，差分对之间的误差设置为5mil；差分线到其他线的距离大于25mil。最长走线长度不超过127mm。除此之外，匹配组的组内走线间距遵循3H原则，组间间距大于5H，DQS和DQ间距按5H设计；对于DQS差分线的间距要小于2倍的线宽；差分对内长度误差控制在5mil内；组内等长以DQS为基准，等长控制在20mil以内且尽可能的即时等长；同一组数据线要走在一起，且走在相同的层面，所有的数据线优先考虑以地平面作为参考平面；
为了保证本设计方案的可行性，本发明采用Cadence公司的Allegro PCBDesigner软件进行电路板绘制，信号完整性仿真采用SigXplorer软件，针对仿真的具体项目利用SigXplorer软件提取拓扑，仿真前可以调整仿真的各项参数或自定义仿真项，仿真结果在SigXplorer软件的SigWave窗口中展示。
本次仿真的实例有四片DDR3芯片，仿真激励频率均设置为200MHZ，仿真主要包括反射和串扰两部分。
反射部分以PS域的一片DDR3芯片为例，提取DDR3的地址线，提取的拓扑结构为Fly-by结构。FPGA的激励设置为PULSE模式，DDR3芯片内部的ODT端接匹配设置为49.618欧姆，终端匹配电阻设置为40.2欧姆，自定义仿真以及测量选项都选择反射，最终仿真结果如图5所示。由仿真结果可以看出，虽然FPGA还是有点上冲以及下冲，但是已经控制在合理范围内，并不会对DDR3接收的数据造成严重的影响，振铃现象也可以忽略，整体来说反射较小，满足预期设计要求。
串扰部分以PS域的一片DDR3芯片为例，提取一对差分数据线，在之前的布线中，设置线间距为5mil，线宽为5.9mil，差分阻抗为99.618欧姆，DDR3芯片内部的ODT端接匹配设置为99.618欧姆，在FPGA端添加200Mbps的随机序列作为激励源，截取DDR3数据接收引脚的眼图仿真结果如图6所示。由仿真结果可以看出，眼图的质量很好，证明信号完整性得到很好的保障。
最后说明的是，以上优选实施例仅用以说明发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (9)

1.一种DDR3基带板卡，其特征在于：该基带板卡包含1片现场可编程门阵列(Field-Programmable Gate Array，FPGA)芯片和多片DDR3内存芯片；
多片的DDR3内存芯片均连接至所述FPGA芯片，所述基带板卡为12层结构，多片的DDR3内存芯片分别设置在不同的层级，且12层结构中还设置有4层地平面，从而使得高速信号线的电源与地之间更好地耦合，并减小电磁干扰。
2.根据权利要求1所述的一种DDR3基带板卡，其特征在于：所述DDR3内存芯片的数量为4，且采用Fly-by拓扑结构，且4片DDR3内存芯片两两分为一组，采用单面布局格式，且每片DDR3内存芯片通过匹配电阻连接至电源。
3.根据权利要求2所述的一种DDR3基带板卡，其特征在于：4片所述DDR3内存芯片分别设置在第3/4/9/10层，所述地平面分别设置在第2/5/8/11层。
4.根据权利要求3所述的一种DDR3基带板卡，其特征在于：每片所述FPGA芯片和DDR3内存芯片的每个电源引脚连接一100nF电容。
5.根据权利要求2所述的一种DDR3基带板卡，其特征在于：每片所述DDR3内存芯片包含两路电源管脚，分别为电流源VDD管脚和参考源VREF管脚，在所述电流源VDD管脚和参考源VREF管脚上均连接有一0.1μF的去耦电容。
6.根据权利要求5所述的一种DDR3基带板卡，其特征在于：所述参考源VREF管脚的参考电压分为地址信号参考电压VREFCA和数据总线参考电压VREFDQ，并在布线中区分开。
7.根据权利要求3所述的一种DDR3基带板卡，其特征在于：每片所述DDR3内存芯片中还包含8组数据走线匹配组以及2组地址走线匹配组，各走线匹配组之间的相对长度差值设置为20mil，差分对之间的误差设置为5mil，差分线到其他线的距离大于25mil，且最长走线长度不超过127mm。
8.根据权利要求7所述的一种DDR3基带板卡，其特征在于：所述数据走线匹配组以及地址走线匹配组的组内走线间遵循3H原则，组件间间距大于5H，DQS(Data strobe)引脚与DQ(Data input/output)引脚之间的间距为5H，且差分线间的间距小于2倍线宽，差分线内部的长度误差小于5mil，组内等长以DQS为基准，等长控制在20mil以内且即时等长。
9.根据权利要求8所述的一种DDR3基带板卡，其特征在于：同一组数据走线匹配组设置在一起，且布线走在相同的层面，且所有数据走线均优先将地平面设置为参考平面。
CN201810426245.9A 2018-05-07 2018-05-07 一种ddr3基带板卡 Pending CN108614787A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810426245.9A CN108614787A (zh) 2018-05-07 2018-05-07 一种ddr3基带板卡

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810426245.9A CN108614787A (zh) 2018-05-07 2018-05-07 一种ddr3基带板卡

Publications (1)

Publication Number Publication Date
CN108614787A true CN108614787A (zh) 2018-10-02

Family

ID=63662052

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810426245.9A Pending CN108614787A (zh) 2018-05-07 2018-05-07 一种ddr3基带板卡

Country Status (1)

Country Link
CN (1) CN108614787A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109800534A (zh) * 2019-02-14 2019-05-24 广东高云半导体科技股份有限公司 Fpga设计电路图生成方法、装置、计算机设备及存储介质
CN113612908A (zh) * 2021-07-30 2021-11-05 湖北三江航天万峰科技发展有限公司 一种基于fpga的图像采集及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203054679U (zh) * 2012-12-31 2013-07-10 福建星网视易信息系统有限公司 一种pcb主板
CN104991882A (zh) * 2015-06-11 2015-10-21 哈尔滨工程大学 一种基于多处理器协作的用于软件无线电的基带板卡

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203054679U (zh) * 2012-12-31 2013-07-10 福建星网视易信息系统有限公司 一种pcb主板
CN104991882A (zh) * 2015-06-11 2015-10-21 哈尔滨工程大学 一种基于多处理器协作的用于软件无线电的基带板卡

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
IKAMI S等: "Practical analysis on 20H rule for PCB", 《SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY & INTERNATIONAL ZURICH SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY.SINGAPORE: IEEE PRESS》 *
李赟伟: "三网融合系统基带高速处理板的设计与实现", 《中国优秀硕士学位论文全文数据库(电子期刊)信息科技辑》 *
王明: "综测仪中面向LTE_A的基带处理板卡的设计与实现", 《中国优秀硕士学位论文全文数据库(电子期刊)信息科技辑》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109800534A (zh) * 2019-02-14 2019-05-24 广东高云半导体科技股份有限公司 Fpga设计电路图生成方法、装置、计算机设备及存储介质
CN109800534B (zh) * 2019-02-14 2020-03-10 广东高云半导体科技股份有限公司 Fpga设计电路图生成方法、装置、计算机设备及存储介质
CN113612908A (zh) * 2021-07-30 2021-11-05 湖北三江航天万峰科技发展有限公司 一种基于fpga的图像采集及显示装置

Similar Documents

Publication Publication Date Title
US6654270B2 (en) Directional coupling memory module
US6978328B1 (en) Bus system, memory system, printed circuit board and directional coupler
US7205789B1 (en) Termination arrangement for high speed data rate multi-drop data bit connections
US7640386B2 (en) Systems and methods for providing memory modules with multiple hub devices
US8988102B2 (en) On-die termination
KR100689967B1 (ko) 개선된 멀티 모듈 메모리 버스 구조를 가진 메모리 시스템
US20100005218A1 (en) Enhanced cascade interconnected memory system
KR101245096B1 (ko) 상호연결 시스템에서의 스큐 관리
KR20100052394A (ko) 적층 메모리 어레이
CN109951954A (zh) 具有到其他印刷电路板的三维互连的印刷电路板（pcb）
CN207895438U (zh) 一种fpga与dsp多核异构加速计算板卡
CN108614787A (zh) 一种ddr3基带板卡
CN201878182U (zh) 一种基于fpga的总线型通信系统
US9336834B2 (en) Offsetting clock package pins in a clamshell topology to improve signal integrity
WO2006004711A1 (en) High speed memory modules utilizing on-pin capacitors
CN103761137A (zh) 光纤反射内存卡及光纤反射内存网
CN111586969A (zh) 电路布线方法、ddr4内存电路及电子设备
CN203054679U (zh) 一种pcb主板
US10360970B1 (en) Standing and resonant wave clocking in DDR RCD and data buffer
Mutnury et al. Analysis of fully buffered DIMM interface in high-speed server applications
Lee et al. Parallel branching of two 2-DIMM sections with write-direction impedance matching for an 8-drop 6.4-Gb/s SDRAM interface
CN207319696U (zh) 一种低功耗双列直插式存储器
CN107845393A (zh) Ddr信号布线板、印刷电路板以及电子装置
CN107507637B (zh) 一种低功耗双列直插式存储器及其增强驱动方法
CN205564744U (zh) 一种具有两路低时序偏差biu的arinc 659总线控制电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20181002

RJ01 Rejection of invention patent application after publication