CN205564744U - 一种具有两路低时序偏差biu的arinc 659总线控制电路 - Google Patents

Abstract

一种具有两路低时序偏差BIU的ARINC 659总线控制电路，将两路ARINC 659接口单元、一个8051单片机，一路I2C、一路UART、一路SPI和一路CAN总线接口集成在同一总线控制电路上；在该电路的物理实现过程中，在管脚排布阶段将两路BIU的管脚进行对称排布，将其它功能模块的管脚按照功能类别和工作频率排布，在版图布局阶段将两路BIU的逻辑单元和存储单元进行对称布局，并将其它逻辑功能模块根据工作频率分别布局。本实用新型的总线控制电路大幅度提高了单一芯片的集成度，其管脚排布和版图布局方法有效解决了两路ARINC 659BIU的时序偏差问题，大幅度减少芯片内部的布线交叉，降低了不同工作频率模块之间的干扰，保证总线控制电路工作的稳定可靠。

Description

一种具有两路低时序偏差BIU的ARINC 659总线控制电路

技术领域

本实用新型涉及一种具有两路低时序偏差BIU(Bus Interface Unit，总线接口单元)的ARINC(Aeronautical Radio Incorporated，航空无线电设备公司)659总线控制电路，属于半导体数字集成电路设计领域，主要应用于半导体数字集成电路逻辑设计及其物理实现过程，解决同一芯片中两路对称数字逻辑单元时序偏差的问题。

背景技术

应用于计算机系统的总线控制电路，是系统内各模块之间进行通信的核心。ARINC 659总线，是一种基于时间触发而不是基于事件触发的分布式高速串行内总线，其总线通信协议规定了总线上的LRM(Line Replaceable Modules，在线可更换模块)之间数据交换和传输的标准，并且每一个LRM中包含两个BIU。

ARINC 659总线控制电路中的两路BIU互为冗余校验，在逻辑功能和结构上完全一样，并且具有各自的时钟输入。由于两路BIU的时钟分别由各自的晶振产生，两路BIU的时序就会产生偏差。根据ARINC 659总线协议，两路BIU之间的时序偏差(skew)包含三种：空间时序偏差(Spatial Skew)、时间时序偏差(Temporal Skew)，以及XY偏差(XY SKew)。Spatial Skew是由LRM背板总线上的位置、电容、背板电特性等空间因素造成的偏差；Temporal Skew是两个LRM上的不同元件的不同传输延时造成的偏差，以上二者均与芯片的设计无关。XY Skew是特指在最新一次的重同步脉冲之后，两个BIU之间的Skew，是芯片内部传输延时的反映，与芯片设计有关。因此，在芯片设计中，XY Skew的最小化会降低对Spatial Skew和Temporal Skew的要求。

对于两路BIU之间的时序偏差，计算机系统会通过内同步机制，即定期纠正模块间两个晶振之间的漂移，确保相互之间的精确度。ARINC 659总线协议要求：两路BIU之间的时序误差，必须保证在特定晶振的漂移量的前提下，重同步的周期不对总线信息造成影响。

目前，基于ARINC 659协议架构所设计的电路，往往只包括ARINC 659总线控制模块，功能过于单一，而在很多板级应用场合，经常会用到同样的接口器件，比如I2C、UART、SPI等，采用分立器件就会占用大量的板级空间和重量，降低系统的集成度。而在ARINC 659总线控制电路的物理实现过程中，通常在芯片的管脚排布和版图布局上，只关注板级应用时的走线设计，缺少依据两路BIU对称的特点进行针对性的考量，这样就会给两路BIU的时序偏差带来更大的不确定性和偏差，降低板级应用时的设计裕量，同时还会给后续版图设计的走线和时序收敛带来很大的困难，甚至难以做到时序的完全收敛，无法完成物理实现。

实用新型内容

本实用新型的技术解决的问题是：克服现有ARINC 659总线控制电路单一芯片集成度不高的问题，将两路ARINC 659接口单元、一个8051单片机，一路I2C、一路UART、一路SPI和一路CAN总线接口集成在同一总线控制电路芯片上；在总线控制电路的物理实现过程中，克服现有的管脚排布和版图布局导致的时序偏差过大的不足，提出了一种通过以正方形对角线为对称轴进行管脚对称排布和版图对称布局的途径，有效降低ARINC 659总线控制电路两路BIU时序偏差的方法。本实用新型针对ARINC 659总线控制电路单一芯片集成度不高和两路BIU的时序偏差问题，既丰富了单一芯片的功能，又可以保证两路BIU的时序一致性，同时大幅度减少芯片内部的布线交叉，降低了不同工作频率模块之间的干扰，保证总线控制电路工作的稳定可靠。

本实用新型的技术解决方案是：一种具有两路低时序偏差BIU的ARINC659总线控制电路，包括内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口、通用输入输出GPIO接口、8051单片机、第一8位-32位桥、第二8位-32位桥、第三8位-32位桥、第一数据RAM、第一指令RAM、第二数据RAM、第二指令RAM、第一总线接口单元BIU、第二总线接口单元BIU和MCU总线；

内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口、通用输入输出GPIO接口、8051单片机、第一8位-32位桥、第二8位-32位桥、第三8位-32位桥、第一数据RAM、第一指令RAM、第二数据RAM、第二指令RAM、第一总线接口单元BIU、第二总线接口单元BIU和MCU总线集成在同一片芯片上；

将该芯片通过对称轴划分为相对称的两部分，第一部分上设置第一总线接口单元BIU、第一数据RAM、第一指令RAM、第一8位-32位桥、内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口、通用输入输出GPIO接口；第二部分上放置第二BIU、第二数据RAM、第二指令RAM、第二8位-32位桥、8051单片机；在对称轴上且跨越第一部分和第二部分放置第三8位-32位桥、MCU总线；

第一总线接口单元BIU、通用输入输出GPIO接口紧贴芯片的第一部分的边缘；内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口位于控制器局域网CAN总线接口和通用输入输出GPIO接口之间，且紧贴芯片的第一部分的边缘；第一数据RAM、第一指令RAM位于第一总线接口单元BIU和对称轴之间；第一8位-32位桥位于第一数据RAM与MCU总线之间；

第二总线接口单元BIU、8051单片机紧贴芯片的第二部分的边缘，第二数据RAM、第二指令RAM位于第二总线接口单元BIU与对阵轴之间；第二8位-32位桥位于第二数据RAM与MCU总线之间；

第一总线接口单元BIU和第一总线接口单元BIU相对于对阵轴对阵分布，且第一总线接口单元BIU的输出到其输出管脚的距离与第二总线接口单元BIU的输出到其输出管脚的距离相等。

所述8051单片机，接收外部启动8位指令后，将外部指令进行解析后，根据外部指令中的地址内容，选择通过GPIO，或者MCU总线进行数据通信；MCU总线，即Micro-Control Unit总线，是8位单片机和其它模块进行数据通讯的总线，根据接收到的8位单片机指令信息选择相应的接口进行通信；

当选择通过GPIO进行数据通信，8051单片机通过GPIO能够与外部进行数据通信；

当选择通过MCU总线进行数据通信时，MCU总线根据8051单片机发来的解析后的外部指令中的地址内容，选择通过I2C、UART、SPI或CAN总线接口与外部进行数据通信，即内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口从外部接收8位数据送至MCU总线，MCU总线将该8位数据送至第一8位-32位桥、第二8位-32位桥，8051单片机能够读取MCU总线上的8位数据或读取后向MCU总线发送8位数据；或者通过MCU总线将8051单片机解析后的外部8位指令传递给第三8位-32位桥；8位-32位桥，可以采用32位移位寄存器来实现，当接收8位数据转化为32位数据时，第一个时钟周期接收第八位数据存入到32位移位寄存器的低八位，第二个时钟周期接收第八至十五位数据存入到32位移位寄存器的第八至十五位，第三个时钟周期接收第十六至二十三位数据存入到32位移位寄存器的第十六至二十三位，第四个时钟周期接收第二十四至三十一位数据存入到32位移位寄存器的第二十四至三十一位；当32位数据转化为8位数据时，第一个时钟周期发送32位移位寄存器的第八位，第二个时钟周期发送32位移位寄存器的第八至十五位，第一个时钟周期发送32位移位寄存器的第十六至二十三位，第一个时钟周期发送32位移位寄存器的第二十四至三十一位。

第一8位-32位桥将MCU总线发来的8位数据转换为32位数据发送给第一数据RAM，或者将第一数据RAM的32位数据转换为8位数据供MCU总线读取；第二8位-32位桥将MCU总线发来的8位数据转换为32位数据发送给第二数据RAM，或者将第二数据RAM的32位数据转换为8位数据供MCU总线读取；第三8位-32位桥将MCU总线发来的8位指令信息转换为32位指令信息发送给第一指令RAM和第二指令RAM；第一总线接口单元BIU读取第一指令RAM中的指令，根据指令信息，选择读取第一数据RAM中的数据并转换成符合ARINC 659标准协议格式的数据发送到外部端口，或者接收外部端口符合ARINC 659标准协议格式的数据并存储到第一数据RAM；第二总线接口单元BIU读取第二指令RAM中的指令，根据指令信息，选择读取第二数据RAM中的数据并转换成符合ARINC 659标准协议格式的数据发送到外部端口，或者是接收外部端口符合ARINC 659标准协议格式的数据并存储到第二数据RAM；第一总线接口单元BIU和第二总线接口单元BIU通过外部端口进行数据交互，实现配对交叉校验。第一总线接口单元BIU、第二总线接口单元BIU的实现，可以采用霍尼韦尔公司的ARINC 659总线控制电路模块实现。

所述芯片，即总线控制电路，的外部共设置有多个管脚，分别为第一路BIU时钟clk_x、第二路BIU时钟clk_y、8051单片机时钟clk_mcu、接口时钟clk_double、全局复位信号rst、I2C双向时钟线scl_data、I2C双向数据线sda_data、UART发送输出信号uart_tx、UART接收输入信号uart_rx、SPI输出时钟信号spi_sck、SPI数据发送spi_mosi、SPI数据接收spi_miso、CAN接口发送can_tx、CAN接口接收can_rx、GPIO 8位双向口p3[7:0]、GPIO 8位双向口p2[7:0]、GPIO 8位双向口p1[7:0]、GPIO 8位双向口p0[7:0]、8051单片机16位外部扩展地址ext_addr[15:0]、8051单片机8位外部扩展数据ext_data[7:0]、8051单片机外部扩展数据空间读使能ext_rd_n、8051单片机外部扩展数据空间写使能ext_wr_n、8051单片机外部扩展程序空间读使能ext_psrd_n、8051单片机外部扩展程序空间写使能ext_pswr_n、8051单片机定时器0信号mcu_t0_in、8051单片机定时器1信号mcu_t1_in、8051单片机定时器0输出信号mcu_t0_out、8051单片机定时器1输入信号mcu_t1_out、8051单片机串口0输入信号mcu_rxd0_in、8051单片机串口0输出信号mcu_txd0、8051单片机串口0输出信号mcu_rxd0_out、8051单片机中断0输入信号mcu_int0_n、8051单片机中断1输入信号mcu_int1_n、ARINC 659总线机柜号cabpos[3：0]、ARINC 659总线机柜号奇校验cabpos_prty、ARINC659总线节点lrmid[4：0]、ARINC 659总线节点奇校验lrmid_prty、第一路BIU的A组输入时钟axck、第一路BIU的A组输入数据axd0、第一路BIU的A组输入数据axd1、第一路BIU的B组输入时钟bxck、第一路BIU的B组输入输入bxd0、第一路BIU的B组输入数据bxd1、第一路BIU的A组输出时钟oaxck、第一路BIU的A组输出数据oaxd0、第一路BIU的A组输出数据oaxd1、第一路BIU的B组输出时钟obxck、第一路BIU的B组输出数据obxd0、第一路BIU的B组输出数据obxd1、第二路BIU的A组输入时钟ayck、第二路BIU的A组输入数据ayd0、第二路BIU的A组输入数据ayd1、第二路BIU的B组输入时钟byck、第二路BIU的B组输入输入byd0、第二路BIU的B组输入数据byd1、第二路BIU的A组输出时钟oayck、第二路BIU的A组输出数据oayd0、第二路BIU的A组输出数据oayd1、第二路BIU的B组输出时钟obyck、第二路BIU的B组输出数据obyd0、第二路BIU的B组输出数据obyd1；

全局复位信号rst与所有模块相连，在电路上电后，接收低电平脉冲，对电路进行复位；第一路BIU时钟clk_x与第一BIU、第一数据RAM和第一指令RAM相连，作为时钟信号；第二路BIU时钟clk_y与第二BIU、第二数据RAM和第二指令RAM相连，作为时钟信号；8051单片机时钟clk_mcu与GPIO、8051单片机相连，作为时钟信号；接口时钟clk_double与I2C、UART、SPI、CAN总线、MCU总线、第一8位-32位桥、第二8位-32位桥、第三8位-32位桥、第一数据RAM、第一指令RAM、第二数据RAM、第二指令RAM，作为时钟信号。

I2C双向时钟线scl_data与I2C接口模块相连，作为I2C接口模块接收或发送数据时的时钟信号；

I2C双向数据线sda_data与I2C接口模块相连，作为I2C接口模块接收或发送数据时的数据端口；

UART发送输出信号uart_tx与UART接口模块相连，作为UART接口模块的发送数据端口；

UART接收输入信号uart_rx与UART接口模块相连，作为UART接口模块的接收数据端口；

SPI输出时钟信号spi_sck与SPI接口模块相连，作为SPI接口模块的时钟信号；

SPI数据发送spi_mosi与SPI接口模块相连，作为SPI接口模块的发送数据端口；

SPI数据接收spi_miso与SPI接口模块相连，作为SPI接口模块的接收数据端口；

CAN接口发送can_tx与CAN接口模块相连，作为CAN接口模块的发送数据端口；

CAN接口接收can_rx与CAN接口模块相连，作为CAN接口模块的接收数据端口；

GPIO 8位双向口p3[7:0]、p2[7:0]、p1[7:0]、p0[7:0]与GPIO模块相连，作为通用数据输入或输出端口；

8051单片机16位外部扩展地址ext_addr[15:0]与8051单片机相连，作为8051单片机访问外部存储器的16位地址端口，可访问外部64K外部存储空间；

8051单片机8位外部扩展数据ext_data[7:0]与8051单片机相连，作为8051单片机访问外部存储器的8位数据端口；

8051单片机外部扩展数据空间读使能ext_rd_n与8051单片机相连，为低电平时，表示8051单片机读取外部数据存储空间的数据，高电平为无效态；

8051单片机外部扩展数据空间写使能ext_wr_n与8051单片机相连，为低电平时，表示8051单片机向外部数据存储空间写入数据，高电平为无效态；

8051单片机外部扩展程序空间读使能ext_psrd_n与8051单片机相连，为低电平时，表示8051单片机读取外部指令存储空间的数据，高电平为无效态；

8051单片机外部扩展程序空间写使能ext_pswr_n与8051单片机相连，为低电平时，表示8051单片机向外部指令存储空间写入数据，高电平为无效态；

8051单片机定时器0信号mcu_t0_in、8051单片机定时器1信号mcu_t1_in与8051单片机相连，作为8051单片机接收外部定时的输入端口；

8051单片机定时器0输出信号mcu_t0_out、8051单片机定时器1输入信号mcu_t1_out与8051单片机相连，作为8051单片机内部定时器的输出端口；

8051单片机串口0输入信号mcu_rxd0_in与8051单片机相连，作为8051单片机接收外部串行数据的输入端口；

8051单片机串口0输出信号mcu_txd0、8051单片机串口0输出信号mcu_rxd0_out与8051单片机相连，作为8051单片机发送串行数据的输出端口；

8051单片机中断0输入信号mcu_int0_n、8051单片机中断1输入信号mcu_int1_n与8051单片机相连，作为8051单片机接收外部中断信号的输入端口；

ARINC 659总线机柜号cabpos[3：0]、ARINC 659总线机柜号奇校验cabpos_prty、ARINC 659总线节点lrmid[4：0]、ARINC 659总线节点奇校验lrmid_prty与第一路BIU、第二路BIU相连，分别作为ARINC 659总线控制电路在系统中的识别码和校验码。

第一路BIU的A组输入时钟axck、第一路BIU的A组输入数据axd0、第一路BIU的A组输入数据axd1、第一路BIU的B组输入时钟bxck、第一路BIU的B组输入输入bxd0、第一路BIU的B组输入数据bxd1、第一路BIU的A组输出时钟oaxck、第一路BIU的A组输出数据oaxd0、第一路BIU的A组输出数据oaxd1、第一路BIU的B组输出时钟obxck、第一路BIU的B组输出数据obxd0、第一路BIU的B组输出数据obxd1与第一路BIU相连，作为第一路BIU的总线通信接口，接收外部的数据，或者向外部发送数据；

第二路BIU的A组输入时钟ayck、第二路BIU的A组输入数据ayd0、第二路BIU的A组输入数据ayd1、第二路BIU的B组输入时钟byck、第二路BIU的B组输入输入byd0、第二路BIU的B组输入数据byd1、第二路BIU的A组输出时钟oayck、第二路BIU的A组输出数据oayd0、第二路BIU的A组输出数据oayd1、第二路BIU的B组输出时钟obyck、第二路BIU的B组输出数据obyd0、第二路BIU的B组输出数据obyd1与第二路BIU相连作为第二路BIU的总线通信接口，接收外部的数据，或者向外部发送数据。

第一路BIU和第二路BIU共用的信号到两路BIU的延迟，要求保持一致。第一路BIU的端口与第一路BIU内部模块的延迟，与第二路BIU的端口与第二路BIU内部模块的延迟要求保持一致。

所述芯片的封装管壳选型为中国电子科技集团公司第十三研究所研制的QFP256，即Quad Flat Package，方型扁平封装，该管壳为具有256引脚的正方形管壳。

所述芯片为正方形，采用正方形管壳，左下角至右上角的对角线为对称轴，第一总线接口单元BIU和第二总线接口单元BIU的信号引脚对称排布，clk_x、rst、cabpos[3]、cabpos[2]、cabpos[1]、cabpos[0]、cabpos_prty、axck、axd0、axd1、bxck、bxd0、bxd1、oaxck、oaxd0、oaxd1、obxck、obxd0、obxd1、clk_double、scl_data、sda_data、uart_tx、uart_rx、spi_sck、spi_mosi、spi_miso、can_tx、can_rx在正方形管壳的左侧；clk_y、lrmid[4]、lrmid[3]、lrmid[2]、lrmid[1]、lrmid[0]、lrmid_prty、ayck、ayd0、ayd1、byck、byd0、byd1、oayck、oayd0、oayd1、obyck、obyd0、obyd1、ext_rd_n、ext_wr_n、mcu_t0_in、mcu_t1_in、mcu_t0_out、mcu_t1_out、mcu_rxd0_in、mcu_txd0、mcu_rxd0_out、mcu_int0_n、mcu_int1_n在正方形管壳的下方；p3[7:0]、p2[7:0]、p1[7:0]、p0[7:0]在正方形管壳的上方；clk_mcu、ext_addr[15:0]、ext_data[7:0]在正方形管壳的右侧。

所述芯片为正方形，第一总线接口单元BIU和第二总线接口单元BIU的管脚进行对称排布，对称轴是正方形管壳左下方至右上方的对角线，第一路BIU的管脚排布管壳的左侧，第二路BIU的管脚排布管壳的下方。

所述第一总线接口单元BIU和第二总线接口单元BIU以外的其它管脚根据功能类别和工作频率的不同，工作频率相对较高的高频逻辑I2C、UART、SPI、CAN总线的管脚相互临近分布管壳的左侧，工作频率相对较低的低频逻辑GPIO和8051单片机的管脚相互临近分布管壳的上方、右侧和下方。

所述芯片为正方形，将第一总线接口单元BIU和第二总线接口单元BIU的逻辑单元和存储单元的版图进行对称布局，对称轴是正方形左下方至右上方的对角线，第一路BIU的逻辑单元和存储单元布局在正方形的左侧，第二路BIU的逻辑单元和存储单元布局在正方形的下方。

所述芯片为正方形，第一总线接口单元BIU和第二总线接口单元BIU以外的其它逻辑功能模块在临近各自管脚的位置布局，根据功能类别和工作频率的不同，工作频率相对较高的高频逻辑I2C、UART、SPI、CAN总线模块布局在正方形的左侧，工作频率相对较低的低频逻辑GPIO布局在正方形的上方，8051单片机模块布局在正方形的右侧，MCU总线模块布局在版图的对角线上，将第一8位-32位桥布局在MCU总线和第一数据RAM之间，将第二8位-32位桥布局在MCU总线和第二数据RAM之间，将第三8位-32位桥布局在MCU总线、第一指令RAM和第二指令RAM之间。

本实用新型与现有技术相比有益效果为：

(1)本实用新型通过将两路ARINC 659接口单元、一个8051单片机，一路I2C、一路UART、一路SPI和一路CAN总线接口集成在同一总线控制电路的芯片上，将板级应用经常采用的接口单元集成到一个芯片上，丰富了单一芯片的功能，提高了单一芯片的集成度。

(2)本实用新型的总线控制电路，通过采用正方形扁平封装的管壳，为管脚的对称排布和版图的对称布局提供了条件。

(3)本实用新型通过步骤(1)，在管脚排布阶段，将两路BIU的管脚以正方形管壳对角线为对称轴进行对称排布，为后续版图布局中两路BIU逻辑单元的对称布局和降低两路时序偏差提供了条件，能够有效利用管壳的管脚，便于板级应用中的走线设计。

(4)本实用新型通过步骤(2)，在管脚排布阶段，将两路BIU外的管脚根据工作频率的不同和功能类别进行排布，将工作频率相对较高的高频逻辑的管脚临近排布，工作频率相对较低的低频逻辑的管脚临近排布，为后续版图布局中高频逻辑和低频逻辑单元的独立布局提供了条件。

(5)本实用新型通过步骤(3)，在版图布局阶段，将ARINC 659总线控制电路两路BIU的逻辑单元以正方形管壳对角线为对称轴进行对称布局，从而保证两路BIU的布线和时序的一致性，降低了时序偏差，并且两路BIU相互独立，降低了噪声、串扰的影响，保证总线控制电路工作的可靠性，同时内部功耗相对均匀分配，输入/输出供电端口也均匀分布，提高供电的稳定性。

(6)本实用新型通过步骤(4)，在版图布局阶段，将两路BIU外的其它逻辑功能模块在临近各自管脚的位置布局，根据工作频率的不同和功能的相关性，工作频率相对较高的高频逻辑I2C、UART、SPI、CAN总线模块布局在版图的左侧，工作频率相对较低的低频逻辑GPIO布局在版图的上方，8051单片机模块布局在版图的右侧，能够降低不同工作频率模块之间的干扰，并且便于板级应用时的走线设计；MCU总线模块布局在版图的对角线上，能够降低版图设计中的走线拥堵，并且防止走线过长。

附图说明

图1是本实用新型的具有两路低时序偏差BIU的ARINC 659总线控制电路的组成结构图；

图2是本实用新型的具有两路低时序偏差BIU的ARINC 659总线控制电路的管脚排布图；

图3是本实用新型的具有两路低时序偏差BIU的ARINC 659总线控制电路的版图布局。

具体实施方式

本实用新型的基本思路为：一种具有两路低时序偏差BIU的ARINC 659总线控制电路，将两路ARINC 659接口单元、一个8051单片机，一路I2C、一路UART、一路SPI和一路CAN总线接口集成在同一总线控制电路上；在该电路的物理实现过程中，在管脚排布阶段将两路BIU的管脚进行对称排布，将其它功能模块的管脚按照功能类别和工作频率排布，在版图布局阶段将两路BIU的逻辑单元和存储单元进行对称布局，并将其它逻辑功能模块根据工作频率分别布局。本实用新型的总线控制电路大幅度提高了单一芯片的集成度，其管脚排布和版图布局方法有效解决了两路ARINC 659BIU的时序偏差问题，大幅度减少芯片内部的布线交叉，降低了不同工作频率模块之间的干扰，保证总线控制电路工作的稳定可靠。

实施例1：

如图1所示，本实用新型的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，包括一路内部集成总线(Inter-Integrated Circuit，I2C)接口、一路通用异步收发传输器(Univsersal Asynchronous Receiver/Transmitter，UART)接口、一路串行外设接口(Serial Peripheral Interface，SPI)、一路控制器局域网(Controller Area Network，CAN)总线接口、通用输入/输出(GeneralPurpose Input Output，GPIO)、8051单片机、第一8位-32位桥、第二8位-32位桥、第三8位-32位桥、第一数据RAM、第一指令RAM、第二数据RAM、第二指令RAM、第一BIU、第二BIU、MCU总线。

如表1所示，本实用新型的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其外部包括116个管脚。

表1

如图2所示，本实用新型采用的管脚排布由外壳1、盖板2、管脚3、管脚标识4、两路BIU共享管脚5、第一BIU管脚6、第二BIU管脚7、UART、IC、SPI和CAN总线接口管脚8、GPIO管脚9，以及MCU管脚10组成。

在管壳左侧，自下向上均匀排布以下管脚：clk_x、rst、cabpos[3]、cabpos[2]、cabpos[1]、cabpos[0]、cabpos_prty、axck、axd0、axd1、bxck、bxd0、bxd1、oaxck、oaxd0、oaxd1、obxck、obxd0、obxd1、scl_data、sda_data、uart_tx、uart_rx、clk_double、spi_sck、spi_mosi、spi_miso、can_tx、can_rx；在管壳下方，自左向右均匀排布以下管脚：clk_y、lrmid[4]、lrmid[3]、lrmid[2]、lrmid[1]、lrmid[0]、lrmid_prty、ayck、ayd0、ayd1、byck、byd0、byd1、oayck、oayd0、oayd1、obyck、obyd0、obyd1、ext_rd_n、ext_wr_n、mcu_t0_in、mcu_t1_in、mcu_t0_out、mcu_t1_out、mcu_rxd0_in、mcu_txd0、mcu_rxd0_out、mcu_int0_n、mcu_int1_n；在管壳上方，自左向右均匀排布以下管脚：p3[7]、p3[6]、p3[5]、p3[4]、p3[3]、p3[2]、p3[1]、p3[0]、p2[7]、p2[6]、p2[5]、p2[4]、p2[3]、p2[2]、p2[1]、p2[0]、p1[7]、p1[6]、p1[5]、p1[4]、p1[3]、p1[2]、p1[1]、p1[0]、p0[7]、p0[6]、p0[5]、p0[4]、p0[3]、p0[2]、p0[1]、p0[0]；在管壳右侧，自下向上均匀排布以下管脚：clk_mcu、ext_addr[15]、ext_addr[14]、ext_addr[13]、ext_addr[12]、ext_addr[11]、ext_addr[10]、ext_addr[9]、ext_addr[8]、ext_addr[7]、ext_addr[6]、ext_addr[5]、ext_addr[4]、ext_addr[3]、ext_addr[2]、ext_addr[1]、ext_addr[0]、ext_data[7]、ext_data[6]、ext_data[5]、ext_data[4]、ext_data[3]、ext_data[2]、ext_data[1]、ext_data[0]；在管壳各边的空余管脚，排布电源/地对。该步骤的优选方案是在管壳左侧自下向上前两个管脚排布电源/地对，第三个管脚排布时钟clk_x；在管壳下方自左向右前两个管脚排布电源/地对，第三个管脚排布时钟clk_y；clk_double排布UART和SPI管脚的中间；在管壳右侧自下向上前两个管脚排布电源/地对，第三个管脚排布时钟clk_mcu。

所述芯片，即总线控制电路，的外部共设置有多个管脚，分别为第一路BIU时钟clk_x、第二路BIU时钟clk_y、8051单片机时钟clk_mcu、接口时钟clk_double、全局复位信号rst、I2C双向时钟线scl_data、I2C双向数据线sda_data、UART发送输出信号uart_tx、UART接收输入信号uart_rx、SPI输出时钟信号spi_sck、SPI数据发送spi_mosi、SPI数据接收spi_miso、CAN接口发送can_tx、CAN接口接收can_rx、GPIO 8位双向口p3[7:0]、GPIO 8位双向口p2[7:0]、GPIO 8位双向口p1[7:0]、GPIO 8位双向口p0[7:0]、8051单片机16位外部扩展地址ext_addr[15:0]、8051单片机8位外部扩展数据ext_data[7:0]、8051单片机外部扩展数据空间读使能ext_rd_n、8051单片机外部扩展数据空间写使能ext_wr_n、8051单片机外部扩展程序空间读使能ext_psrd_n、8051单片机外部扩展程序空间写使能ext_pswr_n、8051单片机定时器0信号mcu_t0_in、8051单片机定时器1信号mcu_t1_in、8051单片机定时器0输出信号mcu_t0_out、8051单片机定时器1输入信号mcu_t1_out、8051单片机串口0输入信号mcu_rxd0_in、8051单片机串口0输出信号mcu_txd0、8051单片机串口0输出信号mcu_rxd0_out、8051单片机中断0输入信号mcu_int0_n、8051单片机中断1输入信号mcu_int1_n、ARINC 659总线机柜号cabpos[3：0]、ARINC 659总线机柜号奇校验cabpos_prty、ARINC659总线节点lrmid[4：0]、ARINC 659总线节点奇校验lrmid_prty、第一路BIU的A组输入时钟axck、第一路BIU的A组输入数据axd0、第一路BIU的A组输入数据axd1、第一路BIU的B组输入时钟bxck、第一路BIU的B组输入输入bxd0、第一路BIU的B组输入数据bxd1、第一路BIU的A组输出时钟oaxck、第一路BIU的A组输出数据oaxd0、第一路BIU的A组输出数据oaxd1、第一路BIU的B组输出时钟obxck、第一路BIU的B组输出数据obxd0、第一路BIU的B组输出数据obxd1、第二路BIU的A组输入时钟ayck、第二路BIU的A组输入数据ayd0、第二路BIU的A组输入数据ayd1、第二路BIU的B组输入时钟byck、第二路BIU的B组输入输入byd0、第二路BIU的B组输入数据byd1、第二路BIU的A组输出时钟oayck、第二路BIU的A组输出数据oayd0、第二路BIU的A组输出数据oayd1、第二路BIU的B组输出时钟obyck、第二路BIU的B组输出数据obyd0、第二路BIU的B组输出数据obyd1；

全局复位信号rst与所有模块相连，在电路上电后，接收低电平脉冲，对电路进行复位；第一路BIU时钟clk_x与第一BIU、第一数据RAM和第一指令RAM相连，作为时钟信号；第二路BIU时钟clk_y与第二BIU、第二数据RAM和第二指令RAM相连，作为时钟信号；8051单片机时钟clk_mcu与GPIO、8051单片机相连，作为时钟信号；接口时钟clk_double与I2C、UART、SPI、CAN总线、MCU总线、第一8位-32位桥、第二8位-32位桥、第三8位-32位桥、第一数据RAM、第一指令RAM、第二数据RAM、第二指令RAM，作为时钟信号。

I2C双向时钟线scl_data与I2C接口模块相连，作为I2C接口模块接收或发送数据时的时钟信号；

I2C双向数据线sda_data与I2C接口模块相连，作为I2C接口模块接收或发送数据时的数据端口；

UART发送输出信号uart_tx与UART接口模块相连，作为UART接口模块的发送数据端口；

UART接收输入信号uart_rx与UART接口模块相连，作为UART接口模块的接收数据端口；

SPI输出时钟信号spi_sck与SPI接口模块相连，作为SPI接口模块的时钟信号；

SPI数据发送spi_mosi与SPI接口模块相连，作为SPI接口模块的发送数据端口；

SPI数据接收spi_miso与SPI接口模块相连，作为SPI接口模块的接收数据端口；

CAN接口发送can_tx与CAN接口模块相连，作为CAN接口模块的发送数据端口；

CAN接口接收can_rx与CAN接口模块相连，作为CAN接口模块的接收数据端口；

GPIO 8位双向口p3[7:0]、p2[7:0]、p1[7:0]、p0[7:0]与GPIO模块相连，作为通用数据输入或输出端口；

8051单片机16位外部扩展地址ext_addr[15:0]与8051单片机相连，作为8051单片机访问外部存储器的16位地址端口，可访问外部64K外部存储空间；

8051单片机8位外部扩展数据ext_data[7:0]与8051单片机相连，作为8051单片机访问外部存储器的8位数据端口；

8051单片机外部扩展数据空间读使能ext_rd_n与8051单片机相连，为低电平时，表示8051单片机读取外部数据存储空间的数据，高电平为无效态；

8051单片机外部扩展数据空间写使能ext_wr_n与8051单片机相连，为低电平时，表示8051单片机向外部数据存储空间写入数据，高电平为无效态；

8051单片机外部扩展程序空间读使能ext_psrd_n与8051单片机相连，为低电平时，表示8051单片机读取外部指令存储空间的数据，高电平为无效态；

8051单片机外部扩展程序空间写使能ext_pswr_n与8051单片机相连，为低电平时，表示8051单片机向外部指令存储空间写入数据，高电平为无效态；

8051单片机定时器0信号mcu_t0_in、8051单片机定时器1信号mcu_t1_in与8051单片机相连，作为8051单片机接收外部定时的输入端口；

8051单片机定时器0输出信号mcu_t0_out、8051单片机定时器1输入信号mcu_t1_out与8051单片机相连，作为8051单片机内部定时器的输出端口；

8051单片机串口0输入信号mcu_rxd0_in与8051单片机相连，作为8051单片机接收外部串行数据的输入端口；

8051单片机串口0输出信号mcu_txd0、8051单片机串口0输出信号mcu_rxd0_out与8051单片机相连，作为8051单片机发送串行数据的输出端口；

8051单片机中断0输入信号mcu_int0_n、8051单片机中断1输入信号mcu_int1_n与8051单片机相连，作为8051单片机接收外部中断信号的输入端口；

ARINC 659总线机柜号cabpos[3：0]、ARINC 659总线机柜号奇校验cabpos_prty、ARINC 659总线节点lrmid[4：0]、ARINC 659总线节点奇校验lrmid_prty与第一路BIU、第二路BIU相连，分别作为ARINC 659总线控制电路在系统中的识别码和校验码。

第一路BIU的A组输入时钟axck、第一路BIU的A组输入数据axd0、第一路BIU的A组输入数据axd1、第一路BIU的B组输入时钟bxck、第一路BIU的B组输入输入bxd0、第一路BIU的B组输入数据bxd1、第一路BIU的A组输出时钟oaxck、第一路BIU的A组输出数据oaxd0、第一路BIU的A组输出数据oaxd1、第一路BIU的B组输出时钟obxck、第一路BIU的B组输出数据obxd0、第一路BIU的B组输出数据obxd1与第一路BIU相连，作为第一路BIU的总线通信接口，接收外部的数据，或者向外部发送数据；

第二路BIU的A组输入时钟ayck、第二路BIU的A组输入数据ayd0、第二路BIU的A组输入数据ayd1、第二路BIU的B组输入时钟byck、第二路BIU的B组输入输入byd0、第二路BIU的B组输入数据byd1、第二路BIU的A组输出时钟oayck、第二路BIU的A组输出数据oayd0、第二路BIU的A组输出数据oayd1、第二路BIU的B组输出时钟obyck、第二路BIU的B组输出数据obyd0、第二路BIU的B组输出数据obyd1与第二路BIU相连作为第二路BIU的总线通信接口，接收外部的数据，或者向外部发送数据。

第一路BIU和第二路BIU共用的信号到两路BIU的延迟，要求保持一致。第一路BIU的端口与第一路BIU内部模块的延迟，与第二路BIU的端口与第二路BIU内部模块的延迟要求保持一致。

如图3所示，本实用新型的版图布局由第一BIU1、第二BIU2、第一指令RAM3、第二指令RAM4、第一数据RAM5、第二指令RAM6、UART、IC、SPI和CAN总线接口的逻辑单元7、GPIO逻辑单元8、8051单片机9、MCU总线10、第一8位-32位桥11、第二8位-32位桥12和第三8位-32位桥13组成。

版图是正方形的。将两路BIU的逻辑单元和存储单元的版图进行对称布局，对称轴是正方形版图左下方至右上方的对角线，第一路BIU的逻辑单元和存储单元布局在版图的左侧，第二路BIU的逻辑单元和存储单元布局在版图的下方。

将两路BIU外的其它逻辑功能模块在临近各自管脚的位置布局，根据工作频率的不同，工作频率相对较高的高频逻辑I2C、UART、SPI、CAN总线模块布局在版图的左侧，工作频率相对较低的低频逻辑GPIO布局在版图的上方，8051单片机模块布局在版图的右侧，MCU总线模块布局在版图的对角线上，将第一8位-32位桥布局在MCU总线和第一数据RAM之间，将第二8位-32位桥布局在MCU总线和第二数据RAM之间，将第三8位-32位桥布局在MCU总线、第一指令RAM和第二指令RAM之间。

版图上的pad与内部逻辑单元的连接采用工具自动布局布线的方式进行。

本实用新型降低ARINC 659总线控制电路两路BIU时序偏差的方法，包括下列步骤：

(1)在管脚排布阶段，将第一总线接口单元BIU的管脚，以正方形管壳的对角线为对称轴进行对称排布。

(2)在管脚排布阶段，将第一总线接口单元BIU和第二总线接口单元BIU以外的其它管脚，根据功能类别和工作频率进行排布，即将工作频率相对较高的高频逻辑的管脚临近排布，工作频率相对较低的低频逻辑的管脚临近排布。

(3)在版图布局阶段，将两路BIU的逻辑单元和存储单元，在临近各自管脚的位置，以正方形版图的对角线为对称轴进行对称布局，版图上的pad和内部逻辑单元采用布局布线设计工具自动布局布线的方式进行连接。

(4)在版图布局阶段，将两路BIU外的其它逻辑功能模块，在临近各自管脚的位置进行布局，版图上的pad和内部逻辑单元采用设计工具自动布局布线的方式进行连接。

步骤(1)将两路BIU的管脚进行对称排布，对称轴是正方形管壳左下方至右上方的对角线，第一路BIU的管脚排布管壳的左侧，第二路BIU的管脚排布管壳的下方。

步骤(2)将两路BIU外的其它管脚根据功能类别和工作频率的不同，工作频率相对较高的高频逻辑I2C、UART、SPI、CAN总线的管脚相互临近分布管壳的左侧，工作频率相对较低的低频逻辑GPIO和8051单片机的管脚相互临近分布管壳的上方、右侧和下方。

所述步骤(3)中的版图是正方形的，将两路BIU的逻辑单元和存储单元的版图进行对称布局，对称轴是正方形版图左下方至右上方的对角线，第一路BIU的逻辑单元和存储单元布局在版图的左侧，第二路BIU的逻辑单元和存储单元布局在版图的下方。

所述步骤(4)将两路BIU外的其它逻辑功能模块在临近各自管脚的位置布局，根据功能类别和工作频率的不同，工作频率相对较高的高频逻辑I2C、UART、SPI、CAN总线模块布局在版图的左侧，工作频率相对较低的低频逻辑GPIO布局在版图的上方，8051单片机模块布局在版图的右侧，MCU总线模块布局在版图的对角线上，将第一8位-32位桥布局在MCU总线和第一数据RAM之间，将第二8位-32位桥布局在MCU总线和第二数据RAM之间，将第三8位-32位桥布局在MCU总线、第一指令RAM和第二指令RAM之间。

本实用新型主要应用于ARINC 659总线控制电路逻辑设计的物理实现过程中，针对两路BIU时序偏差的要求，以及根据两路BIU逻辑结构的冗余和对称结构的特点，通过在管脚排布和版图布局阶段以正方形管壳对角线为对称轴进行对称分布和布局，能够有效降低两路BIU之间的时序偏差，降低相互之间串扰的影响，保证总线控制电路工作的可靠性，并且使得内部功耗和输入/输出供电均匀分布，提高供电的稳定性。

本实用新型的显著效果在开发具有两路低时序偏差BIU的ARINC 659总线控制电路的实际项目中得到了体现。该项目在总线工作频率为120MHz时，如果缺少对管脚排布和版图布局针对性的对称处理，两路BIU的时序偏差为1.2ns；如果采用本实用新型方法的以正方向对角线为对称轴进行管脚分布和版图布局，可以将两路BIU的时序偏差控制在0.7ns以内，而根据ARINC 659总线协议要求，在总线工作频率为120MHz时，两路BIU的时序偏差最大允许为1.6ns，并且偏差越小越有利于板级应用和系统稳定，由此可见，本实用新型方法能够很好地解决ARINC 659总线控制电路两路BIU的时序偏差问题，并且能够保证供电的均匀分布，有利于板级走线。在满足ARINC 659协议要求的两路BIU的时序偏差的范围内，两路BIU的时序偏差尽能达到0.7ns以下。

本实用新型未详细说明部分属本领域技术人员公知常识。

Claims (9)

1.一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其特征在于：包括内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口、通用输入输出GPIO接口、8051单片机、第一8位-32位桥、第二8位-32位桥、第三8位-32位桥、第一数据RAM、第一指令RAM、第二数据RAM、第二指令RAM、第一总线接口单元BIU、第二总线接口单元BIU和MCU总线；

内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口、通用输入输出GPIO接口、8051单片机、第一8位-32位桥、第二8位-32位桥、第三8位-32位桥、第一数据RAM、第一指令RAM、第二数据RAM、第二指令RAM、第一总线接口单元BIU、第二总线接口单元BIU和MCU总线集成在同一片芯片上；

将该芯片通过对称轴划分为相对称的两部分，第一部分上设置第一总线接口单元BIU、第一数据RAM、第一指令RAM、第一8位-32位桥、内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口、通用输入输出GPIO接口；第二部分上放置第二BIU、第二数据RAM、第二指令RAM、第二8位-32位桥、8051单片机；在对称轴上且跨越第一部分和第二部分放置第三8位-32位桥、MCU总线；

第一总线接口单元BIU、通用输入输出GPIO接口紧贴芯片的第一部分的边缘；内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口位于控制器局域网CAN总线接口和通用输入输出GPIO接口之间，且紧贴芯片的第一部分的边缘；第一数据RAM、第一指令RAM位于第一总线接口单元BIU和对称轴之间；第一8位-32位桥位于第一数据RAM与MCU总线之间；

第二总线接口单元BIU、8051单片机紧贴芯片的第二部分的边缘，第二数据RAM、第二指令RAM位于第二总线接口单元BIU与对阵轴之间；第二8位 -32位桥位于第二数据RAM与MCU总线之间；

第一总线接口单元BIU和第一总线接口单元BIU相对于对阵轴对阵分布，且第一总线接口单元BIU的输出到其输出管脚的距离与第二总线接口单元BIU的输出到其输出管脚的距离相等。

2.根据权利要求1所述的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其特征在于：所述8051单片机，选择通过GPIO，或者MCU总线进行数据通信；

当选择通过GPIO进行数据通信，8051单片机通过GPIO能够与外部进行数据通信；

当选择通过MCU总线进行数据通信时，MCU总线根据8051单片机发来的解析后的外部指令中的地址内容，选择通过I2C、UART、SPI或CAN总线接口与外部进行数据通信，即内部集成总线I2C接口、通用异步收发传输器UART接口、串行外设接口SPI、控制器局域网CAN总线接口从外部接收8位数据送至MCU总线，或者MCU总线发送8位数据给I2C、UART、SPI或CAN总线接口，8051单片机能够读取MCU总线上的8位数据或向MCU总线发送从外部读取解析后的8位数据；

MCU总线能够将8位数据送至第一8位-32位桥、第二8位-32位桥，或读取第一8位-32位桥、第二8位-32位桥发送过来的8位数据；

MCU总线将8051单片机解析后的外部8位指令传递给第三8位-32位桥；

第一8位-32位桥将MCU总线发来的8位数据转换为32位数据发送给第一数据RAM，或者将第一数据RAM的32位数据转换为8位数据供MCU总线读取；第二8位-32位桥将MCU总线发来的8位数据转换为32位数据发送给第二数据RAM，或者将第二数据RAM的32位数据转换为8位数据供MCU总线读取；第三8位-32位桥将MCU总线发来的8位指令信息转换为32位指令信息发送给第一指令RAM和第二指令RAM；第一总线接口单元BIU读取第一数据RAM中的数据并转换成符合ARINC 659标准协议格式的数据发送到外 部端口，或者接收外部端口符合ARINC 659标准协议格式的数据并存储到第一数据RAM；第二总线接口单元BIU读取第二数据RAM中的数据并转换成符合ARINC 659标准协议格式的数据发送到外部端口，或者是接收外部端口符合ARINC 659标准协议格式的数据并存储到第二数据RAM；第一总线接口单元BIU和第二总线接口单元BIU通过外部端口进行数据交互。

3.根据权利要求1所述的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其特征在于：所述芯片，即总线控制电路，的外部共设置有多个管脚，分别为第一路BIU时钟clk_x、第二路BIU时钟clk_y、8051单片机时钟clk_mcu、接口时钟clk_double、全局复位信号rst、I2C双向时钟线scl_data、I2C双向数据线sda_data、UART发送输出信号uart_tx、UART接收输入信号uart_rx、SPI输出时钟信号spi_sck、SPI数据发送spi_mosi、SPI数据接收spi_miso、CAN接口发送can_tx、CAN接口接收can_rx、GPIO 8位双向口p3[7:0]、GPIO 8位双向口p2[7:0]、GPIO 8位双向口p1[7:0]、GPIO 8位双向口p0[7:0]、8051单片机16位外部扩展地址ext_addr[15:0]、8051单片机8位外部扩展数据ext_data[7:0]、8051单片机外部扩展数据空间读使能ext_rd_n、8051单片机外部扩展数据空间写使能ext_wr_n、8051单片机外部扩展程序空间读使能ext_psrd_n、8051单片机外部扩展程序空间写使能ext_pswr_n、8051单片机定时器0信号mcu_t0_in、8051单片机定时器1信号mcu_t1_in、8051单片机定时器0输出信号mcu_t0_out、8051单片机定时器1输入信号mcu_t1_out、8051单片机串口0输入信号mcu_rxd0_in、8051单片机串口0输出信号mcu_txd0、8051单片机串口0输出信号mcu_rxd0_out、8051单片机中断0输入信号mcu_int0_n、8051单片机中断1输入信号mcu_int1_n、ARINC 659总线机柜号cabpos[3：0]、ARINC 659总线机柜号奇校验cabpos_prty、ARINC 659总线节点lrmid[4：0]、ARINC 659总线节点奇校验lrmid_prty、第一路BIU的A组输入时钟axck、第一路BIU的A组输入数据axd0、第一路BIU的A组输入数据axd1、第一路BIU的B组输入时钟 bxck、第一路BIU的B组输入输入bxd0、第一路BIU的B组输入数据bxd1、第一路BIU的A组输出时钟oaxck、第一路BIU的A组输出数据oaxd0、第一路BIU的A组输出数据oaxd1、第一路BIU的B组输出时钟obxck、第一路BIU的B组输出数据obxd0、第一路BIU的B组输出数据obxd1、第二路BIU的A组输入时钟ayck、第二路BIU的A组输入数据ayd0、第二路BIU的A组输入数据ayd1、第二路BIU的B组输入时钟byck、第二路BIU的B组输入输入byd0、第二路BIU的B组输入数据byd1、第二路BIU的A组输出时钟oayck、第二路BIU的A组输出数据oayd0、第二路BIU的A组输出数据oayd1、第二路BIU的B组输出时钟obyck、第二路BIU的B组输出数据obyd0、第二路BIU的B组输出数据obyd1；

全局复位信号rst与所有模块相连，在电路上电后，接收低电平脉冲，对电路进行复位；第一路BIU时钟clk_x与第一BIU、第一数据RAM和第一指令RAM相连，作为时钟信号；第二路BIU时钟clk_y与第二BIU、第二数据RAM和第二指令RAM相连，作为时钟信号；8051单片机时钟clk_mcu与GPIO、8051单片机相连，作为时钟信号；接口时钟clk_double与I2C、UART、SPI、CAN总线、MCU总线、第一8位-32位桥、第二8位-32位桥、第三8位-32位桥、第一数据RAM、第一指令RAM、第二数据RAM、第二指令RAM，作为时钟信号；

I2C双向时钟线scl_data与I2C接口模块相连，作为I2C接口模块接收或发送数据时的时钟信号；

I2C双向数据线sda_data与I2C接口模块相连，作为I2C接口模块接收或发送数据时的数据端口；

UART发送输出信号uart_tx与UART接口模块相连，作为UART接口模块的发送数据端口；

UART接收输入信号uart_rx与UART接口模块相连，作为UART接口模块的接收数据端口；

SPI输出时钟信号spi_sck与SPI接口模块相连，作为SPI接口模块的时钟信号；

SPI数据发送spi_mosi与SPI接口模块相连，作为SPI接口模块的发送数据端口；

SPI数据接收spi_miso与SPI接口模块相连，作为SPI接口模块的接收数据端口；

CAN接口发送can_tx与CAN接口模块相连，作为CAN接口模块的发送数据端口；

CAN接口接收can_rx与CAN接口模块相连，作为CAN接口模块的接收数据端口；

GPIO 8位双向口p3[7:0]、p2[7:0]、p1[7:0]、p0[7:0]与GPIO模块相连，作为通用数据输入或输出端口；

8051单片机16位外部扩展地址ext_addr[15:0]与8051单片机相连，作为8051单片机访问外部存储器的16位地址端口，可访问外部64K外部存储空间；

8051单片机8位外部扩展数据ext_data[7:0]与8051单片机相连，作为8051单片机访问外部存储器的8位数据端口；

8051单片机外部扩展数据空间读使能ext_rd_n与8051单片机相连，为低电平时，表示8051单片机读取外部数据存储空间的数据，高电平为无效态；

8051单片机外部扩展数据空间写使能ext_wr_n与8051单片机相连，为低电平时，表示8051单片机向外部数据存储空间写入数据，高电平为无效态；

8051单片机外部扩展程序空间读使能ext_psrd_n与8051单片机相连，为低电平时，表示8051单片机读取外部指令存储空间的数据，高电平为无效态；

8051单片机外部扩展程序空间写使能ext_pswr_n与8051单片机相连，为低电平时，表示8051单片机向外部指令存储空间写入数据，高电平为无效态；

8051单片机定时器0信号mcu_t0_in、8051单片机定时器1信号mcu_t1_in与8051单片机相连，作为8051单片机接收外部定时的输入端口；

8051单片机定时器0输出信号mcu_t0_out、8051单片机定时器1输入信号mcu_t1_out与8051单片机相连，作为8051单片机内部定时器的输出端口；

8051单片机串口0输入信号mcu_rxd0_in与8051单片机相连，作为8051单片机接收外部串行数据的输入端口；

8051单片机串口0输出信号mcu_txd0、8051单片机串口0输出信号mcu_rxd0_out与8051单片机相连，作为8051单片机发送串行数据的输出端口；

8051单片机中断0输入信号mcu_int0_n、8051单片机中断1输入信号mcu_int1_n与8051单片机相连，作为8051单片机接收外部中断信号的输入端口；

ARINC 659总线机柜号cabpos[3：0]、ARINC 659总线机柜号奇校验cabpos_prty、ARINC 659总线节点lrmid[4：0]、ARINC 659总线节点奇校验lrmid_prty与第一路BIU、第二路BIU相连，分别作为ARINC 659总线控制电路在系统中的识别码和校验码；

第一路BIU的A组输入时钟axck、第一路BIU的A组输入数据axd0、第一路BIU的A组输入数据axd1、第一路BIU的B组输入时钟bxck、第一路BIU的B组输入输入bxd0、第一路BIU的B组输入数据bxd1、第一路BIU的A组输出时钟oaxck、第一路BIU的A组输出数据oaxd0、第一路BIU的A组输出数据oaxd1、第一路BIU的B组输出时钟obxck、第一路BIU的B组输出数据obxd0、第一路BIU的B组输出数据obxd1与第一路BIU相连，作为第一路BIU的总线通信接口，接收外部的数据，或者向外部发送数据；

第二路BIU的A组输入时钟ayck、第二路BIU的A组输入数据ayd0、第二路BIU的A组输入数据ayd1、第二路BIU的B组输入时钟byck、第二路BIU的B组输入输入byd0、第二路BIU的B组输入数据byd1、第二路BIU的 A组输出时钟oayck、第二路BIU的A组输出数据oayd0、第二路BIU的A组输出数据oayd1、第二路BIU的B组输出时钟obyck、第二路BIU的B组输出数据obyd0、第二路BIU的B组输出数据obyd1与第二路BIU相连作为第二路BIU的总线通信接口，接收外部的数据，或者向外部发送数据；

第一路BIU和第二路BIU共用的信号到两路BIU的延迟，要求保持一致；第一路BIU的端口与第一路BIU内部模块的延迟，与第二路BIU的端口与第二路BIU内部模块的延迟要求保持一致。

4.根据权利要求1所述的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其特征在于：所述芯片的封装管壳选型为中国电子科技集团公司第十三研究所研制的QFP256，即Quad Flat Package，方型扁平封装，该管壳为具有256引脚的正方形管壳。

5.根据权利要求1所述的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其特征在于：芯片为正方形，采用正方形管壳，左下角至右上角的对角线为对称轴，第一总线接口单元BIU和第二总线接口单元BIU的信号引脚对称排布，clk_x、rst、cabpos[3]、cabpos[2]、cabpos[1]、cabpos[0]、cabpos_prty、axck、axd0、axd1、bxck、bxd0、bxd1、oaxck、oaxd0、oaxd1、obxck、obxd0、obxd1、clk_double、scl_data、sda_data、uart_tx、uart_rx、spi_sck、spi_mosi、spi_miso、can_tx、can_rx在正方形管壳的左侧；clk_y、lrmid[4]、lrmid[3]、lrmid[2]、lrmid[1]、lrmid[0]、lrmid_prty、ayck、ayd0、ayd1、byck、byd0、byd1、oayck、oayd0、oayd1、obyck、obyd0、obyd1、ext_rd_n、ext_wr_n、mcu_t0_in、mcu_t1_in、mcu_t0_out、mcu_t1_out、mcu_rxd0_in、mcu_txd0、mcu_rxd0_out、mcu_int0_n、mcu_int1_n在正方形管壳的下方；p3[7:0]、p2[7:0]、p1[7:0]、p0[7:0]在正方形管壳的上方；clk_mcu、ext_addr[15:0]、ext_data[7:0]在正方形管壳的右侧。

6.根据权利要求1所述的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其特征在于：所述芯片为正方形，第一总线接口单元BIU和第二 总线接口单元BIU的管脚进行对称排布，对称轴是正方形管壳左下方至右上方的对角线，第一路BIU的管脚排布管壳的左侧，第二路BIU的管脚排布管壳的下方。

7.根据权利要求1所述的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其特征在于：所述第一总线接口单元BIU和第二总线接口单元BIU以外的其它管脚根据功能类别和工作频率的不同，工作频率相对较高的高频逻辑I2C、UART、SPI、CAN总线的管脚相互临近分布管壳的左侧，工作频率相对较低的低频逻辑GPIO和8051单片机的管脚相互临近分布管壳的上方、右侧和下方。

8.根据权利要求1所述的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其特征在于：芯片为正方形，将第一总线接口单元BIU和第二总线接口单元BIU的逻辑单元和存储单元的版图进行对称布局，对称轴是正方形左下方至右上方的对角线，第一路BIU的逻辑单元和存储单元布局在正方形的左侧，第二路BIU的逻辑单元和存储单元布局在正方形的下方。

9.根据权利要求1所述的一种具有两路低时序偏差BIU的ARINC 659总线控制电路，其特征在于：芯片为正方形，第一总线接口单元BIU和第二总线接口单元BIU以外的其它逻辑功能模块在临近各自管脚的位置布局，根据功能类别和工作频率的不同，工作频率相对较高的高频逻辑I2C、UART、SPI、CAN总线模块布局在正方形的左侧，工作频率相对较低的低频逻辑GPIO布局在正方形的上方，8051单片机模块布局在正方形的右侧，MCU总线模块布局在版图的对角线上，将第一8位-32位桥布局在MCU总线和第一数据RAM之间，将第二8位-32位桥布局在MCU总线和第二数据RAM之间，将第三8位-32位桥布局在MCU总线、第一指令RAM和第二指令RAM之间。