CN113885688A - 一种块存储器的电源控制系统和方法 - Google Patents

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Abstract

本申请实施例涉及一种块存储器的电源控制系统和方法，所述块存储器的电源控制系统包括：BRAM，包括多行多列块存储阵列；横向对称分布在所述BRAM两侧的第一和第二电源控制模块，各自包括的若干(N)个电源控制单元，用于在选通状态下对所述BRAM进行供电；其中，在第一和第二电源控制模块的每个模块中，所述若干个电源选通单元按多个档位分档为各档位下的至少一个电源选通单元；在所述多个档位的每个档位下的至少一个电源选通单元沿纵向对称排列，并且通过内部连线连接；所述第一和第二电源控制模块的属于相同档位的至少一个电源选通单元通过外部连线连接。该块存储器可以以缓冲上电和下电时的尖峰电流，同时降低功耗，降低芯片的IR Drop。

Description

一种块存储器的电源控制系统和方法
技术领域
本申请实施例涉及电源技术领域，具体而言，涉及一种块存储器的电源控制系统和方法。
背景技术
从物理上看，BRAM(block ram)是FPGA中定制的存储资源，有较大的存储空间，输出需要时钟，要一块一块的用。
在FPGA中，BRAM占用的硬件开销很大，同时功耗占比相应较大。FPGA的规模越来越大，BRAM的容量同步上升，导致在整个FPGA中功耗占比不断上升，同时FPGA芯片规模越大，IR压降也容易变得越大，导致FPGA的整体功耗变得越大。
IR(IR drop)压降是指集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进，金属互连线的宽度越来越细，导致电阻值上升，所以在整个FPGA芯片范围内存在IR压降。IR压降的大小决定于从电源PAD到所计算的逻辑单元门之间的等效电阻的大小。集成电路设计中的每一个逻辑门单元的电流都会对其它逻辑门单元造成不同程度的IR压降。如果连接到金属连线上的逻辑门单元同时有翻转动作，那么因此而导致的IR压降将会很大。
为了降低FPGA的整体功耗，就有必要优化BRAM的功耗，同时也要减轻IR压降效应。
对于降低漏功耗，可以采用电源控制(power gating)来控制BRAM的电源。当不用BRAM时，power gating关闭，BRAM进入低漏电模式；当BRAM激活时，power gating打开，BRAM进入正常模式。但是BRAM在专门的存储器列中，不同的布局方式带来的影响是不同的，不合理的布局会产生较大的布线延迟，如何布局能够使整个BRAM的供电更加均匀，提供较好的IR Drop是本申请实施例需要解决的问题。
发明内容
本申请实施例的目的是使整个BRAM的供电更加均匀，以提供较好的IR Drop。
为实现上述目的，本申请实施例提供了一种FPGA中一种块存储器的电源控制系统和方法。
第一方面，本申请实施例提供了一种块存储器的电源控制系统，包括：BRAM；用于在FPGA中存储用户需要的数据，包括多行多列块存储阵列；横向对称分布在所述BRAM两侧的第一和第二电源控制模块，各自包括的若干(N)个电源控制单元(power gating cell)，用于在选通状态下对所述BRAM进行供电；其中，在第一和第二电源控制模块的每个模块中，所述若干个电源选通单元按多个档位分档为各档位下的至少一个电源选通单元；在所述多个档位的每个档位下的至少一个电源选通单元沿纵向对称排列，并且通过内部连线连接；所述第一和第二电源控制模块的属于相同档位的至少一个电源选通单元通过外部连线连接。
在一个可行的实施例中，所述若干(N)个电源选通单元按多个组别分组为各组别下的至少一个电源选通单元；在所述多个档位的每个档位下包括所述多个组别中至少一组的至少一个电源控制单元。
在一个可行的实施例中，所述多个组别中的每组按照电流值由小到大的顺序沿第一方向排列；所述第一方向为远离所述块存储器中心的方向；且所述至少一组电源控制单元中的每组包括偶数个电源控制单元；所述偶数个电源控制单元以第一轴线为对称轴对称排列，所述第一轴线为所述块存储器的水平中心线。
在一个可行的实施例中，所述第一或第二电源控制模块包括至少一列电源控制单元；所述至少一列电源控制单元中的每一列包括相同数量(M)个的电源控制单元，M〈N。
在一个可行的实施例中，所述至少一列电源控制单元中的每一列包括所述至少一组的至少一个电源控制单元。
在一个可行的实施例中，所述第一电源控制模块和所述第二电源控制模块并联连接至外部电源，在同时选通状态下共同为所述BRAM提供均匀供电；所述同时选通状态包括同时选通所述第一和第二电源控制模块的相同档位的至少一个电源选通单元。
在一个可行的实施例中，所述第一电源控制模块和所述第二电源控制模块通过档位选通信号确定所述档位的至少一个电源选通单元为所述块存储器提供均匀供电，所述档位选通信号为数字信号。
第二方面，本申请实施例提供了一种块存储器的电源控制方法，所述方法包括：确定第一电源控制模块和第二电源控制模块为BRAM提供均匀供电；包括:同时选通横向对称分布在所述BRAM两侧的第一和第二电源控制模块；所述第一和第二电源控制模块各自包括的若干(N)个电源控制单元(power gating cell)，用于在选通状态下对所述BRAM进行供电；其中，在第一和第二电源控制模块的每个模块中，所述若干个电源选通单元按多个档位分档为各档位下的至少一个电源选通单元；在所述多个档位的每个档位下的至少一个电源选通单元沿纵向对称排列，并且通过内部连线连接；所述第一和第二电源控制模块的属于相同档位的至少一个电源选通单元通过外部连线连接。
在一个可行的实施例中，所述确定所述第一电源控制模块和所述第二电源控制模块为所述BRAM提供均匀供电，包括：同时选通所述第一和第二电源控制模块的相同档位的至少一个电源选通单元，为所述BRAM提供均匀供电，其中所述第一电源控制模块和所述第二电源控制模块并联连接至外部电源。
在一个可行的实施例中，所述同时选通所述第一和第二电源控制模块的相同档位的至少一个电源选通单元，包括：通过档位选通信号确定所述档位的至少一个电源选通单元为所述BRAM提供均匀供电，所述档位选通信号为数字信号。
附图说明
为了更清楚地说明本说明书披露的多个实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书披露的多个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请实施例提供的块存储器的电源控制系统中
BRAM36K+power gating的整体分布图；
图2为本申请实施例提供的块存储器的电源控制系统中单边power gating排列图；
图3A为本申请实施例提供的块存储器的电源控制系统中的电源电路原理图；
图3B为基于图3A的电源连接示意图；
图4为本申请实施例提供的块存储器的电源控制系统的左右两边power gating之间的穿线示意图。
具体实施方式
下面通过附图和实施例，对本申请实施例的技术方案做进一步的详细描述。
在FPGA中块存储器的电源电路的版图布局上，常规的做法是，BRAM左右两边各放置一列power gating，以实现均匀供电。为了进一步精确控制功耗，一般power gating会采用分档模式，用户可以逐级打开不同档位的电源控制单元(power gating cell)。
本申请实施例提供了一种块存储器的电源控制系统，下面介绍其电路的版图排列实现构思。
S1,先根据电路仿真，得到为FPGA中为BRAM提供电源的电源控制单元(powergating cell)的总数目n，以及确认分档的档位数量m，以及算出每档power gating cell的个数。
S2,然后把所有power gating均匀分成2部分，每部分n/2个，每部分包含了每个档位内数量的一半，每个档位分组为多组电源控制单元。
S3,在元件层，首先把第一组(个数最少)数量的1/2个power gating cell放在正中间，其次，在第一组的上下各放置第二组数量的1/4个power gating cell，然后在第二组的上下各放置第三组数量的1/4个power gating cell。如果版图高度允许，就继续按照同样的规则放置第四组power gating cell。否则，将在已经排列好的该列power gatingcell的左边或右边的中间部分放置第四组power gating cell。依次类推，一直排列完所有power gating cell。
S4,在版图中，先把同一模块内部的同档位power gating cell串起来，然后再把左边模块和右边模块的同档位power gating cell串起来，以实现上电和下电时对尖峰电流的缓冲作用。
根据上述思想上，本申请实施例提供了一种块存储器，包括：BRAM；用于在FPGA中存储用户需要的数据，包括多行多列块存储阵列；横向对称分布在BRAM两侧的第一和第二电源控制模块，各自包括的若干(N)个电源控制单元(power gating cell)，用于在选通状态下对BRAM进行供电；其中，在第一和第二电源控制模块的每个模块中，若干个电源选通单元按多个档位分档为各档位下的至少一个电源选通单元；在多个档位的每个档位下的至少一个电源选通单元沿纵向对称排列，并且通过内部连线连接；第一和第二电源控制模块的属于相同档位的至少一个电源选通单元通过外部连线连接。该块存储器可以实现上电和下电时对尖峰电流的缓冲作用。
优选地，若干(N)个电源选通单元按多个组别分组为各组别下的至少一个电源选通单元；在多个档位的每个档位下包括多个组别中至少一组的至少一个电源控制单元。
优选地，至少一列电源控制单元包括多个组别中至少一组的至少一个电源控制单元；多个组别中的每组按照电流值由小到大的顺序沿第一方向排列；第一方向为远离块存储器中心的方向；且至少一组电源控制单元中的每组包括偶数个电源控制单元；偶数个电源控制单元以第一轴线为对称轴对称排列，第一轴线为块存储器的水平中心线。
优选地，第一或第二电源控制模块包括至少一列电源控制单元；至少一列电源控制单元中的每一列包括相同数量(M)个的电源控制单元，M〈N。
优选地，至少一列电源控制单元中的每一列包括至少一组的至少一个电源控制单元。
优选地，第一电源控制模块和第二电源控制模块并联连接至外部电源，在同时选通状态下共同为BRAM提供均匀供电；同时选通状态包括同时选通第一和第二电源控制模块的相同档位的至少一个电源选通单元。
优选地，第一电源控制模块和第二电源控制模块通过档位选通信号确定档位的至少一个电源选通单元为BRAM提供均匀供电，档位选通信号为数字信号。
下面结合实际FPGA的情况，以BRAM36K为例进一步阐述本申请实施例提出块存储器的电源控制系统：
S11,先根据电路仿真，得到为BRAM供电的power gating cell总的数量216，档位为7档。每一档都可以独立供电。
BRAM36K可以存储1024*36Bit的字节，216个power gating cell给1024*36Bit的字节的BRAM供电，每个power gating cell可以为(36*1024)/216)Bit的BRAM供电。
需要理解的是216个power gating cell都是用来负责给BRAM整体供电的，并不是只给BRAM中的某个存储单元，还包括BRAM的外围电路。BRAM36K内部就是包括了1024*36个存储单元，1024可以理解为有1024行，36可以理解为36列，所以36K＝1024*36bit，即1024行，36列，这样一个存储阵列。但是每个power gating cell是给BRAM整体供电，所以无需考虑BRAM内部的构造是什么样的。
第一档由第一组power gating cell组成，共计4个power gating cell。
Power gating cell是外部电源TVDD和BRAM的桥接通道，用来控制电源的电流大小。需要用第几档供电，是用户根据实际需求来决定的，比如BRAM36K只使用了内部一部分电路那它就只需要很小的供电，即可能只需要第一档即可。用户可以根据实际测试情况来灵活调档位。比如发现用第一档时，BRAM的测试频率有点慢，可以提高档位，来提供更多的电流来提高BRAM的速度，如果使用了BRAM的全部电路，那有可能需要开到最大档位，即第7档。
第二档由第一组4个+第二组12个组成，共计16个power gating cell。
第三档由第一组4个+第二组12个+第三组20个组成，共计36个power gatingcell。
第四档由第一组4个+第二组12个+第三组20个+第四组20个组成，共计56个powergating cell。
第五档由第一组(4个)+第二组(12个)+第三组(20个)+第四组(20个)+第五组(40个)组成，共计96个power gating cell。
第六档由第一组4个+第二组12个+第三组20个+第四组20个+第五组40个+第六组40个组成，共计136个power gating cell。
第七档由第一组4个+第二组12个+第三组20个+第四组20个+第五组40个+第六组40个+第七组80个组成，共计216个power gating cell。
S12,然后把所有power gating均匀分成2部分,将这两部分记为第一和第二电源控制模块，如图1所示，第一和第二电源控制模块的每个电源控制模块包括n/2个powergating cell，每个电源控制模块含了每个档位内的power gating cell个数的一半。第一电源控制模块的第一组为2个power gating cell，第二组6个power gating cell，第三组10个，第四组10个，第五组20个，第六组20个，第七组40个，第二电源控制模块与第一电源控制模块的配置相同。
这样排布可以让版图的IR drop分布更加均匀。因为BRAM的电流都是从powergating流出的。当第一组power gating打开时，电流从正中间流出。当第二组power gating打开时，会同时从图2中两个“第二组”power gating流出。依次类推，因为Power gatingcell是左右对称，上下对称分布在BRAM的两侧，所以给BRAM供电时，电流均匀分布，所以IRdrop会更加均匀。否则供电多的一侧，IR drop会大，供电少的一侧，IR drop会小。整个IRdrop最大值就变大。
在另一个可行的实施例中，可以把216个power gating cell平均分成12列，每列包括18个power gating cell；BRAM左右两侧各排6列，第一档为第一列*2，共36个powergating cell；第二档为(第一列+第二列)*2，共72个power gating cell；第三档为(第一列+第二列+第三列)*2，共108个power gating cell，以此列推。power gating cell采用该平均分档的排布方式IR drop也可以平均分布。
但是这种平均分档的排布方式档位过于线性化，不符合实际使用。实际应用中档位应该是曲线分布。因为第一档的power gating cell通常不需要那么多，可能只需要5个就够了，所以最低档位的power gating cell数很少；然后慢慢增加，而不是均匀分布每组的power gating。
上述档位交错对称排布和档位平均分布两种排布方式布局都可以采用，但是前者档位交错对称排布的分档才是更科学的，优于后者。
S13,如图2所示，在元件层按照档位交错对称排布时，首先把第一组的2个powergating cell放在第一列的正中间，其次，在第一组的上下各放置第二组的3个powergating cell。
在一个可以实现的实施方式中，第一或第二电源控制模块包括多列电源控制单元；多列电源控制单元中的每一列可以包括相同数量(M)个的电源控制单元，M〈N。
例如，在第二组的上下各放置第三组的5个power gating cell。由于版图高度决定了一列power gating最大放置18个，因此，将第四组的10个放在了紧挨的第二列。
然后在第四组的上下再放置第五组的部分4个，再把第五组的剩下放置在第三列中间。按照同样的交叉分组的顺序对称排列，一直放置完整个7组power gating cell。
这样的排布，使得每一列可能包括所述多组的多个电源控制单元，例如上述第一列；每一组也可能分布在多列中，例如第5、6或7组。
在一个可以实现的实施方式中，在多个档位的每个档位下包括多个组别中至少一组的至少一个电源控制单元。多个组别中的每组按照输出电流值由小到大的顺序排列；电流值小的组别的至少一个电源控制单元，接近块存储器中心的方向排列，电流值大的组别的至少一个电源控制单元远离所述块存储器中心的方向；将远离所述块存储器中心的方向记为第一方向。
而且，每组的至少一组电源控制单元的包括偶数个电源控制单元；偶数个电源控制单元以块存储器的水平中心线为对称轴上下对称排列，将块存储器的水平中心线记为第一轴线。这样实现了档位交错对称排布。
S14,在连接时，可以先把同一模块内部的同档位power gating cell串联起来，然后再把左边模块和右边模块的同档位power gating cell串联起来，以实现上电和下电时对尖峰电流的缓冲作用。见图3和图4。
如果BRAM更大时，例如为72K或144k，可以用更多的power gating cell，个数可以更多，档位也可以分得更细，但是版图排布的方式都是按照这样。输出功率的多少与排布无关，这样排布的好处是可以让版图的IR drop分布更加均匀，对整个BRAM的供电更加均匀。
图3A为电源电路原理图，如图3A所示，PG_EN为档位选通信号，用于选通预定的档位对应的power gating cell，它决定了选择打开第几档。TVDD为来自外部的电源，为每组power gating cell提供电源；VDD为每组输出的电源，每一组的输出VDD都是相连的。
在一个可以实现的实施方式中，第一电源控制模块和第二电源控制模块通过档位选通信号PG_EN确定某个档位的多个电源选通单元为BRAM提供均匀供电，该档位选通信号可以为数字信号。
图3B为基于图3A的电源连接示意图，如图3B所示，TVDD是外部电源，VDD是外部电源TVDD通过power gating cell后输出给BRAM的电源。
在一个可以实现的实施方式中，第一电源控制模块和第二电源控制模块并联连接至外部电源TVDD，在同时选通状态下通过VDD总线共同为BRAM提供均匀供电；同时选通状态包括同时选通第一和第二电源控制模块的相同档位的多个个电源选通单元。
在本申请实施例中，电源及选通信号输入输出连接不是重点，按照档位交错对称排布的方式是核心。
在一个可行的实施方式中，在在第一和第二电源控制模块的每个模块中，多个档位的每个档位下的至少一个电源选通单元沿纵向对称排列，并且通过内部连线连接；第一和第二电源控制模块中的属于相同档位的至少一个电源选通单元通过外部连线连接。
示例性地，图4为左右两边power gating之间的连线示意图，如图4所示，虚线表示组内穿线，将组内穿线记为内部连线，实线表示组间穿线，将组间穿线记为外部连线。穿线的箭头表示连接的方向，分组的时候左右两边都有一半power gating cell，这些cell是串联一起来的，左边一半串联完后，继续穿过中间的BRAM，达到右边的一半cell。箭头的方向可以是从左往右，也可以是从右往左。但是所有的箭头方向要一致。不要有的箭头是从左到右，有些是从右到左。
左边的第一电源控制模块和右边第二电源控制模块之间相同组的power gatingcell是连通的；在第一电源控制模块或右边第二电源控制模块的内部，相同组的powergating cell是连通的,不同组的power gating cell之间是不通的；这样通过左边和右边的相同组的power gating cell并联起来，可以实现上电和下电时对尖峰电流的缓冲作用。
在一个可行的实施方式中，第一电源控制模块和第二电源控制模块通过档位选通信号在确定功率值的档位，档位选通信号为数字信号。示例性地，如果档位选通信号PG_EN的值为0001H，则选通了第一档；如果档位选通信号PG_EN的值为0010H，则选通了第二档；如果档位选通信号PG_EN的值为0011H，则选通了第三档；如果档位选通信号PG_EN的值为0100H，则选通了第四档；如果档位选通信号PG_EN的值为0101H，则选通了第五档；如果档位选通信号PG_EN的值为0110H，则选通了第六档；如果档位选通信号PG_EN的值为0111H，则选通了第七档。
在一个可行的实施方式中，可以通过低电平指示选通，档位选通信号PG_EN的值中1代表低电平，0代表高电平。
在一个可行的实施方式中，可以通过高电平指示选通，档位选通信号PG_EN的值中1代表高电平，0代表低电平。
在数字信号中，通常高于+5V的电平为高电平，0V左右的电平为低电平。
示例性地，按照图3A、图3B、图4排列及连接方式，假设一个power gating cell提供的电流为i；如果通过PG_EN选通了第一档，那么第一组4个power gating cell同时输出4*i电流为BRAM36K供电；如果通过PG_EN选通了第二档，那么第一组和第二组共16个powergating cell同时输出16*i电流为BRAM36K供电，其它组的power gating cell不输出；如果选通了第三档，那么第一组、第二组和第三组共36个power gating cell同时输出36*i电流为BRAM36K供电，其它组的power gating cell不输出；以后依次类推。
基于上述块存储器的电源控制系统，本申请实施例提供了一种电源控制方法，该方法包括：确定第一电源控制模块和第二电源控制模块为BRAM提供均匀供电；包括:同时选通横向对称分布在BRAM两侧的第一和第二电源控制模块；第一和第二电源控制模块各自包括的若干(N)个电源控制单元(power gating cell)，用于在选通状态下对BRAM进行供电；其中，在第一和第二电源控制模块的每个模块中，若干个电源选通单元按多个档位分档为各档位下的至少一个电源选通单元；在多个档位的每个档位下的至少一个电源选通单元沿纵向对称排列，并且通过内部连线连接；第一和第二电源控制模块的属于相同档位的至少一个电源选通单元通过外部连线连接。
在一个可行的实施方式中，确定第一电源控制模块和第二电源控制模块为BRAM提供均匀供电，包括：同时选通第一和第二电源控制模块的相同档位的至少一个电源选通单元，为BRAM提供均匀供电，其中第一电源控制模块和第二电源控制模块并联连接至外部电源。
在一个可行的实施方式中，同时选通第一和第二电源控制模块的相同档位的至少一个电源选通单元，包括：通过档位选通信号确定档位的至少一个电源选通单元为BRAM提供均匀供电，档位选通信号为数字信号。
本领域普通技术人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执轨道，取决于技术方案的特定应用和设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执轨道的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本申请实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本申请实施例的具体实施方式而已，并不用于限定本申请实施例的保护范围，凡在本申请实施例的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请实施例的保护范围之内。

Claims (10)

1.一种块存储器的电源控制系统，其特征在于，包括：
BRAM；用于在FPGA中存储用户需要的数据，包括多行多列块存储阵列；
横向对称分布在所述BRAM两侧的第一和第二电源控制模块，各自包括的若干(N)个电源控制单元(power gating cell)，用于在选通状态下对所述BRAM进行供电；
其中，在第一和第二电源控制模块的每个模块中，所述若干个电源选通单元按多个档位分档为各档位下的至少一个电源选通单元；在所述多个档位的每个档位下的至少一个电源选通单元沿纵向对称排列，并且通过内部连线连接；
所述第一和第二电源控制模块的属于相同档位的至少一个电源选通单元通过外部连线连接。
2.根据权利要求1所述的块存储器的电源控制系统，其特征在于，所述若干(N)个电源选通单元按多个组别分组为各组别下的至少一个电源选通单元；在所述多个档位的每个档位下包括所述多个组别中至少一组的至少一个电源控制单元。
3.根据权利要求2所述的块存储器的电源控制系统，其特征在于，所述多个组别中的每组按照电流值由小到大的顺序沿第一方向排列；所述第一方向为远离所述块存储器中心的方向；且
所述至少一组电源控制单元中的每组包括偶数个电源控制单元；所述偶数个电源控制单元以第一轴线为对称轴对称排列，所述第一轴线为所述块存储器的水平中心线。
4.根据权利要求1或3之一所述的块存储器的电源控制系统，其特征在于所述第一或第二电源控制模块包括至少一列电源控制单元；所述至少一列电源控制单元中的每一列包括相同数量(M)个的电源控制单元，M〈N。
5.根据权利要求4所述的块存储器的电源控制系统，其特征在于，所述至少一列电源控制单元中的每一列包括所述至少一组的至少一个电源控制单元。
6.根据权利要求1-3之一所述的块存储器的电源控制系统，其特征在于，所述第一电源控制模块和所述第二电源控制模块并联连接至外部电源，在同时选通状态下共同为所述BRAM提供均匀供电；所述同时选通状态包括同时选通所述第一和第二电源控制模块的相同档位的至少一个电源选通单元。
7.根据权利要求6所述的块存储器的电源控制系统，其特征在于，所述第一电源控制模块和所述第二电源控制模块通过档位选通信号确定所述档位的至少一个电源选通单元为所述BRAM提供均匀供电，所述档位选通信号为数字信号。
8.一种块存储器的电源控制方法，其特征在于，应用于为块存储器供电，所述方法包括：
确定第一电源控制模块和第二电源控制模块为BRAM提供均匀供电；包括:
同时选通横向对称分布在所述BRAM两侧的第一和第二电源控制模块；所述第一和第二电源控制模块各自包括的若干(N)个电源控制单元(power gating cell)，用于在选通状态下对所述BRAM进行供电；其中，在第一和第二电源控制模块的每个模块中，所述若干个电源选通单元按多个档位分档为各档位下的至少一个电源选通单元；在所述多个档位的每个档位下的至少一个电源选通单元沿纵向对称排列，并且通过内部连线连接；所述第一和第二电源控制模块的属于相同档位的至少一个电源选通单元通过外部连线连接。
9.根据权利要求8所述块存储器的电源控制方法，其特征在于，所述确定所述第一电源控制模块和所述第二电源控制模块为所述BRAM提供均匀供电，包括：
同时选通所述第一和第二电源控制模块的相同档位的至少一个电源选通单元，为所述BRAM提供均匀供电，其中所述第一电源控制模块和所述第二电源控制模块并联连接至外部电源。
10.根据权利要求9所述的块存储器的电源控制方法，其特征在于，所述同时选通所述第一和第二电源控制模块的相同档位的至少一个电源选通单元，包括：
通过档位选通信号确定所述档位的至少一个电源选通单元为所述BRAM提供均匀供电，所述档位选通信号为数字信号。
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