CN105654985A - 一种fpga配置存储器阵列的多电源分区分时上电系统 - Google Patents

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Abstract

一种FPGA配置存储器阵列的多电源分区分时上电系统，将FPGA配置存储器阵列的存储单元划分为若干个区域，逐个区域顺序上电，有效解决了大规模单粒子加固SRAM型FPGA的上电浪涌电流问题。FPGA上电时，使用供电控制电路使各区域顺序上电，从而减小上电峰值电流。每个供电子电路输出给存储单元区域的电压同时并联到全局网络上，使全FPGA芯片各存储单元区域电压相同，保证了一致性。本发明能够有效消除上电浪涌电流，同时通过将FPGA划分为多个区域，实现上电电流与FPGA的规模无关。

Description

一种FPGA配置存储器阵列的多电源分区分时上电系统
技术领域
本发明涉及一种FPGA配置存储器阵列的多电源分区分时上电系统，属于集成电路技术领域。
背景技术
现场可编程逻辑门阵列(以下简称FPGA)根据配置信息可以实现不同的逻辑功能。SRAM型FPGA内使用由SRAM单元组成的配置存储器阵列存储用户的配置信息，由SRAM单元组成的配置帧可以无限次反复烧写，使FPGA的应用具有极大的灵活性，特别适合航天工程对宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中广泛应用于航天工程中。
现有技术中为配置存储器阵列上电时是同时给所有存储单元供电，其缺点是会造成短时电源电流急剧增大，称为“上电浪涌电流”，且此电流会随着FPGA规模增大而增加。使用FPGA的电路系统在设计供电电路时，供电电路可提供的最大电流必须超过上电浪涌电流，这意味着供电电路的实际供电能力远大于FPGA正常工作的需要，形成很大的浪费。此外，急剧的大电流冲击也会降低FPGA器件及系统的可靠性。
发明内容
本发明解决的技术问题为：克服现有技术不足，提供一种FPGA配置存储器阵列的多电源分区分时上电系统，能够有效消除上电浪涌电流，同时使上电电流与FPGA的规模无关，减小使用FPGA的系统供电功耗，提高系统可靠性。
本发明解决的技术方案为：一种FPGA配置存储器阵列的多电源分区分时上电系统，包括供电控制电路和N个结构相同的供电子电路；FPGA配置存储器阵列的存储单元按照逻辑资源的边界等量划分为N个区域，每个供电子电路与FPGA配置存储器阵列的一个存储单元区域相对应；
供电控制电路接收FPGA上电复位电路提供的POE使能信号、FPGA内部环形振荡器产生的时钟信号以及参考电压VREF；在FPGA上电复位电路提供的POE使能信号使能时，供电控制电路根据FPGA内部环形振荡器产生的时钟信号依次向每个供电子电路发送供电子电路使能信号，实现N个供电子电路按顺序上电，并采集每个供电子电路反馈的全局电压VRAM，根据全局电压VRAM以及参考电压VREF，向对应的供电子电路发送控制信号，用于将每个供电子电路提供给对应存储单元区域的电压VRAMJ调整到VRAM；
每个供电子电路根据供电控制电路发送的供电子电路使能信号、FPGA内核电路电源VCCINT以及FPGA辅助电源VCCAUX生成对应存储单元区域的供电电压VRAMJ的初始值和全局电压VRAM，并将全局电压VRAM反馈给供电控制电路；根据供电控制电路发送的控制信号Vcontrol将VRAMJ调整到VRAM。
所述每个供电子电路包括PMOS管P201、PMOS管P211、PMOS管P212、PMOS管P213、反相器G221和反相器G222；
反相器G221的输入端与供电控制电路发送的供电子电路使能信号Block_Vint_En连接，输出端与PMOS管P211的栅极连接，PMOS管P211的源极与FPGA内核电路电源VCCINT连接，PMOS管P211的漏极与对应的存储单元区域供电端连接，为对应的存储单元区域提供电压VRAMJ；反相器G222的输入端与供电控制电路发送的供电子电路使能信号Block_Vaux_En连接，输出端同时与PMOS管P212的栅极和PMOS管P213的栅极连接，PMOS管P213的源极输出全局电压VRAM，PMOS管P213的漏极同时与PMOS管P211的漏极以及PMOS管P212的源极连接，PMOS管P212的漏极与PMOS管P201的漏极连接，PMOS管P201的源极与FPGA辅助电源VCCAUX连接，PMOS管P201的栅极与供电控制电路发送的控制信号Vcontrol连接，所述控制信号Vcontrol通过控制PMOS管P201的导通电流将电压VRAMJ调整到VRAM。
所述供电控制电路包括分频电路、N位移位寄存器链、运算放大器、电阻R305、电阻R306以及N个使能信号生成电路；
分频电路在FPGA上电复位电路提供的POE使能信号使能时，对FPGA内部环形振荡器产生的时钟信号进行四分频和十六分频，四分频产生的时钟信号输出给N个使能信号生成电路，十六分频产生的时钟信号输出给N位移位寄存器链；
N位移位寄存器链在FPGA上电复位电路提供的使能信号POE使能时，根据分频电路输出的时钟信号依次向N个使能信号生成电路发送使能信号；
每个使能信号生成电路与一个供电子电路相对应，每个使能信号生成电路根据分频电路输出的时钟信号以及N位移位寄存器链输出的使能信号，生成供电使能信号Block_Vint_En和Block_Vaux_En，输出给对应的供电子电路；
运算放大器的同相输入端同时与电阻R305和电阻R306的一端连接，电阻R305的另一端连接供电子电路反馈的全局电压VRAM，电阻R306的另一端接地，运算放大器的反相输入端连接参考电压VREF，运算放大器的输出端输出控制信号Vcontrol。
所述供电控制电路还包括迟滞比较器，迟滞比较器的同相输入端连接供电子电路反馈的全局电压VRAM，反相输入端连接VCCINT，输出端同时向N个使能信号生成电路输出状态控制信号Vram_Good，当VRAM大于0.95×VCCINT时，状态控制信号Vram_Good为高电平，当VRAM小于0.85×VCCINT时，状态控制信号Vram_Good为低电平；
各个使能信号生成电路根据该VRAM状态控制信号调整供电使能信号Block_Vint_En和Block_Vaux_En，以控制对应的供电子电路生成符合要求的电压VRAM。
所述每个使能信号生成电路均包括D触发器D701、D触发器D702、2输入与门G711、2输入与门G712、2输入与门G713、2输入与门G714、2输入与门G715、2输入与门G716、2输入或门G721、2输入或门G722、3输入或门G731、异或门G741以及非门G751。
D触发器D701的D端连接2输入或门G722的输出端，D触发器D701的CLK端连接分频电路输出的时钟信号，D触发器D701的Q端同时连接2输入与门G716的第一输入端、2输入或门G722的第一输入端以及异或门G741的第一输入端，D触发器D701的端同时连接2输入与门G712的第一输入端以及2输入与门G713的第一输入端，D触发器D701的CLR端连接N位移位寄存器链输出的使能信号；
D触发器D702的D端连接3输入或门G731的输出端，D触发器D702的CLK端连接分频电路输出的时钟信号，D触发器D702的Q端同时连接2输入与门G711的第一输入端、2输入与门G715的第一输入端、2输入与门G716的第二输入端以及异或门G741的第二输入端，D触发器D702的端同时连接2输入与门G712的第二输入端以及2输入与门G714的第一输入端，D触发器D701的CLR端连接N位移位寄存器链输出的使能信号。
2输入与门G711的第二输入端、2输入与门G713的第二输入端、2输入与门G714的第二输入端以及非门G751的输入端同时与迟滞比较器输出的状态控制信号Vram_Good连接，2输入与门G711的输出端与2输入或门G722的第二输入端连接，2输入与门G712的输出端、2输入与门G713的输出端以及2输入与门G714的输出端与3输入或门G731的三个输入端连接；非门G751的输出端与2输入与门G715的第二输入端连接，2输入与门G715的输出端与2输入或门G721的第一输入端连接，异或门G741的输出端与2输入或门G721的第二输入端连接，2输入或门G721的输出端输出供电使能信号Block_Vint_En，2输入与门G716的输出端输出供电使能信号Block_Vaux_En。
所述N位移位寄存器链包括N个D触发器，每个D触发器的CLK端连接分频电路输出的时钟信号，每个D触发器的CLR端连接FPGA上电复位电路提供的使能信号POE，第i个D触发器的Q端连接第i+1个D触发器的D端，第一个D触发器的D端连接FPGA辅助电源VCCAUX，第i个D触发器的Q端向第i个使能信号生成电路发送使能信号BPO<i>，第N个D触发器的Q端向第一个使能信号生成电路发送使能信号BPO<N>，其中i为自然数，且1＝<i<＝N-1。
所述分频电路包括四个D触发器，每个D触发器的CLR端连接FPGA上电复位电路提供的使能信号POE，每个D触发器的D端连接自身的端，第j个D触发器的Q端连接第j+1个D触发器的CLK端，第一个D触发器的CLK端连接FPGA内部环形振荡器产生的时钟信号，第二个D触发器的Q端同时向N个使能信号生成电路输出时钟信号，第四个D触发器的Q端向N位移位寄存器链输出时钟信号，其中j为自然数，且1＝<j<＝3。
本发明与现有技术相比的优点在于：
(1)本发明将FPGA配置存储器阵列的存储单元按照逻辑资源的边界等量划分为N个区域，每个供电子电路在供电控制电路的控制下只对一个区域进行供电，使FPGA器件的上电峰值电流减小为正常值的1/N，实现对上电峰值电流的控制，有效解决SRAM型FPGA存在的上电电流过大的问题，消除了上电浪涌电流，同时实现了上电电流与FPGA的规模无关。
(2)本发明供电子电路根据供电控制电路输出的两个使能信号，首先生成预上电的VRAMJ值，然后生成全局VRAM，并根据控制模拟控制信号Vcontrol调整PMOS管P201的导通能力，将电压VRAMJ调整为设计值VRAM，使各个存储单元区域的上电经历一个预上电过程，防止电压突变对存储单元的冲击，提高了FPGA器件以及使用FPGA器件的系统的可靠性。
(3)本发明中N个供电子电路的全局电压VRAM并联形成全局VRAM供电网络，使全FPGA芯片各存储单元区域电压相同，从而在VRAM上电完成后，如果由于某些原因导致全局VRAM电压低于某一值(0.85×VCCINT)，供电控制电路通过调整使能信号将供电子电路全局电压VRAM钳位在FPGA内核电路电源VCCINT上，防止由于VRAM过低导致配置信息丢失，进一步提高了FPGA器件以及使用FPGA器件的系统的可靠性。
(4)本发明供电控制电路使用FPGA自身的使能信号和时钟信号依次生成针对每个供电子电路的使能信号，最大程度简化了电路设计，提高了供电控制电路输出使能信号的可靠性，从而可靠地实现了对供电子电路的分开顺序控制，有效消除了上电浪涌电流。
(5)本发明迟滞比较器根据VRAM小于和VCCINT的关系生成状态控制信号Vram_Good，当VRAM大于0.95×VCCINT时，状态控制信号Vram_Good为高电平，当VRAM小于0.85×VCCINT时，状态控制信号Vram_Good为低电平，从而控制各供电子电路确保VRAM保持合适的电压，避免了全局电压VRAM在比较点附近时，由于噪声等非理想因素的影响使得Vram_Good会频繁变化对电路正常工作的影响，提高了FPGA器件以及使用FPGA器件的系统的可靠性。
(6)本发明N位移位寄存器链通过N个D触发器实现，前一个D触发器输出的使能信号作为后一个D触发器的触发信号，从而实现顺序生成使能信号的功能，实现简单，输出可靠，确保了各个供电子电路顺次工作，进一步提高了FPGA器件以及使用FPGA器件的系统的可靠性。
(7)本发明通过分频电路为N位移位寄存器链与BPOC提供合适的时钟，满足从上电到电压稳定的过程需求，电路简单，易于实现，输出可靠，保证了各个供电子电路顺次工作，提高了FPGA器件以及使用FPGA器件的系统的可靠性。
附图说明
图1为划分为9个区域的FPGA电路结构示意图；
图2为供电子电路示意图；
图3为供电控制电路结构示意图；
图4为N位移位寄存器链电路结构图；
图5为分频电路结构示意图；
图6为BPOC的逻辑状态机示意图；
图7为BPOC电路结构图；
图8为FPGA9分区划分示意图；
图9为正常上电工作时各关键控制信号电压波形示意图。
具体实施方式
本发明的基本思路为：通过对配置存储器阵列上电过程的控制有效解决SRAM型FPGA上电峰值电流过大的问题。
本发明包括供电控制电路C101和N个结构相同的供电子电路，FPGA配置存储器阵列的存储单元按照逻辑资源的边界大致等量划分为N个区域，每个供电子电路与FPGA配置存储器阵列的一个存储单元区域相对应。FPGA内部有多个内部电源，其中VCCINT为内核电路使用的电源，配置存储器阵列电源VRAM，本发明主体电路使用VCCAUX电源，VCCAUX为辅助电源。
供电控制电路C101用于控制供电子电路，按照供电子电路的顺序每次1个供电子电路逐个上电。供电控制电路C101接收FPGA上电复位电路提供的POE使能信号、FPGA内部环形振荡器产生的时钟信号、VCCINT、VCCAUX以及参考电压VREF；在FPGA上电复位电路提供的POE使能信号使能时，供电控制电路C101根据FPGA内部环形振荡器产生的时钟信号依次向每个供电子电路发送供电子电路使能信号，实现N个供电子电路按顺序上电，并采集全局电压VRAM，根据全局电压VRAM以及参考电压VREF，向对应的供电子电路发送控制信号Vcontrol，用于将每个供电子电路提供给对应存储单元区域的电压VRAMJ调整到VRAM。
每个供电子电路根据供电控制电路C101发送的供电子电路使能信号、FPGA内核电路电源VCCINT以及FPGA辅助电源VCCAUX生成对应存储单元区域的供电电压VRAMJ的初始值和全局电压VRAM，并将全局电压VRAM反馈给供电控制电路C101，N个供电子电路的全局电压VRAM并联形成全局VRAM供电网络；根据供电控制电路C101发送的控制信号Vcontrol将VRAMJ调整到VRAM。
如图2所示，每个供电子电路包括PMOS管P201、PMOS管P211、PMOS管P212、PMOS管P213、反相器G221和反相器G222。反相器G221的输入端与供电控制电路C101发送的供电子电路使能信号Block_Vint_En连接，输出端与PMOS管P211的栅极连接，PMOS管P211的源极与FPGA内核电路电源VCCINT连接，PMOS管P211的漏极与对应的存储单元区域供电端连接，为对应的存储单元区域提供电压VRAMJ；反相器G222的输入端与供电控制电路C101发送的供电子电路使能信号Block_Vaux_En连接，输出端同时与PMOS管P212的栅极和PMOS管P213的栅极连接，PMOS管P213的源极输出全局电压VRAM，PMOS管P213的漏极同时与PMOS管P211的漏极以及PMOS管P212的源极连接，PMOS管P212的漏极与PMOS管P201的漏极连接，PMOS管P201的源极与FPGA辅助电源VCCAUX连接，PMOS管P201的栅极与供电控制电路C101发送的控制信号Vcontrol连接，所述控制信号Vcontrol通过控制PMOS管P201的导通电流将电压VRAMJ调整到VRAM。
每个供电子电路的上电工作状态如下：
上电之前，Block_Vint_En端与Block_Vaux_En端均为低电平。下拉电路(图中未画出)将局部供电电压保持为地电位。
对应供电子电路开始上电时，Block_Vint_En端为高电平，Block_Vaux_En端为低电平。此时PMOS管P211使VRAMJ与电源VCCINT相等，对应的存储单元区域开始上电。由于VRAMJ设计值高于电源VCCINT，此时仅为预上电。
之后，Block_Vint_En端变为低电平，Block_Vaux_En端变为高电平。PMOS管P212导通，于此同时，PMOS管P213将VRAM输出给全局VRAM网络，确保全芯片所有配置存储器阵列的供电电压相同。供电控制电路通过控制模拟控制信号Vcontrol调整PMOS管P201的导通能力，将电压VRAMJ调整为设计值VRAM。
在VRAM上电完成后，如果由于某些原因导致全局VRAM电压低于某一值(0.85×VCCINT)，供电控制电路会将Block_Vint_En端置为高电平，Block_Vaux_En端置为低电平，保证不会由于VRAM的电压过低而导致用户配置信息的丢失。
如图3所示，供电控制电路C101包括分频电路C302、N位移位寄存器链C301、运算放大器C304、电阻R305、电阻R306以及N个使能信号生成电路；
供电控制电路C101使用的时钟信号为FPGA配置电路所用时钟，通过FPGA内部环形震荡器产生；使能信号由FPGA上电复位电路提供，当FPGA各电源电压满足FPGA正常工作要求后自动使能。
N位移位寄存器链C301在FPGA上电复位电路提供的使能信号POE使能时，根据分频电路C302输出的时钟信号依次向N个使能信号生成电路BPOC发送使能信号；
N位移位寄存器链C301包括N个D触发器，每个D触发器的CLK端连接分频电路输出的时钟信号，每个D触发器的CLR端连接FPGA上电复位电路提供的使能信号POE，第i个D触发器的Q端连接第i+1个D触发器的D端，第一个D触发器的D端连接FPGA辅助电源VCCAUX，第i个D触发器的Q端向第i个使能信号生成电路发送使能信号BPO<i>，第N个D触发器的Q端向第i个使能信号生成电路发送使能信号BPO<N>。其中i为自然数，且1＝<i<＝N-1。
当POE为低电平时，所有的供电子电路均被禁用；当POE为高电平时，N位移位寄存器链C301开始顺序使能各个使能信号生成电路：首先通过将BPO<1>置为高电平使能BPOCC311，然后通过将BPO<2>置为高电平使能BPOCC312，不断重复这个过程直到将BPO<N>置为高电平使能BPOCC31N。此后，各个使能信号生成电路将时钟保持使能状态。
由于从上电到电压稳定需要一个过程，因此使用分频电路C302通过分频为N位移位寄存器链C301与BPOC提供合适的时钟。由于每个供电子电路上电均有多个过程，N位移位寄存器链C301所用的时钟频率为每个BPOC所用时钟频率的4分之1。分频电路C302在FPGA上电复位电路提供的POE使能信号使能时，对FPGA内部环形振荡器产生的时钟信号进行四分频和十六分频，四分频产生的时钟信号输出给N个使能信号生成电路，十六分频产生的时钟信号输出给N位移位寄存器链C301。当POE为低电平时，分频电路C302不产生任何时钟输出。
如图5所示，分频电路C302包括四个D触发器D501、D502、D503和D504，每个D触发器的CLR端连接FPGA上电复位电路提供的使能信号POE，每个D触发器的D端连接自身的端，D501的CLK端连接FPGA内部环形振荡器产生的时钟信号，D501的Q端连接D502的CLK端，D502的Q端连接D503的CLK端，D503的Q端连接D504的CLK端，D502的Q端向N个使能信号生成电路BPOC输出时钟信号，D504的Q端向N位移位寄存器链C301输出时钟信号。
每个使能信号生成电路(BPOC)与一个供电子电路相对应，每个使能信号生成电路根据分频电路C302输出的时钟信号以及N位移位寄存器链C301输出的使能信号，生成供电使能信号Block_Vint_En和Block_Vaux_En，输出给对应的供电子电路，使各供电子电路顺序上电。
运算放大器C304的同相输入端同时与电阻R305和电阻R306的一端连接，电阻R305的另一端连接供电子电路反馈的电压VRAM，电阻R306的另一端接地，运算放大器C304的反相输入端连接参考电压VREF，运算放大器C304的输出端输出控制信号Vcontrol。运算放大器C304、电阻R305、电阻R306与每个供电子电路中的PMOS管P211组成低压差现行稳压器(以下简称LDO)，共同控制VRAM电压。VRAM电压的设计值可以通过调整电阻R305、电阻R306的比例调节。
供电控制电路C101还包括迟滞比较器C303，迟滞比较器C303的同相输入端连接供电子电路反馈的全局电压VRAM，反相输入端连接VCCINT，输出端同时向N个使能信号生成电路输出状态控制信号Vram_Good，当VRAM大于0.95×VCCINT时，状态控制信号Vram_Good为高电平，当VRAM小于0.85×VCCINT时，状态控制信号Vram_Good为低电平；各个使能信号生成电路BPOC会根据Vram_Good信号控制各分区内的电路确保VRAM保持合适的电压。如果比较器没有迟滞效果，当全局电压VRAM在比较点附近时，由于噪声等非理想因素的影响VRAM状态控制信号Vram_Good会频繁变化，影响电路的正常工作。
BPOC的逻辑状态机可用图6描述，详细说明如下：
状态1：未上电状态，Block_Vint_En端被置为低电平，Block_Vaux_En端被置为低电平。任何时刻当BPO为低电平时，状态机将跳转到状态1；当BPO为高电平时，状态机将跳转至状态2。
状态2：预上电至VCCINT状态，Block_Vint_En端被置为高电平，Block_Vaux_En端被置为低电平。如果BPO为低电平，状态机将跳转到状态1；当BPO为高点平时，状态机将跳转到状态3；
状态3：VRAM正常工作状态，Block_Vint_En端被置为低电平，Block_Vaux_En端被置为高电平(此时VRAM由辅助电源VCCAUX提供)。如果BPO为低电平，状态机将跳转到状态1；当BPO为高点平时，根据VRAM状态信号Vram_Good跳转状态：如果VRAM电压过低(VRAM下降到小于0.85×VCCINT，Vram_Good为低电平)，状态机将跳转至状态4；反之，状态机将停留在状态3。
状态4：VRAM异常保护状态，Block_Vint_En端被置为高电平，Block_Vaux_En端被置为低电平。如果BPO为低电平，状态机将跳转到状态1；当BPO为高点平时，根据VRAM状态信号Vram_Good跳转状态：如果VRAM电压仍然过低(VRAM没有上升到大于0.95×VCCINT，Vram_Good为低电平)，状态机停留在状态4；反之，状态机将跳转到状态3。
BPOC的一种实现方式如图7所示。
所述每个使能信号生成电路均包括D触发器D701、D触发器D702、2输入与门G711、2输入与门G712、2输入与门G713、2输入与门G714、2输入与门G715、2输入与门G716、2输入或门G721、2输入或门G722、3输入或门G731、异或门G741以及非门G751。
D触发器D701的D端连接2输入或门G722的输出端；D触发器D701的CLK端连接分频电路C302输出的时钟信号；D触发器D701的Q端同时连接2输入与门G716的第一输入端、2输入或门G722的第一输入端以及异或门G741的第一输入端；D触发器D701的端同时连接2输入与门G712的第一输入端以及2输入与门G713的第一输入端；D触发器D701的CLR端连接N位移位寄存器链C301输出的使能信号；
D触发器D702的D端连接3输入或门G731的输出端；D触发器D702的CLK端连接分频电路C302输出的时钟信号；D触发器D702的Q端同时连接2输入与门G711的第一输入端、2输入与门G715的第一输入端、2输入与门G716的第二输入端以及异或门G741的第二输入端；D触发器D702的端同时连接2输入与门G712的第二输入端以及2输入与门G714的第一输入端；D触发器D701的CLR端连接N位移位寄存器链C301输出的使能信号。
2输入与门G711的第二输入端、2输入与门G713的第二输入端、2输入与门G714的第二输入端以及非门G751的输入端同时与迟滞比较器C303输出的状态控制信号Vram_Good连接；2输入与门G711的输出端与2输入或门G722的第二输入端连接；2输入与门G712的输出端、2输入与门G713的输出端以及2输入与门G714的输出端与3输入或门G731的三个输入端连接；非门G751的输出端与2输入与门G715的第二输入端连接；2输入与门G715的输出端与2输入或门G721的第一输入端连接；异或门G741的输出端与2输入或门G721的第二输入端连接；2输入或门G721的输出端输出供电使能信号Block_Vint_En，2输入与门G716的输出端输出供电使能信号Block_Vaux_En。
状态1时，D触发器D701的Q端为低电平，D触发器D702的Q端为低电平；状态2时，D触发器D701的Q端为低电平，D触发器D702的Q端为高电平；状态3时，D触发器D701的Q端为高电平，D触发器D702的Q端为高电平；状态4时，D触发器D701的Q端为高电平，D触发器D702的Q端为低电平。当状态机进入状态3或状态4时，与门G715的第二输入端为高电平，Vram_Good端通过非门G751控制Block_Vint_En端：当Vram_Good端为低电平时Block_Vint_En端会立即变成高电平将VRAM钳位，并在下一个CLK上升沿时使状态机跳转到状态4；当Vram_Good为高电平后需要等待下一个CLK上升沿时使状态机跳转到状态3，进入正常工作状态。
实施例：
以FPGA配置存储器阵列的存储单元按照逻辑资源的边界大致等量划分为9个区域为例，对本发明进行说明。
图8是FPGA的框图，输入输出端口(IOB)位于芯片的四周，可配置逻辑模块(CLB)在内部按阵列排布，块存储器(BRAM)穿插在可配置逻辑模块(CLB)中，时钟模块(其中包括DCM和全局时钟BUF)分布在2个角，时钟专用通路为配置逻辑资源提供良好的时钟，还包括配置逻辑、配置接口和供电控置电路。图8作为示意，只显示了少量的输入输出模块(IOB)和可配置逻辑模块(CLB)以及块存储器(BRAM)。遍布整个芯片连接各个模块的配置存储器阵列(CSRAM)在图8中没有具体图示。配置存储器阵列(CSRAM)中配置位的存储值决定了FPGA的具体功能。FPGA配置存储器阵列的存储单元按照逻辑资源的边界等量划分为N个区域的原则，可按图8所示将FPGA划分为9个区域。由于不能将一个完整的逻辑块划分到两个不同的区域中，因此选择逻辑资源的边界进行大致等量划分。
划分后整体结构框图如图1所示。其中包括：9个供电子电路(B111、B112、B113、B114、B115、B116、B117、B118、B119)及供电控制电路C101。FPGA内部有多个内部电源，其中VCCINT为1.5V，VCCAUX为3.3V，配置存储器阵列电源VRAM，设定的目标值为1.65V。各个供电子电路具有相同的结构，在供电控制电路C101的控制下为对应区域的存储单元提供电源；供电控制电路C101用于控制供电子电路，使其按指定的顺序与方法上电。FPGA上电时，按照供电子电路B111、B112、B113、B114、B115、B116、B117、B118、B119的顺序每次1个子电路逐个上电，从而将上电峰值电流减小为正常值的9分之1，降低FPGA的上电难度。
供电控制电路包括9位移位寄存器链，分频电路C302、迟滞比较器C303、运算放大器C304、电阻R305、电阻R306、使能信号生成电路BPOC(C311、C312、C313、C314、C315、C316、C317、C318、C319)。
分频电路C302的CLK_D4端连接9个BPOC的CLK端，分频电路C302的CLK_D16端连接9位移位寄存器链(C301)的CLK端。
9位移位寄存器链如图4所示，包括9个D触发器(D401、D402、D403、D404、D405、D406、D407、D408、D409)。D401、D402、D403、D404、D405、D406、D407、D408、D409的CLK端同时连接分频电路C302的CLK_D16端，CLR端同时连接使能信号POE。
D触发器D401的D端连接电源VCCAUX，D触发器D401的Q端连接D触发器D402的D端，D触发器D402的Q端连接D触发器D403的D端，D触发器D403的Q端连接D触发器D404的D端，D触发器D404的Q端连接D触发器D405的D端，D触发器D405的Q端连接D触发器D406的D端，D触发器D406的Q端连接D触发器D407的D端，D触发器D407的Q端连接D触发器D408的D端，D触发器D408的Q端连接D触发器D409的D端，D触发器D401的Q端输出BPO<1>信号，D触发器D402的Q端输出BPO<2>信号，D触发器D403的Q端输出BPO<3>信号，D触发器D404的Q端输出BPO<4>信号，D触发器D405的Q端输出BPO<5>信号，D触发器D406的Q端输出BPO<6>信号，D触发器D407的Q端输出BPO<7>信号，D触发器D408的Q端输出BPO<8>信号，D触发器D409的Q端输出BPO<9>信号。
迟滞比较器C303的输出的控制信号Vram_Good，同时连接9个BPOC的Vram_Good端。
BPOCC311的CLK端连接分频电路C302的CLK_D4端；BPOCC311的En端接收BPO<1>信号；BPOCC311的Vram_Good端连接迟滞比较器C303的输出端(Vout端)；BPOCC311的Block_Vint_En端输出第一个供电子电路的使能信号Block_Vint_En<1>信号；BPOCC311的Block_Vaux_En端输出第一个供电子电路的使能信号Block_Vaux_En<1>。
BPOCC312的CLK端连接分频电路C302的CLK_D4端；BPOCC312的En端接收BPO<2>信号；BPOCC312的Vram_Good端连接迟滞比较器C303的输出端(Vout端)；BPOCC312的Block_Vint_En端输出第一个供电子电路的使能信号Block_Vint_En<2>信号；BPOCC312的Block_Vaux_En端输出第一个供电子电路的使能信号Block_Vaux_En<2>。
以此类推，BPOCC319的CLK端连接分频电路C302的CLK_D4端；BPOCC319的CLK端连接分频电路C302的CLK_D4端；BPOCC319的En端接收BPO<1>信号；BPOCC319的Vram_Good端连接迟滞比较器C303的输出端(Vout端)；BPOCC319的Block_Vint_En端输出第一个供电子电路的使能信号Block_Vint_En<9>信号；BPOCC319的Block_Vaux_En端输出第一个供电子电路的使能信号Block_Vaux_En<9>。
正常上电时各关键控制信号电压波形如图9所示。使能信号POE变为高电平前，所有的控制信号均为低电平。并且此时没有时钟信号产生。某时刻POE由低电平变为高电平，时钟信号CLK_D4与CLK_D16上开始出现时钟，各分区开始顺序上电。POE变高的第一个CLK_D16上升沿BPO<1>变为高电平，第一个供电分区开始上电。BPO<1>变为高电平后第一个CLK_D4上升沿Block_Vint_En<1>变为高电平，该分区内的Vram_Good被预上电到VCCINT；BPO<1>变为高电平后第二个CLK_D4上升沿Block_Vint_En<1>变为低电平，Block_Vaux_En<1>变为高电平，VRAM进入正常供电状态。POE变高的第二个CLK_D16上升沿BPO<2>变为高电平，第二个供电分区开始上电。BPO<2>变为高电平后第一个CLK_D4上升沿Block_Vint_En<2>变为高电平，该分区内的Vram_Good被预上电到VCCINT；BPO<2>变为高电平后第二个CLK_D4上升沿Block_Vint_En<2>变为低电平，Block_Vaux_En<2>变为高电平，VRAM进入正常供电状态。重复上述过程直到所有的分区全部完成上电。
本发明中每个供电子电路输出给存储单元区域的电压同时并联到全局网络上，使全FPGA芯片各存储单元区域电压相同，保证了一致性。本发明通过将FPGA配置存储器阵列的存储单元划分为多个不同的供电区域进行分区分时上电，可以将上电峰值电流控制在更小的水平上，实现对上电峰值电流的控制，从而有效抑制上电浪涌电流，而增加的面积与功耗几乎可以忽略不计。通过将存储单元整体划分为N个区域可以使FPGA器件的上电电流减小为正常值的1/N，与规模基本无关。所以可以将该方法应用到更大规模的FPGA器件，通过增加FPGA存储单元划分区域的数量，可以将上电峰值电流控制在更小的量级，使上电电流与FPGA器件的规模基本无关。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (7)

1.一种FPGA配置存储器阵列的多电源分区分时上电系统，其特征在于：包括供电控制电路(C101)和N个结构相同的供电子电路；FPGA配置存储器阵列的存储单元按照逻辑资源的边界等量划分为N个区域，每个供电子电路与FPGA配置存储器阵列的一个存储单元区域相对应；
供电控制电路(C101)接收FPGA上电复位电路提供的POE使能信号、FPGA内部环形振荡器产生的时钟信号以及参考电压VREF；在FPGA上电复位电路提供的POE使能信号使能时，供电控制电路(C101)根据FPGA内部环形振荡器产生的时钟信号依次向每个供电子电路发送供电子电路使能信号，实现N个供电子电路按顺序上电，并采集每个供电子电路反馈的全局电压VRAM，根据全局电压VRAM以及参考电压VREF，向对应的供电子电路发送控制信号，用于将每个供电子电路提供给对应存储单元区域的电压VRAMJ调整到VRAM；
每个供电子电路根据供电控制电路(C101)发送的供电子电路使能信号、FPGA内核电路电源VCCINT以及FPGA辅助电源VCCAUX生成对应存储单元区域的供电电压VRAMJ的初始值和全局电压VRAM，并将全局电压VRAM反馈给供电控制电路(C101)；根据供电控制电路(C101)发送的控制信号Vcontrol将VRAMJ调整到VRAM。
2.根据权利要求1所述的一种FPGA配置存储器阵列的多电源分区分时上电系统，其特征在于：所述每个供电子电路包括PMOS管P201、PMOS管P211、PMOS管P212、PMOS管P213、反相器G221和反相器G222；
反相器G221的输入端与供电控制电路(C101)发送的供电子电路使能信号Block_Vint_En连接，输出端与PMOS管P211的栅极连接，PMOS管P211的源极与FPGA内核电路电源VCCINT连接，PMOS管P211的漏极与对应的存储单元区域供电端连接，为对应的存储单元区域提供电压VRAMJ；反相器G222的输入端与供电控制电路(C101)发送的供电子电路使能信号Block_Vaux_En连接，输出端同时与PMOS管P212的栅极和PMOS管P213的栅极连接，PMOS管P213的源极输出全局电压VRAM，PMOS管P213的漏极同时与PMOS管P211的漏极以及PMOS管P212的源极连接，PMOS管P212的漏极与PMOS管P201的漏极连接，PMOS管P201的源极与FPGA辅助电源VCCAUX连接，PMOS管P201的栅极与供电控制电路(C101)发送的控制信号Vcontrol连接，所述控制信号Vcontrol通过控制PMOS管P201的导通电流将电压VRAMJ调整到VRAM。
3.根据权利要求1所述的一种FPGA配置存储器阵列的多电源分区分时上电系统，其特征在于：所述供电控制电路(C101)包括分频电路(C302)、N位移位寄存器链(C301)、运算放大器(C304)、电阻R305、电阻R306以及N个使能信号生成电路；
分频电路(C302)在FPGA上电复位电路提供的POE使能信号使能时，对FPGA内部环形振荡器产生的时钟信号进行四分频和十六分频，四分频产生的时钟信号输出给N个使能信号生成电路，十六分频产生的时钟信号输出给N位移位寄存器链(C301)；
N位移位寄存器链(C301)在FPGA上电复位电路提供的使能信号POE使能时，根据分频电路(C302)输出的时钟信号依次向N个使能信号生成电路发送使能信号；
每个使能信号生成电路与一个供电子电路相对应，每个使能信号生成电路根据分频电路(C302)输出的时钟信号以及N位移位寄存器链(C301)输出的使能信号，生成供电使能信号Block_Vint_En和Block_Vaux_En，输出给对应的供电子电路；
运算放大器(C304)的同相输入端同时与电阻R305和电阻R306的一端连接，电阻R305的另一端连接供电子电路反馈的全局电压VRAM，电阻R306的另一端接地，运算放大器(C304)的反相输入端连接参考电压VREF，运算放大器(C304)的输出端输出控制信号Vcontrol。
4.根据权利要求3所述的一种FPGA配置存储器阵列的多电源分区分时上电系统，其特征在于：所述供电控制电路(C101)还包括迟滞比较器(C303)，迟滞比较器(C303)的同相输入端连接供电子电路反馈的全局电压VRAM，反相输入端连接VCCINT，输出端同时向N个使能信号生成电路输出状态控制信号Vram_Good，当VRAM大于0.95×VCCINT时，状态控制信号Vram_Good为高电平，当VRAM小于0.85×VCCINT时，状态控制信号Vram_Good为低电平；
各个使能信号生成电路根据该VRAM状态控制信号调整供电使能信号Block_Vint_En和Block_Vaux_En，以控制对应的供电子电路生成符合要求的电压VRAM。
5.根据权利要求4所述的一种FPGA配置存储器阵列的多电源分区分时上电系统，其特征在于：所述每个使能信号生成电路均包括D触发器D701、D触发器D702、2输入与门G711、2输入与门G712、2输入与门G713、2输入与门G714、2输入与门G715、2输入与门G716、2输入或门G721、2输入或门G722、3输入或门G731、异或门G741以及非门G751。
D触发器D701的D端连接2输入或门G722的输出端，D触发器D701的CLK端连接分频电路(C302)输出的时钟信号，D触发器D701的Q端同时连接2输入与门G716的第一输入端、2输入或门G722的第一输入端以及异或门G741的第一输入端，D触发器D701的端同时连接2输入与门G712的第一输入端以及2输入与门G713的第一输入端，D触发器D701的CLR端连接N位移位寄存器链(C301)输出的使能信号；
D触发器D702的D端连接3输入或门G731的输出端，D触发器D702的CLK端连接分频电路(C302)输出的时钟信号，D触发器D702的Q端同时连接2输入与门G711的第一输入端、2输入与门G715的第一输入端、2输入与门G716的第二输入端以及异或门G741的第二输入端，D触发器D702的端同时连接2输入与门G712的第二输入端以及2输入与门G714的第一输入端，D触发器D701的CLR端连接N位移位寄存器链(C301)输出的使能信号。
2输入与门G711的第二输入端、2输入与门G713的第二输入端、2输入与门G714的第二输入端以及非门G751的输入端同时与迟滞比较器(C303)输出的状态控制信号Vram_Good连接，2输入与门G711的输出端与2输入或门G722的第二输入端连接，2输入与门G712的输出端、2输入与门G713的输出端以及2输入与门G714的输出端与3输入或门G731的三个输入端连接；非门G751的输出端与2输入与门G715的第二输入端连接，2输入与门G715的输出端与2输入或门G721的第一输入端连接，异或门G741的输出端与2输入或门G721的第二输入端连接，2输入或门G721的输出端输出供电使能信号Block_Vint_En，2输入与门G716的输出端输出供电使能信号Block_Vaux_En。
6.根据权利要求3所述的一种FPGA配置存储器阵列的多电源分区分时上电系统，其特征在于：所述N位移位寄存器链(C301)包括N个D触发器，每个D触发器的CLK端连接分频电路输出的时钟信号，每个D触发器的CLR端连接FPGA上电复位电路提供的使能信号POE，第i个D触发器的Q端连接第i+1个D触发器的D端，第一个D触发器的D端连接FPGA辅助电源VCCAUX，第i个D触发器的Q端向第i个使能信号生成电路发送使能信号BPO<i>，第N个D触发器的Q端向第一个使能信号生成电路发送使能信号BPO<N>，其中i为自然数，且1＝<i<＝N-1。
7.根据权利要求3所述的一种FPGA配置存储器阵列的多电源分区分时上电系统，其特征在于：所述分频电路(C302)包括四个D触发器，每个D触发器的CLR端连接FPGA上电复位电路提供的使能信号POE，每个D触发器的D端连接自身的端，第j个D触发器的Q端连接第j+1个D触发器的CLK端，第一个D触发器的CLK端连接FPGA内部环形振荡器产生的时钟信号，第二个D触发器的Q端同时向N个使能信号生成电路输出时钟信号，第四个D触发器的Q端向N位移位寄存器链(C301)输出时钟信号，其中j为自然数，且1＝<j<＝3。
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