CN109147834A - 电源系统及半导体封装集合体 - Google Patents
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Abstract
本公开的实施例提出一种电源系统及半导体封装集合体。该电源系统包括：内部电压产生电路，用于产生至少一个内部电压；芯片使能电路，用于根据所述至少一个内部电压生成芯片使能信号；其中，所述至少一个内部电压用于通过电源芯片互连结构提供给至少一个半导体芯片，所述芯片使能信号用于将所述至少一个内部电压同步输入至所述至少一个半导体芯片。
Description
技术领域
本公开属于半导体技术领域，具体而言，涉及一种电源系统及半导体封装集合体。
背景技术
移动消费电子设备(例如，蜂窝电话、笔记本计算机和个人数字助理等)的出现增加了对紧凑高性能存储装置的需求。在很多方面中，半导体存储装置的现代发展可被视为使用最小可能的装置以规定的操作速度提高最大数量的数据位的过程。在这个背景下，术语“最小的”通常表示在“横向”X/Y平面(例如由印刷电路板或模板块的主要表面限定的平面)中由存储装置占据的最小区域。一般地，由存储装置占据的容许的横向区域的限制启发存储装置设计者垂直地集成其装置的数据存储容量。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
根据本发明的一个发明，提供一种电源系统，包括：内部电压产生电路，用于产生至少一个内部电压；芯片使能电路，用于根据所述至少一个内部电压生成芯片使能信号；其中，所述至少一个内部电压用于通过电源芯片互连结构提供给至少一个半导体芯片，所述芯片使能信号用于将所述至少一个内部电压同步输入至所述至少一个半导体芯片。
在本公开的一种示例性实施例中，所述芯片使能电路包括：至少一个电压检测电路，分别用于检测相应内部电压；和与门电路；其中，各电压检测电路的输入端分别连接至相应内部电压，各电压检测电路的输出端均连接至所述与门电路的输入端，所述与门电路的输出端用于输出所述芯片使能信号。
在本公开的一种示例性实施例中，所述内部电压产生电路包括：至少一个电压调节器，用于产生所述至少一个内部电压。
在本公开的一种示例性实施例中，所述至少一个电压调节器包括第一电荷泵电路、第二电荷泵电路、第三电荷泵电路、第一低压差线性稳压器、第二低压差线性稳压器以及第三低压差线性稳压器；其中，所述第一至第三电荷泵电路分别用于根据外部电压输出第一内部电压、第二内部电压和第三内部电压；所述第一至第三低压差线性稳压器分别用于根据所述外部电压输出第四内部电压、第五内部电压和第六内部电压；其中，所述第一内部电压大于所述外部电压，所述第二内部电压和所述第三内部电压均与所述外部电压的极性相反；所述第四至第六内部电压均小于等于所述外部电压。
在本公开的一种示例性实施例中，电压调节器包括第一低压差线性稳压器、第一电荷泵电路、第二电荷泵电路、第二低压差线性稳压器、第三低压差线性稳压器以及第四低压差线性稳压器；其中，所述第一至第四低压差线性稳压器分别用于根据外部电压输出第一内部电压、第四内部电压、第五内部电压和第六内部电压；所述第一至第二电荷泵电路分别用于根据所述外部电压输出第二内部电压和第三内部电压；其中，所述第一内部电压、第四至第六内部电压均小于等于所述外部电压；所述第二内部电压和所述第三内部电压均与所述外部电压的极性相反。
在本公开的一种示例性实施例中，所述电源系统还包括参考电压产生电路，用于生成参考电压；其中，各电压调节器分别用于根据所述外部电压、所述参考电压以及电源使能信号输出所述第一内部电压、所述第二内部电压、所述第三内部电压、所述第四内部电压、所述第五内部电压以及所述第六内部电压。
根据本公开的一个方面，提供一种半导体封装集合体，包括：封装基板；如上述任一实施例所述的电源系统，所述电源系统设置于所述封装基板上；至少一个半导体芯片。
在本公开的一种示例性实施例中，所述至少一个半导体芯片包括多个半导体芯片，所述多个半导体芯片中的每个半导体芯片具有相同的电功能。
在本公开的一种示例性实施例中，所述半导体芯片为存储芯片。
在本公开的一种示例性实施例中，所述半导体芯片为DRAM芯片。
在本公开的一种示例性实施例中，所述多个半导体芯片依次垂直堆叠于所述电源系统上。
在本公开的一种示例性实施例中，所述电源芯片互连结构包括硅通孔。
在本公开的一种示例性实施例中，所述多个半导体芯片分别直接设置于所述封装基板上，所述电源系统直接设置于所述封装基板上。
在本公开的一种示例性实施例中，所述多个半导体芯片依次垂直堆叠设置于所述封装基板上，所述电源系统直接设置于所述封装基板上。
在本公开的一种示例性实施例中，所述电源芯片互连结构包括金属导线。
在本公开的一种示例性实施例中，所述电源芯片互连结构的直径与所述至少一个半导体芯片的数量相关。
在本公开的一种示例性实施例中，还包括：信号芯片互连结构，用于通过所述封装基板将外部控制信号输入至各半导体芯片和/或将数据信号输入或者输出各半导体芯片。
在本公开的一种示例性实施例中，各半导体芯片和所述电源系统共用所述封装基板提供的接地电源。
在本公开的一种示例性实施例中，所述电源系统的封装尺寸小于等于各半导体芯片的封装尺寸。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标、特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是相关技术中一种半导体封装集合体的结构示意图；
图2是相关技术中另一种半导体封装集合体的结构示意图；
图3是相关技术中一种半导体芯片的结构示意图；
图4是示出根据本公开实施例的一种半导体封装集合体的结构示意图；
图5是示出根据本公开实施例的另一种半导体封装集合体的结构示意图；
图6是示出根据本公开实施例的一种电源系统的结构示意图；
图7是基于图6所示电源系统的时序图；
图8是基于图6所示电源系统的芯片使能电路的示意图；
图9是基于图8所示芯片使能电路的第一电压检测电路的结构示意图；
图10是基于图9所示第一电压检测电路的时序图；
图11是基于图6所示电源系统的Vp电荷泵电路的电路图；
图12是基于图11所示的Vp电荷泵电路的时序图；
图13是基于图11的Vpclk生成的电路图；
图14是基于图13的Vpclken生成的电路图；
图15是基于图6所示电源系统的Vbb电荷泵电路的电路图；
图16是基于图6所示电源系统的Vnwl电荷泵电路的电路图；
图17是基于图6所示电源系统的Vcore低压差线性稳压器的电路图；
图18是基于图6所示电源系统的Veq低压差线性稳压器的电路图。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、系统和步骤。应理解，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。
图1是相关技术中一种半导体封装集合体的结构示意图。
如图1所示，相关技术中的一种方式，是将多个半导体芯片(例如图示中的半导体存储芯片A-D)在相对于横向X/Y平面的垂直Z平面中垂直堆叠，例如，A芯片在B芯片的顶部，B芯片在C芯片的顶部，C芯片在D芯片的顶部。
堆叠的半导体封装集合体是一种类型的三维(3D)集成电路。也就是说，从其它系统(例如存储控制器)的观点来看，3D存储设备起整体存储装置的作用。数据写和数据读操作由3D存储装置处理，以便以通常可应用于非堆叠(即，单半导体芯片)存储装置的方式存储写数据或取回读数据。然而，与非堆叠存储装置比较，3D存储设备能够在每单位横向表面积存储和提供更大量的数据。
如图1所示，具有多层叠置的半导体芯片的半导体封装集合体100，包括封装基板101和半导体芯片A-D，它们按这样的顺序被层叠在封装基板101上。
每个半导体芯片具有周缘区域，其上设置电极垫片102。通过焊线(wire-bond)103将使半导体芯片A-D的电极垫片102与封装基板101上的电极垫片(未示出)互连。
在图1所示的半导体封装集合体100中，各电极垫片102的宽度应满足一定要求，以便实现焊线103与电极垫片102之间的可靠连接。另外，各电极垫片102的间距不能太小，因而使半导体芯片上设置的电极垫片102数目受到限制。同时，焊线103增加了由堆叠的装置所占用的总的横向面积，并且通常需要在堆叠中的相邻半导体芯片之间插入层，例如RDL(Re-distribution Layer，重分布层)104。
这里，若将半导体芯片A-D做成DRAM(Dynamic Random Access Memory，动态随机存取存储器)芯片，则除电源接线端(电源线端)和接地线端之外，应该对数目较大的信号接线端，如地址信号、命令信号和数据信号线接线端设置电极垫片102。因此，使分配给电源线端和接地接线端的电极垫片102的数目受到限制。
图2是相关技术中另一种半导体封装集合体的结构示意图。
基于硅通孔(Through Silicon Via，TSV)的三维集成电路通过硅通孔将多层芯片垂直堆叠集成，来实现芯片间的互联通信，因此除了由堆叠中的最大芯片的外围限定的横向面积，不需要额外的横向面积。此外，TSV会缩短通过装置的堆叠的某些信号路径的总长度，因此有助于加快操作速度。因此，通过TSV或类似的堆叠制造工艺的使用，使用多个垂直堆叠的芯片实现的存储(和其它)设备能够使用具有相对小的横向表面积覆盖区的单个集成电路来存储和提供大量数据。
如图2所示，半导体封装集合体200具有多层其间尺寸相同的半导体芯片A-D。多个具有相同尺寸的半导体芯片A-D通过多个TSV 202以及电极垫片203来相互叠层，从而实现芯片间的电性连接。由于无需为各焊线设置焊接垫片，所以，这项技术能够减小半导体封装集合体的尺寸。
图2的半导体封装集合体200可以为DRAM器件结构。具体地说，半导体封装集合体200包括一个封装基板201和依序叠置在封装基板201上的4个DRAM芯片A-D。在DRAM芯片和封装基板201的周缘区域内，沿着Z方向从顶部DRAM芯片到底部DRAM芯片，多个TSV 202穿过各半导体芯片。
图3是相关技术中一种半导体芯片的结构示意图。
图3为图2所示半导体封装集合体200中的单层DRAM芯片的示意图。图2中的DRAM芯片A-D具有以下相同的端口或者引脚，例如，BA0-2(Bank Sel)，A0-15(Address地址信号)，RAS/、CAS/、WE/(Command控制信号)，CLK、CLK/(时钟信号)，CS/，RESET/(复位信号)、DQ[0:15](数据信号)，以及VDD、VDDQ、VSS、VSSQ、VPP外部电源信号等，且这些端口或者引脚与TSV、金属导线(metal wire)或者RDL连接，并连接至封装引脚(package Balls，PINs)。
其中，Bank Sel、Address、Command、CLK、RESET/这些控制信号或者地址信号各自电连接通过每层的DRAM芯片A-D。VDD、VDDQ、VSS、VSSQ、VPP这些外部电源信号各自电连接通过每层的DRAM芯片A-D。
DRAM存储单元阵列301包括与行和列信号线的矩阵相关布置的大量单独的存储单元。每个存储单元能够响应于写命令而存储写数据，并响应于从外部装置(未示出)例如存储控制器或处理器接收的读命令而提供读数据。读/写命令导致某些控制信号(例如行地址、列地址、使能信号等)的产生，这些控制信号连同某些控制电压一起通过相关的外围装置(例如行解码器302和列解码器303)施加到存储单元阵列301。
在写操作期间，写数据(即，打算存储在存储单元阵列301中的数据)从外部电路(例如外部存储器、外部输入装置、处理器、存储控制器、存储开关等)传递到数据寄存器。一旦存储在数据寄存器中，写数据就可通过常规结构和技术被写到存储单元阵列301，常规结构和技术可包括例如感测放大器和写驱动器电路。
在读操作期间，所施加的控制电压以及行解码器302和列解码器303的控制信号输出通常协作来识别和选择存储单元阵列301中的一个或多个存储单元，并促成提供用于指示存储在存储单元中的数据的值的信号。产生的“读数据”一般通过读感测放大器传递以存储在数据寄存器中。存储在数据寄存器中的读数据可随后在读控制电路的控制下被提供到外部电路。
如图3所示，图2中每层DRAM芯片包括所有DRAM操作相关逻辑块，例如写/读控制逻辑、刷新控制和电源(例如Vp、Vbb、Vnwl、Vcore、Veq、Vplt等)，这些电源需要被相应的电荷泵电路或者电压调节器调节以得到正确的电压电平。
图2所示半导体封装集合体200中的各层DRAM芯片分别包括各自的电荷泵(Chargepump)电路和电压调节器(voltage regulator)，即DRAM芯片A-D具有相同的电源供应电路，由于DRAM芯片需要采用纳米级的高阶制程，而电源芯片(Power IC)一般只需要采用微米级的低阶制程，两者之间的制程相差上1000倍，如果将电源芯片集成于DRAM芯片内，由于DRAM芯片工艺制程不适合于电源芯片，会导致电源芯片的效率降低，例如从通常的90％效率下降至60％左右。此外，将电源芯片集成于DRAM芯片内，会占用晶片面积，提高DRAM芯片的成本。同时，DRAM芯片制程工艺昂贵，而电源用制程工艺便宜。
图4是示出根据本公开实施例的一种半导体封装集合体的结构示意图。
如图4所示，本发明实施方式提供了一种半导体封装集合体400，半导体封装集合体400可以包括：封装基板401；电源系统402，电源系统402可以设置于所述封装基板401上；至少一个半导体芯片，这里以四个半导体芯片A-D为例，但本公开并不限定于此，可以根据具体的需求进行相应的调整。
在示例性实施例中，所述至少一个半导体芯片可以包括多个半导体芯片，所述多个半导体芯片中的每个半导体芯片具有相同的电功能。
在示例性实施例中，所述半导体芯片可以为存储芯片。
在示例性实施例中，所述半导体芯片可以为DRAM芯片。但本公开对此不作限定，所述半导体芯片可以为任意类型的芯片。
在图4所示实施例中，所述多个半导体芯片可以依次垂直堆叠于所述电源系统402上。例如，DRAM芯片A垂直堆叠于DRAM芯片B之上，DRAM芯片B垂直堆叠于DRAM芯片C之上，DRAM芯片C垂直堆叠于DRAM芯片D之上。
在图4所示实施例中，电源系统402可以通过TSV 403作为电源芯片互连结构将其输出的各内部电压分别输入至各半导体芯片中。
需要说明的是，虽然图4中仅示出了多个半导体芯片依次垂直堆叠于所述电源系统上的实施例，但在其他实施例中，所述多个半导体芯片也可以分别直接设置于所述封装基板401上，即各个半导体芯片相邻于彼此而布置在封装基板401横向平面中(side-by-side排布方式)，所述电源系统也直接设置于所述封装基板401上。在另一些实施例中，所述多个半导体芯片还可以依次垂直堆叠设置于所述封装基板401上，所述电源系统也可以直接设置于所述封装基板401上。
在各个半导体芯片相邻于彼此而布置在封装基板401横向平面中的排布方式中，电源系统402可以通过金属导线作为电源芯片互连结构将其输出的各内部电压分别输入至各半导体芯片中。
图5是示出根据本公开实施例的另一种半导体封装集合体的结构示意图。
如图5所示，电源系统402输出的至少一个内部电压分别通过相应的TSV 403输入至各层DRAM芯片A-D。图5中示出了三个箭头用于举例说明，并不是用于限定电源系统402输出的内部电压的数量。
在示例性实施例中，所述电源芯片互连结构的直径与所述至少一个半导体芯片的数量相关。例如，电源系统402上堆叠的半导体芯片层数越多，则相应的TSV 403的直径越大，这是因为通过TSV 403将信号传输至越上层的半导体芯片时，其产生的压降越大，此时，可以通过增大TSV 403的直径或者并联的TSV 403的数量来降低压降，从而使得各层半导体芯片接收到同一个内部电压的值大致相等。
在图5所示实施例中，各TSV 403的直径譬如约为20μm，并按约50μm的间距排布，这足以防止相邻TSV之间的短路故障。不过，随着制作TSV技术的可能发展，可以减小这些直径以及间距。
继续参考图5，该半导体封装集合体还可以包括：信号芯片互连结构404，其中所述信号芯片互连结构404可以用于通过所述封装基板401将外部控制信号(例如Address、Command等信号)输入至各半导体芯片和/或将数据信号(例如DQ[0-15])输入或者输出各半导体芯片。本发明实施例中，信号芯片互连结构404也可以采用TSV。
在图5所示实施例中，各半导体芯片A-D和所述电源系统402可以共用所述封装基板401提供的接地电源(图中未示出)。
在示例性实施例中，所述电源系统的封装尺寸可以小于等于各半导体芯片的封装尺寸。
例如，在图4和图5所示实施例中，所述电源系统402的封装尺寸小于各半导体芯片A-D的封装尺寸。
图6是示出根据本公开实施例的一种电源系统的结构示意图。
如图6所示，本发明实施方式提供了一种电源系统600，所述电源系统600可以包括：内部电压产生电路610，所述内部电压产生电路610可以用于产生至少一个内部电压；芯片使能电路620，所述芯片使能电路620可以用于根据所述至少一个内部电压生成芯片使能信号Core_En；其中，所述至少一个内部电压用于通过电源芯片互连结构(例如TSV或者wire-bond)提供给至少一个半导体芯片(例如上述实施例中的DRAM芯片，但本发明并不限定于此)，所述芯片使能信号Core_En可以用于将所述至少一个内部电压同步输入至所述至少一个半导体芯片。
在示例性实施例中，所述内部电压产生电路610可以包括：至少一个电压调节器，用于产生所述至少一个内部电压。
在示例性实施例中，所述至少一个电压调节器可以包括第一电荷泵电路、第二电荷泵电路、第三电荷泵电路、第一低压差线性稳压器、第二低压差线性稳压器以及第三低压差线性稳压器；其中，所述第一至第三电荷泵电路分别用于根据外部电压输出第一内部电压、第二内部电压和第三内部电压；所述第一至第三低压差线性稳压器分别用于根据所述外部电压输出第四内部电压、第五内部电压和第六内部电压；其中，所述第一内部电压大于所述外部电压，所述第二内部电压和所述第三内部电压均与所述外部电压的极性相反；所述第四至第六内部电压均小于等于所述外部电压。
本公开实施例中，低压差线性稳压器(Low Dropout Regulator，LDO)，使用在其线性区域内运行的晶体管或场效应管(Field Effect Transistor，FET)，从应用的输入电压中减去超额的电压，产生经过调节的输出电压。LDO线性稳压器的成本低，噪音低，静态电流小，这些是它的突出优点。它需要的外接元件也很少，通常只需要一两个旁路电容。如果输入电压和输出电压很接近，选用LDO可达到很高的效率，LDO的输入电流基本上是等于输出电流的，如果压降太大，耗在LDO上能量太大，效率不高。在其他实施例中，还可以根据实际情况采用DC-DC转换器替换本公开实施例中的LDO。
在图6所示实施例中，以所述半导体芯片为DRAM芯片为例，且假设各层DRAM芯片均需要Vp、Vbb、Vnwl、Vcore、Vplt、Veq这六个内部电压，则此时所述至少一个电压调节器可以包括第一电荷泵电路611、第二电荷泵电路612、第三电荷泵电路613、第一低压差线性稳压器614、第二低压差线性稳压器615以及第三低压差线性稳压器616。其中，第一电荷泵电路611可以用于根据外部电压Vext输出第一内部电压Vp。第二电荷泵电路612可以用于根据外部电压Vext输出第二内部电压Vbb。第三电荷泵电路613可以用于根据外部电压Vext输出第三内部电压Vnwl。第一低压差线性稳压器614可以用于根据外部电压Vext输出第四内部电压Vcore。第二低压差线性稳压器615可以用于根据外部电压Vext输出第五内部电压Vplt。第三低压差线性稳压器616可以用于根据外部电压Vext输出第六内部电压Veq。
本发明实施例中，所述第一内部电压Vp大于所述外部电压Vext，所述第二内部电压Vbb和所述第三内部电压Vnwl均与所述外部电压Vext的极性相反，例如Vext＝1.2V，Vp＝3.0V，Vbb＝-0.5V，Vnwl＝-0.3V，以上电压值仅用于举例说明，本公开并不限定于此。
需要说明的是，当输入电压与输出电压的极性相反时，相应电荷泵中的反转器可以将输入的正电压转化为输出的负电压。
本发明实施例中，所述第四内部电压Vcore、第五内部电压Vplt、第六内部电压Veq均小于等于所述外部电压Vext，例如Vext＝1.2V，Vcore＝1.0V，Vplt＝Veq＝0.5V，但本公开并不限定于此。
在示例性实施例中，所述至少一个电压调节器包括第一低压差线性稳压器、第一电荷泵电路、第二电荷泵电路、第二低压差线性稳压器、第三低压差线性稳压器以及第四低压差线性稳压器；其中，所述第一至第四低压差线性稳压器分别用于根据外部电压输出第一内部电压、第四内部电压、第五内部电压和第六内部电压；所述第一至第二电荷泵电路分别用于根据所述外部电压输出第二内部电压和第三内部电压；其中，所述第一内部电压、第四至第六内部电压均小于等于所述外部电压；所述第二内部电压和所述第三内部电压均与所述外部电压的极性相反。
还是以图6为例，假设各层半导体芯片均需要Vp、Vbb、Vnwl、Vcore、Vplt、Veq这六个内部电压，则此时所述至少一个电压调节器可以包括第一低压差线性稳压器611、第一电荷泵电路612、第二电荷泵电路613、第二低压差线性稳压器614、第三低压差线性稳压器615以及第四低压差线性稳压器616。其中，第一低压差线性稳压器611可以用于根据外部电压Vext输出第一内部电压Vp。第一电荷泵电路612可以用于根据外部电压Vext输出第二内部电压Vbb。第二电荷泵电路613可以用于根据外部电压Vext输出第三内部电压Vnwl。第二低压差线性稳压器614可以用于根据外部电压Vext输出第四内部电压Vcore。第三低压差线性稳压器615可以用于根据外部电压Vext输出第五内部电压Vplt。第四低压差线性稳压器616可以用于根据外部电压Vext输出第六内部电压Veq。
本公开实施例中，所述第一内部电压Vp、第四内部电压Vcore、第五内部电压Vplt以及第六内部电压Veq均可以小于等于所述外部电压Vext，例如Vext>3.3V，Vp＝3.0V，Vcore＝1.0V，Vplt＝Veq＝0.5V；所述第二内部电压Vbb和所述第三内部电压Vnwl均与所述外部电压Vext的极性相反，例如Vext>3.3V，Vbb＝-0.5V，Vnwl＝-0.3V。
继续参考图6，所述电源系统600还可以包括参考电压产生电路630，参考电压产生电路630可以用于生成参考电压Vref。
在图6所示实施例中，各电压调节器可以分别用于根据所述外部电压Vext、所述参考电压Vref以及电源使能信号EN输出所述第一内部电压Vp、所述第二内部电压Vbb、所述第三内部电压Vnwl、所述第四内部电压Vcore、所述第五内部电压Vplt以及所述第六内部电压Veq。
在图6所示实施例中，包括所述电源系统600的半导体封装集合体还可以包括信号芯片互连结构700，其中所述信号芯片互连结构700可以用于通过所述半导体封装集合体的封装基板(图中未示出)将外部控制信号(例如外部电源VDD/VDDQ，VSS/VSSQ，地址信号Address，Bank Sel，控制信号Command时钟信号CLK或者/CLK等)输入至各半导体芯片和/或将数据信号(例如DQ[0-15])输入或者输出各半导体芯片。本发明实施例中，信号芯片互连结构700也可以采用TSV。
需要说明的是，图6所示实施例是以半导体封装集合体中的半导体芯片为DRAM芯片为例进行说明的，在其他实施例中，若半导体封装集合体中的半导体芯片为其他类型的芯片，则相应的内部电压产生电路产生的内部电压的数量及类型也可以发生相应的变化，类似的，信号芯片互连结构提供的外部控制信号和/或数据信号也可以发生相应的变化。
图7是基于图6所示电源系统的时序图。
如图7所示，当外部电压Vext为高电平时，继续等待电源使能信号EN的高电平到来，当Vext和EN均为高电平时，内部电压产生电路开始工作，经过一定的延时后，内部电压产生电路分别输出所述第一至第六内部电压Vp、Vbb、Vnwl、Vcore、Vplt、Veq。
由于各个内部电压输出高电平之间可能会存在延时，即可能不是同步输出，此时，为了保持这些内部电压的同步性，加入芯片使能信号Core_En用于同步这些内部电压。
图8是基于图6所示电源系统的芯片使能电路的示意图。
在示例性实施例中，芯片使能电路620可以包括：至少一个电压检测电路，分别用于检测相应内部电压；和与门电路；其中，各电压检测电路的输入端分别连接至相应内部电压，各电压检测电路的输出端均连接至所述与门电路的输入端，所述与门电路的输出端用于输出所述芯片使能信号。
在图8所示实施例中，芯片使能电路620可以包括第一电压检测电路621、第二电压检测电路622、第三电压检测电路623、第四电压检测电路624、第五电压检测电路625以及第六电压检测电路626。其中，第一电压检测电路621可以用于检测第一内部电压Vp，输出第一检测信号Pwr_rdy1；第二电压检测电路622可以用于检测第二内部电压Vbb，输出第二检测信号Pwr_rdy2；第三电压检测电路623可以用于检测第三内部电压Vnwl，输出第三检测信号Pwr_rdy3；第四电压检测电路624可以用于检测第四内部电压Vcore，输出第四检测信号Pwr_rdy4；第五电压检测电路625可以用于检测第五内部电压Vplt，输出第五检测信号Pwr_rdy5；第六电压检测电路626可以用于检测第六内部电压Veq，输出第六检测信号Pwr_rdy6。第一检测信号Pwr_rdy1、第二检测信号Pwr_rdy2、第三检测信号Pwr_rdy3、第四检测信号Pwr_rdy4、第五检测信号Pwr_rdy5、第六检测信号Pwr_rdy6均输入至与门电路627，与门电路627输出芯片使能信号Core_En。
需要说明的是，芯片使能电路所包括的电压检测电路数量及所接收的输入信号可以根据半导体芯片类型的改变而做适应性调整。
图9是基于图8所示芯片使能电路的第一电压检测电路的结构示意图。
如图9所示，以第一电压检测电路621为例，示出了图8中各电压检测电路的电路示意图，其他电压检测电路的电路图可以参照图9所示的第一电压检测电路621。
第一电压检测电路621接收电源使能信号EN和参考电压Vref，输入电压端Vin接收第一内部电压Vp，将Vp分压后，输入至比较器的正相输入端，与所述比较器的反相输入端的参考电压Vref进行比较，之后将比较结果输入至锁存器(latch)的Set输入端，所述锁存器的Reset/输入端输入电源使能信号En，所述锁存器输出所述第一检测信号Pwr_rdy1。
本发明实施方式提供的电源系统及半导体封装集合体，通过由一个统一的电源系统为该半导体封装集合体中的多个半导体芯片同时提供各半导体芯片所需的内部电压，该电源系统不需要集成于任一半导体芯片之内，从而可以实现半导体芯片采用高阶制程制作，而电源系统采用低阶制程制作，这样一方面由于采用各自相匹配的制作，提高了电源系统的效率；另一方面，电源系统不会占用DRAM芯片内部的晶片面积，降低了DRAM芯片的成本。
图10是基于图9所示第一电压检测电路的时序图。图11是基于图6所示电源系统的Vp电荷泵电路的电路图。图12是基于图11所示的Vp电荷泵电路的时序图。图13是基于图11的Vpclk生成的电路图。图14是基于图13的Vpclken生成的电路图。
如图10所示，参考电压Vref在Vext供应不久后，到达高电平，外部控制器将EN信号使能，使图11的电荷泵电路工作，pumping使Vp电压逐渐升高，当Vp到达目标电压以上时，图9的第一电压检测电路侦测Vp达到目标电压，产生Pwr_rdy1信号，表示Vp已经到达目标电压。图12中，Vp到达目标电压后，Vpclk信号停止，致使图11的电荷泵电路停止工作。若Vp低于目标电压，Vpclk开始产生，致使图11的电荷泵电路开始工作(pump)。
图13为Vpclk产生电路，其中Vpclken为高电平时，开始产生Vpclk；Vpclken为低电平时，Vpclk停止产生。图14是Vpclken的产生电路，其中的分压电阻R1和R2可以根据具体应用场景进行设计。
图15是基于图6所示电源系统的Vbb电荷泵电路的电路图。图16是基于图6所示电源系统的Vnwl电荷泵电路的电路图。图15和图16的原理基本与图11类似，在此不再赘述。
图17是基于图6所示电源系统的Vcore低压差线性稳压器的电路图。图18是基于图6所示电源系统的Veq低压差线性稳压器的电路图。
以图17为例进行说明，该低压差线性稳压器可以采用OP放大器(operationalamplifier，运算放大器)，正相输入端连接Vext分压后的电压值，可以根据具体应用场景调整R3和R4的值，反相输入端输入反馈后的Vcore，OP放大器的第三输入端连接的Vext用于起放大整流作用。
需要说明的是，R3和R4的阻值可以相同，也可以不同。类似的，图18中的分压电阻R5和R6的阻值可以相同，也可以不同。
以上详细地描述和/或图示了本公开提出的电源系统及半导体封装集合体的示例性实施方式。但本公开的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。
虽然已根据不同的特定实施例对本公开提出的电源系统及半导体封装集合体进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本公开的实施进行改动。
Claims (19)
1.一种电源系统，其特征在于，包括：
内部电压产生电路，用于产生至少一个内部电压；
芯片使能电路，用于根据所述至少一个内部电压生成芯片使能信号；
其中，所述至少一个内部电压用于通过电源芯片互连结构提供给至少一个半导体芯片，所述芯片使能信号用于将所述至少一个内部电压同步输入至所述至少一个半导体芯片。
2.根据权利要求1所述的电源系统，其特征在于，所述芯片使能电路包括：
至少一个电压检测电路，分别用于检测相应内部电压；和
与门电路；
其中，各电压检测电路的输入端分别连接至相应内部电压，各电压检测电路的输出端均连接至所述与门电路的输入端，所述与门电路的输出端用于输出所述芯片使能信号。
3.根据权利要求1或2所述的电源系统，其特征在于，所述内部电压产生电路包括：
至少一个电压调节器，用于产生所述至少一个内部电压。
4.根据权利要求3所述的电源系统，其特征在于，所述至少一个电压调节器包括第一电荷泵电路、第二电荷泵电路、第三电荷泵电路、第一低压差线性稳压器、第二低压差线性稳压器以及第三低压差线性稳压器；其中，
所述第一至第三电荷泵电路分别用于根据外部电压输出第一内部电压、第二内部电压和第三内部电压；
所述第一至第三低压差线性稳压器分别用于根据所述外部电压输出第四内部电压、第五内部电压和第六内部电压；
其中，所述第一内部电压大于所述外部电压，所述第二内部电压和所述第三内部电压均与所述外部电压的极性相反；所述第四至第六内部电压均小于等于所述外部电压。
5.根据权利要求3所述的电源系统，其特征在于，所述至少一个电压调节器包括第一低压差线性稳压器、第一电荷泵电路、第二电荷泵电路、第二低压差线性稳压器、第三低压差线性稳压器以及第四低压差线性稳压器；其中，
所述第一至第四低压差线性稳压器分别用于根据外部电压输出第一内部电压、第四内部电压、第五内部电压和第六内部电压；
所述第一至第二电荷泵电路分别用于根据所述外部电压输出第二内部电压和第三内部电压；
其中，所述第一内部电压、第四至第六内部电压均小于等于所述外部电压；所述第二内部电压和所述第三内部电压均与所述外部电压的极性相反。
6.根据权利要求4或5所述的电源系统，其特征在于，所述电源系统还包括参考电压产生电路，用于生成参考电压；
其中，各电压调节器分别用于根据所述外部电压、所述参考电压以及电源使能信号输出所述第一内部电压、所述第二内部电压、所述第三内部电压、所述第四内部电压、所述第五内部电压以及所述第六内部电压。
7.一种半导体封装集合体，其特征在于，包括：
封装基板；
如权利要求1至6任一项所述的电源系统，所述电源系统设置于所述封装基板上；
至少一个半导体芯片。
8.根据权利要求7所述的半导体封装集合体，其特征在于，所述至少一个半导体芯片包括多个半导体芯片，所述多个半导体芯片中的每个半导体芯片具有相同的电功能。
9.根据权利要求8所述的半导体封装集合体，其特征在于，所述半导体芯片为存储芯片。
10.根据权利要求9所述的半导体封装集合体，其特征在于，所述半导体芯片为DRAM芯片。
11.根据权利要求8所述的半导体封装集合体，其特征在于，所述多个半导体芯片依次垂直堆叠于所述电源系统上。
12.根据权利要求11所述的半导体封装集合体，其特征在于，所述电源芯片互连结构包括硅通孔。
13.根据权利要求8所述的半导体封装集合体，其特征在于，所述多个半导体芯片分别直接设置于所述封装基板上，所述电源系统直接设置于所述封装基板上。
14.根据权利要求13所述的半导体封装集合体，其特征在于，所述电源芯片互连结构包括金属导线。
15.根据权利要求8所述的半导体封装集合体，其特征在于，所述多个半导体芯片依次垂直堆叠于所述封装基板上，所述电源系统直接设置于所述封装基板上。
16.根据权利要求7所述的半导体封装集合体，其特征在于，所述电源芯片互连结构的直径与所述至少一个半导体芯片的数量相关。
17.根据权利要求7所述的半导体封装集合体，其特征在于，还包括：
信号芯片互连结构，用于通过所述封装基板将外部控制信号输入至各半导体芯片和/或将数据信号输入或者输出各半导体芯片。
18.根据权利要求7所述的半导体封装集合体，其特征在于，各半导体芯片和所述电源系统共用所述封装基板提供的接地电源。
19.根据权利要求7所述的半导体封装集合体，其特征在于，所述电源系统的封装尺寸小于等于各半导体芯片的封装尺寸。
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