CN105006451A - 半导体堆叠封装 - Google Patents

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Abstract

一种半导体堆叠封装可以包括形成有多个耦合衬垫的基板，及堆叠在所述基板上的多个半导体芯片。半导体堆叠封装也可以包括设置在每个半导体芯片上并且通过接合衬垫的介质与耦合衬垫电连接的第一电路单元。半导体堆叠封装可以包括设置在每个半导体芯片上且与耦合衬垫电断接的第二电路单元、设置在每个半导体芯片上并且对应于第二电路单元的连接衬垫以及在第二电路单元和连接衬垫之间连接的阻挡电路。半导体堆叠封装也可以包括电连接接合衬垫和耦合衬垫的接合线。

Description

半导体堆叠封装
相关申请的交叉引用
本申请案主张2014年4月18日于韩国知识产权局所提交的韩国申请案第10-2014-0046368号的优先权，其通过引用将其整体并入本文中。
技术领域
各种实施例一般涉及半导体技术，更具体地说，涉及一种半导体堆叠封装。
背景技术
因为与小型化和提高容量相关的需求，正在不断开发用于半导体集成装置的封装技术。最近，用于半导体堆叠封装的各种技术是受到追捧的，其中半导体堆叠封装一般能够满足小型化、提高容量以及更高的安装效率的需求。
在半导体产业中提到的术语“堆叠”可以指垂直堆放或者一起排列至少两个半导体芯片或封装的技术。在内存装置的情况下，藉由使用堆叠技术，其优点为提供可以尽可能实现内存容量比通过半导体集成工艺可获得的容量还大并且也可以提高安装区利用效率的一种产品。一般而言，在半导体堆叠封装中，半导体芯片与基板之间的信号传输可以通过接合线来实现。
发明内容
在一实施例中，半导体堆叠封装可以包括形成有多个耦合衬垫的基板，及堆叠在所述基板上的多个半导体芯片。半导体堆叠封装也可以包括设置在每个半导体芯片上并且通过接合衬垫的介质与耦合衬垫电连接的第一电路单元。半导体堆叠封装可以包括设置在每个半导体芯片上且与耦合衬垫电断接的第二电路单元。半导体堆叠封装可以包括设置在每个半导体芯片上并且对应于第二电路单元的连接衬垫、在第二电路单元和连接衬垫之间连接的阻挡电路以及电连接接合衬垫和耦合衬垫的接合线。
其中所述阻挡电路包括熔线，其在所述第二电路单元和所述连接衬垫之间电连接。
其中所述阻挡电路包括输入缓冲器，所述输入缓冲器在所述第二电路单元与所述连接衬垫之间连接并且配置为响应于假衬垫使能信号而电断接所述第二电路单元和所述连接衬垫。
其中所述输入缓冲器包括：第一反相器，其配置成反相输入使能条信号，并且产生输入使能信号；第一NAND门，其配置成NAND所述输入使能信号和所述假衬垫使能信号，并且产生输入缓冲器使能控制条信号；第二反相器，其配置成反相所述输入缓冲器使能控制条信号，并且产生输入缓冲器使能控制信号；第一PMOS晶体管，其具有电连接到电源供应电压的一个端部以及配置成用于接收所述输入缓冲器使能控制条信号的栅极；第二PMOS晶体管，其具有电连接到所述第一PMOS晶体管的另一端部的一个端部和电连接到所述连接衬垫的栅极；第一NMOS晶体管，其具有电连接到所述第二PMOS晶体管的另一端部的一个端部、电连接于接地电压的另一端部以及电连接到所述连接衬垫的栅极；第二NMOS晶体管，其具有电连接到所述第二PMOS晶体管的另一端部的一个端部、电连接到接地电压的另一端部以及配置成用于接收所述输入缓冲器使能控制条信号的栅极；第三PMOS晶体管，其具有电连接到所述电源供应电压的一个端部、电连接到所述第二电路单元的另一端部以及连接到所述第二NMOS晶体管的所述一个端部的栅极；以及第三NMOS晶体管，其具有电连接到所述第二电路单元的一个端部、电连接到所述接地电压的另一端部以及电连接到所述第二NMOS晶体管的所述一个端部的栅极。
其中所述阻挡电路包括输出缓冲器，其在所述第二电路单元与所述连接衬垫之间连接，并且配置为响应于假衬垫使能信号而电断接所述第二电路单元和所述连接衬垫。
其中所述输出缓冲器包括：第三反相器，其配置成反相输出使能条信号，并且产生输出使能信号；第二NAND门，其配置成NAND所述输出使能信号和所述假衬垫使能信号，并且产生输出缓冲器使能控制条信号；第四反相器，其配置成反相所述输出缓冲器使能控制条信号，并且产生输出缓冲器使能控制信号；第四PMOS晶体管，其具有电连接到电源供应电压的一个端部以及配置成用于接收所述输出缓冲器使能控制条信号的栅极；第五PMOS晶体管，其具有电连接到所述第四PMOS晶体管的另一端部的一个端部以及电连接到所述第二电路单元的栅极；第四NMOS晶体管，其具有电连接到所述第五PMOS晶体管的另一端部的一个端部以及电连接到所述第二电路单元的栅极；第五NMOS晶体管，其具有电连接到所述第四NMOS晶体管的另一端部的一个端部、连接到接地电压的另一端部以及配置成用于接收所述输出缓冲器使能控制信号的栅极；第六PMOS晶体管，其具有电连接到所述电源供应电压的一个端部、电连接到所述第五PMOS晶体管的另一端部的另一端部以及配置成用于接收所述输出缓冲器使能控制信号的栅极；第七PMOS晶体管，其具有电连接到所述电源供应电压的一个端部、通过第一电阻器而电连接到所述连接衬垫的另一端部以及电连接到所述第六PMOS晶体管的另一端部的栅极；第八PMOS晶体管，其具有电连接到所述电源供应电压的一个端部以及配置成用于接收所述输出缓冲器使能控制条信号的栅极；第九PMOS晶体管，其具有电连接到所述第八PMOS晶体管的另一端部的一个端部以及电连接到所述第二电路单元的栅极；第六NMOS晶体管，其具有电连接至所述第九PMOS晶体管的另一端部的一个端部以及电连接到所述第二电路单元的栅极；第七NMOS晶体管，其具有电连接到所述第六NMOS晶体管的另一端部的一个端部、电连接到所述接地电压的另一端部以及配置成用于接收所述输出缓冲器使能控制信号的栅极；第八NMOS晶体管，其具有电连接至所述第九PMOS晶体管的另一端部的一个端部、电连接到所述接地电压的另一端部以及配置成用于接收所述输出缓冲器使能控制条信号的栅极；以及第九NMOS晶体管，其具有通过第二电阻而电连接到所述连接衬垫的一个端部、电连接至所述接地电压的另一端部以及电连接到所述第八NMOS晶体管的所述一个端部的栅极。
其中所述阻挡电路包括传输门，其在所述第二电路单元和所述连接衬垫之间连接，并且配置成响应于假衬垫使能信号而电断接所述第二电路单元和所述连接衬垫。
其中所述传输门包括：第十NMOS晶体管，其在所述第二电路单元和所述连接衬垫之间电连接，并且具有配置为接收所述假衬垫使能信号的栅极；第五反相器，其配置成反相所述假衬垫使能信号，并且产生假衬垫使能条信号；以及第十PMOS晶体管，其在所述第二电路单元和所述连接衬垫之间电连接，并且具有配置为接收所述假衬垫使能条信号的栅极。
其中所述半导体芯片中的每一个进一步包括第三接合衬垫，其与所述阻挡电路电连接并且配置成用于提供假衬垫使能信号到所述阻挡电路。
该半导体堆叠封装进一步包括：第三接合线，其配置成电连接所述半导体芯片中的每一个的所述第三接合衬垫和所述基板的所述耦合衬垫，以提供所述假衬垫使能信号到所述第三接合衬垫。
其中所述电路单元包括根据要应用的封装或应用的种类而包含在所述第一电路单元或所述第二电路单元中的至少一个可选的电路单元。
其中所述第一电路单元包括至少一个用于存储数据的数据存储电路单元。
其中所述第一电路单元包括至少一个用于处理数据的数据处理电路单元。
其中所述第二电路单元包括配置成用于确定所述半导体芯片是否运作的至少一个测试逻辑电路单元。
其中所述可选的电路单元包括不能够同时使用的互斥可选的电路单元。
其中所述半导体芯片中的每一个进一步包括：假衬垫使能信号产生单元，其电连接到对应于所述互斥可选的电路单元的接合衬垫，并且被配置成用于响应于同时提供至对应于所述互斥可选的电路单元的所述接合衬垫的使能信号而产生假衬垫使能信号；以及禁能信号提供单元，其在所述互斥可选的电路单元和对应于所述互斥可选的电路单元的所述接合衬垫之间分别电连接，并且配置为响应于所述假衬垫使能信号而提供禁能信号到所述互斥可选的电路单元。
该半导体堆叠封装进一步包括：第四接合线，其配置成电连接对应于所述互斥可选的电路单元的所述接合衬垫和所述基板的所述耦合衬垫，以提供所述使能信号至对应于所述互斥可选的电路单元的所述接合衬垫。
其中所述假衬垫使能信号产生单元包括：第三NAND门，其配置成NAND通过对应于所述互斥可选的电路单元的所述接合衬垫所输入的信号，并且产生所述假衬垫使能信号；以及第五反相器，其配置为反相所述假衬垫使能信号并且产生假衬垫使能条信号。
其中所述禁能信号提供单元中的每一个包括：第四NAND门，其配置成NAND通过与所述第四NAND门电连接的所述接合衬垫所输入的信号及所述假衬垫使能信号；以及第六反相器，其配置为反相所述第四NAND门的输出信号、产生所述禁能信号以及输出所述禁能信号到所述互斥可选的电路单元。
其中，所述禁能信号提供单元中的每一个进一步包括：输入缓冲器，其配置成用于缓冲通过与所述输入缓冲器电连接的所述接合衬垫所输入的信号；以及延迟电路，其配置成延迟从所述输入缓冲器所输出的信号，并且提供结果信号给所述第三NAND门的输入侧。
附图说明
图1是说明根据一个实施例的半导体堆叠封装的表示的立体图。
图2是沿着图1的线I-I'所截取的截面表示。
图3是概要说明图1所示的半导体芯片的范例的表示图。
图4是说明图3所示的阻挡电路的范例的电路图的表示。
图5是说明图3所示的阻挡电路的范例的电路图的表示。
图6A是说明图3所示的阻挡电路的范例的电路图的表示。
图6B是与图6A所示的电路图相关联的信号的操作波形图的表示。
图7A是说明图3所示的阻挡电路的范例的电路图的表示。
图7B是与图7A所示的电路图相关联的信号的操作波形图的表示。
图8是说明图3所示的阻挡电路的范例的电路图的表示。
图9是说明图1所示的半导体芯片的范例的表示的视图。
图10是说明根据一个实施例的半导体堆叠封装的表示的立体图。
图11是概要说明图10所示的半导体芯片的范例的表示的图。
图12是概要说明图11所示的阻挡电路的范例的电路图的表示。
图13是说明根据一个实施例的半导体堆叠封装的表示的立体图。
图14是概要说明图13所示的半导体芯片的范例的表示的视图。
图15A是说明图14所示的假(dummy)衬垫使能信号产生单元的范例的表示的电路图。
图15B是说明图14所示的禁能信号产生单元的范例的表示的电路图。
图15C是与图15A和15B所示的电路图相关联的信号的表示的操作波形图。
图16是说明根据一个实施例的半导体堆叠封装的表示的立体图。
图17是说明应用根据本实施例的半导体堆叠封装的电子系统的表示的方块图。
图18是说明包括根据本实施例的半导体堆叠封装的电子装置的范例的表示的方块图。
具体实施方式
在下文中，半导体堆叠封装将参照附图通过实施例的各种范例来于下文描述。
各种实施例可以被引导到半导体堆叠封装，其可以适用于在设计半导体芯片的衬垫中改善接合线的电连接可靠性并且提高效率。
参照图1和2，基板10可以具有顶表面11和底表面12。多个耦合衬垫13可以形成在基板10的顶表面11上，以及多个外部电极14可以形成在基板10的底表面12上。诸如焊球的外部连接端子15可以附着到外部电极14。
多个半导体芯片20A、20B和20C可以堆叠在基板10的顶表面11上。为了说明方便起见，虽然在实施例中已说明堆叠了这3个半导体芯片20A、20B和20C，但是所述实施例的技术精神不限于堆叠的半导体芯片的数量为3个的情况下，并且应注意的是堆叠的半导体芯片的数量可以是2个或4个或更多个。
所述半导体芯片20A、20B和20C可以具有基本上相同的结构。
参见图3，多个电路单元IC_11、IC_12、IC_13、IC_21、IC_22和IC_23也可以形成在各自的半导体芯片20A、20B和20C中，以实现所需的芯片操作的各种功能。为了说明方便起见，虽然在实施例中已说明电路单元的数量为6个，但是所述实施例的技术精神不限于这样，并且应注意的是电路单元的数目可以小于或大于6。
所述电路单元IC_11、IC_12、IC_13、IC_21、IC_22和IC_23可以包括例如用于存储数据的数据存储电路单元、用于处理数据的数据处理电路单元、测试逻辑电路单元以及可选的电路单元。
例如，所述测试逻辑电路单元要测试芯片是否如所想要的运作。这样测试逻辑电路单元可以被用于在晶圆级的最后阶段芯片测试，并且可能无法在封装级(packagelevel)使用。可选的电路单元是将同一芯片应用于各种封装和各种不同的应用。这样可选的电路单元可以根据待应用的封装的种类或用途而在封装级使用或不在封装级使用。可选的电路单元可以包括例如SD_SEL电路单元、QD_SEL电路单元、FB电路单元、INT电路单元和TOKEN电路单元。所述SD_SEL电路单元表示用于实现两个芯片被分配到一个芯片使能信号(以下简称为“CE信号”)的DDP(dual die package，双晶粒封装)选项的电路，并且所述QD_SEL电路单元表示用于实现四个芯片被分配到一个CE信号的QDP(quad die package，四晶粒封装)选项的电路。所述FB(front back，前后)电路单元表示用于区分在DDP选项或QDP选项中被分配至一个CE信号的芯片的电路，并且在多个CE衬垫存在于单一芯片的情况下，所述INT电路单元表示用于区分存在于单一芯片中的多个芯片使能衬垫(以下简称为“CE衬垫”)的电路。所述TOKEN电路单元表示用于感测峰值电流的电路。在CE信号的数目是八个且芯片的数量为八个以及或包括八个以上芯片的封装的ODP(octa-die package，八晶粒封装)的情况下，在具有四个或更少的芯片的半导体堆叠封装中所使用的SD_SEL电路单元、QD_SEL电路单元、FB电路单元和INT电路单元可能无法使用。
以此方式，不是所有电路单元IC_11、IC_12、IC_13、IC_21、IC_22和IC_23被用在封装级，并且有些电路单元可以不在特定的用途中的封装级使用。
在所述实施例中，在电路单元IC_11、IC_12、IC_13、IC_21、IC_22和IC_23中，藉由参考符号IC_11、IC_12和IC_13所标定的电路单元表示可以在封装级中使用的电路单元，并且藉由参考符号IC_21、IC_22和IC_23所标定的电路单元表示可能不在封装级使用的电路单元。在以下的说明中，为了说明方便起见，将可以在封装级所使用的电路单元IC_11、IC_12和IC_13定义为第一电路单元，将可能无法使用在封装级的电路单元IC_21、IC_22和IC_23定义为第二电路单元。数据存储电路单元和数据处理电路单元可以包括在所述第一电路单元中，并且测试逻辑电路单元可以被包括在所述第二电路单元中。此外，可选的电路单元根据所应用的封装的种类或用途而可以包括在所述第一电路单元中以及可以包括在所述第二电路单元中。
用在封装级的第一电路单元IC_11、IC_12和IC_13可以与基板10电连接以与基板10交换信号，然而没有用在封装级的第二电路单元IC_21、IC_22和IC_23可以与基板10电断接。
在半导体芯片20A、20B和20C的第一电路单元IC_11、IC_12和IC_13中，一些电路单元可以与一起堆叠的其他半导体芯片的第一电路单元电连接，并且一些电路单元可以不与一起堆叠的其他半导体芯片电连接。在图3中，例如，藉由参考符号IC_11和IC_13所标定的第一电路单元表示与一起堆叠的其他半导体芯片的第一电路单元电连接的第一电路单元，并且藉由参考符号IC_12所标定的第一电路单元表示不与一起堆叠的其他半导体芯片的第一电路单元电连接的第一电路单元。在以下的说明中，为了说明方便起见，与一起堆叠的其他半导体芯片的第一电路单元电连接的第一电路单元IC_11和IC_13被定义为属于第一组，并且不与一起堆叠的其他半导体芯片的第一电路单元电连接的第一电路单元IC_12被定义为属于第二组。
虽然已说明每个半导体芯片20A、20B和20C包括三个第一电路单元IC_11、IC_12和IC_13和三个第二电路单元IC_21、IC_22和IC_23的实施例，但是实施例的技术精神不限于这样，并且应注意的是，在使用的每个半导体芯片20A、20B和20C中包括有至少一个第一电路单元和至少一个第二电路单元的所有情况落于实施例所保护的范畴下。
第一接合衬垫21、第二接合衬垫22、连接衬垫23A、23B和23C以及第三接合衬垫24可以形成在各个半导体芯片20A、20B和20C的顶表面上。
第一接合衬垫21可以分别对应于第一组的第一电路单元IC_11和IC_13，并且可以与对应的第一电路单元IC_11和IC_13电连接。第二接合衬垫22可以对应于第二组的第一电路单元IC_12，并且可以与对应的第一电路部IC_12电连接。连接衬垫23A、23B和23C可以分别对应于第二电路单元IC_21、IC_22和IC_23，并且可能以与对应的第二电路单元IC_21、IC_22和IC_23电连接。第三接合衬垫24可以与稍后描述的阻挡电路BC电连接。
在一实施例中，第一接合衬垫21、第二接合衬垫22、连接衬垫23A、23B和23C以及第三接合衬垫24可以相邻并且沿着每个半导体芯片20A、20B和20C的顶表面的一个边缘的一条线来排列。为了说明方便起见，虽然在实施例中已说明和描述第一接合衬垫21、第二接合衬垫22、连接衬垫23A、23B和23C以及第三接合衬垫24是以相邻并且沿着每个半导体芯片20A、20B和20C的顶表面的一个边缘的一条线来排列，但是实施例的技术精神不限于这样，并且应注意的是，第一接合衬垫21、第二接合衬垫22、连接衬垫23A、23B和23C以及第三接合衬垫24可以相邻并且沿着每个半导体芯片20A、20B和20C的顶表面的至少两个边缘来排列并且可以至少两行来排列。
现在参见图1，半导体芯片20A、20B和20C可以暴露第一接合衬垫21、第二接合衬垫22、连接衬垫23A、23B和23C以及第三接合衬垫24的这样方式而以阶梯状的形状来堆叠在基板10的顶表面11上。黏着构件30可以被设置在基板10和最下层的半导体芯片20A之间以及半导体芯片20A、20B和20C之间，并且可以将基板10和半导体芯片20A、20B和20C彼此附着。
第一接合衬垫21可以通过第一接合线41电连接基板10的耦合衬垫13。各自的第一接合线41可以电连接最上层半导体芯片20C的第一接合衬垫21和中间半导体芯片20B的第一接合衬垫21，可以电连接中间半导体芯片20B的第一接合衬垫21和最下层半导体芯片20A的第一接合衬垫21，并且可以电连接最下层半导体芯片20A的第一接合衬垫21和基板10的耦合衬垫13。虽然未显示，在一个实施例中，每个第一接合线可以被划分成多个子线。每个子线可以连接每个第一接合衬垫和耦合衬垫。
半导体芯片20A、20B和20C的第二接合衬垫22可以通过第二接合线42A、42B和42C而与基板10的耦合衬垫13电连接。藉由参考符号42A所标定的第二接合线可以电连接最下层半导体芯片20A的第二接合衬垫22和基板10的耦合衬垫13，以及藉由参考符号42B所标定的第二接合线可以电连接中间半导体芯片20B的第二接合衬垫22和基板10的耦合衬垫13。
藉由参考符号42C所标定的第二接合线可以电连接最上层半导体芯片20C的第二接合衬垫22和最下层半导体芯片20A的连接衬垫23B，然后可以电连接最下层半导体芯片20A的连接衬垫23B和基板10的耦合衬垫13。在这事项中，当第二接合线42C电连接最上层半导体芯片20C的第二接合衬垫22和基板10的耦合衬垫13时，目标连接物体之间的距离是相当长的。因此，在目标连接物体是直接电连接的情况下，由于接合线的长度变长，存在的问题可能会由于接合线的实际长度而引起。例如，接合线可能短路以及接合线和半导体芯片有可能短路。为了应对这样的问题，在一个实施例中，对应于与基板10电断接的第二电路单元IC_22的连接衬垫23B可以用作为第二接合线42C穿过的中间路由点。虽然未显示，在一个实施例中，第二接合线可以被划分成两个子线。一个子线可以连接第二接合衬垫和连接衬垫，其它子线可以连接连接衬垫和耦合衬垫。
虽然在一个实施例中已说明第二接合线42C穿过最下层半导体芯片20A的连接衬垫23B，但是实施例的技术精神不限于这样，并且应注意的是，在形成于封装中包括有第一接合线41和第二接合线42A、42B和42C的所有接合线之中的至少一个接合线穿过在对应于不用在封装级的第二电路单元IC_21、IC_22和IC_23的连接衬垫23A、23B和23C之中的至少一个连接衬垫的所有情况落在实施例的保护范畴之下。例如，如图16所示，第一接合线41中的至少一个可以穿过中间半导体芯片20B的连接衬垫23A。
为了允许连接衬垫23A、23B和23C被用作为接合线的中间路由点，电断接连接衬垫23A、23B和23C与第二电路单元IC_21、IC_22和IC_23可能是必要的。当以第二电路单元IC_21、IC_22和IC_23是测试逻辑电路单元为范例的情况时，连接衬垫23A、23B和23C与第二电路单元IC_21、IC_22和IC_23应该电连接以在晶圆级测试中在第二电路单元IC_21、IC_22和IC_23和测试设备之间发送信号。在这事项中，如果连接衬垫23A、23B和23C被用作为连接衬垫23A、23B和23C与第二电路单元IC_21、IC_22和IC_23电连接的状态中的接合线的中间路由点，不需要的电连接可能形成并且误操作(miss operation)可能引起。出于这个原因，电断接连接衬垫23A、23B和23C与第二电路单元IC_21、IC_22和IC_23可能是必要的。
现在参见图3，为了电断接连接衬垫23A、23B和23C与第二电路单元IC_21、IC_22和IC_23，各自的半导体芯片20A、20B和20C可以包括阻挡电路BC，其可以在连接衬垫23A、23B和23C与对应它们的第二电路单元IC_21、IC_22和IC_23之间分别电连接。
阻挡电路BC可以在连接衬垫23A、23B和23C与对应它们的第二电路单元IC_21、IC_22和IC_23之间电连接，并且可以响应于假衬垫使能信号DUMMY_EN而在连接衬垫23A、23B和23C与对应它们的第二电路单元IC_21、IC_22和IC_23之间电断接。
在一实施例中，阻挡电路BC可以电连接到第三接合衬垫24，并且可以设置有来自第三接合衬垫24的假衬垫使能信号DUMMY_EN。
再次参见图1，半导体芯片20A、20B和20C的第三接合衬垫24可以通过第三接合线43而电连接到基板10的耦合衬垫13，并且可以设有来自基板10的假衬垫使能信号DUMMY_EN。
阻挡电路BC的各种实施例示于图4至8。在将参照图4至8所作的下列描述中，用于说明方便起见，可以在藉由参考符号23A所标定的连接衬垫和藉由参考符号IC_21所标定的第二电路单元之间电连接的阻挡电路BC将作为在阻挡电路BC之中代表进行说明。
参见图4，阻挡电路BC可以藉由PMOS晶体管P1所配置，其中PMOS晶体管P1具有电连接到连接衬垫23A的源极S、电连接到第二电路单元IC_21的漏极D和假垫使能信号DUMMY_EN被输入的栅极G。
在一实施例中，如图1示出的半导体芯片20A、20B和20C的第三接合衬垫24可以通过第三接合线43电连接在基板10的耦合衬垫13之中的用于电源供应电压的耦合衬垫13。因此，电源供应电压电平(即，高的电平)的假衬垫使能信号DUMMY_EN可以通过第三接合线43从用于电源供应电压的基板10的耦合衬垫13输入至半导体芯片20A、20B和20C的第三接合衬垫24。
再次参见图4，响应于从第三接合衬垫24输入的高电平的假衬垫使能信号DUMMY_EN，配置阻挡电路BC的PMOS晶体管P1被关断，由此，连接衬垫23A与第二电路单元IC_21电断接。因此，连接衬垫23A可以用作为接合线的中间路由点。
参见图5，阻挡电路BC可以藉由NMOS晶体管N1所配置，其中NMOS晶体管N1具有电连接到连接衬垫23A的漏极D、电连接到第二电路单元IC_21的源极S以及假衬垫使能信号DUMMY_EN可以被输入的栅极G。
在一实施例中，图1显示的半导体芯片20A、20B和20C的第三接合衬垫24可以通过第三接合线43电连接在基板10的耦合衬垫13之中用于接地电压的耦合衬垫13。因此，接地电压电平(即，低的电平)的假衬垫使能信号DUMMY_EN可以通过第三接合线43从用于接地电压的基板10的耦合衬垫13输入至半导体芯片20A、20B和20C的第三接合衬垫24。
再次参见图5，响应于从第三接合衬垫24输入的低电平的假衬垫使能信号DUMMY_EN，阻挡电路BC的NMOS晶体管N1被关断，因此，连接衬垫23A与第二电路单元IC_21电断接。因此，连接衬垫23A可以用作为接合线的中间路由点。
参见图6A，阻挡电路BC可以藉由输入缓冲器所配置，其中输入缓冲器在连接衬垫23A和对应于其的第二电路单元IC_21之间电连接并且被禁能以响应假衬垫使能信号DUMMY_EN。
输入缓冲器可以藉由第一反相器INV1和第一NAND(与非)门NAND1所配置，其中第一反相器反相输入使能条信号IN_EN_N并且产生输入使能信号IN_EN；第一NAND门NAND假衬垫使能信号DUMMY_EN和输入使能信号IN_EN并且产生输入缓冲器使能控制条信号INBUF_ENC_N。输入缓冲器也可以包括第二反相器INV2，其反相输入缓冲器使能控制条信号INBUF_ENC_N并且输出输入缓冲器使能控制信号INBUF_ENC。输入缓冲器还可以包括第一PMOS晶体管P_01，其具有电连接于电源供应电压VCCQ的一个端部和有输入缓冲器使能控制条信号INBUF_ENC_N输入的栅极。输入缓冲器还可以包括第二PMOS晶体管P_02，其具有电连接到第一PMOS晶体管P_01的另一端部的一个端部和电连接到连接衬垫23A的栅极。输入缓冲器还可以包括：第一NMOS晶体管N_01，其在第二PMOS晶体管P_02的另一端部和接地电压VSSQ之间电连接并且具有电连接到连接衬垫23A的栅极。输入缓冲器还可以包括第二NMOS晶体管N_02，其具有电连接到第二PMOS晶体管P_02的另一端部的一个端部、电连接到接地电压VSSQ的另一端部和有输入缓冲器使能控制条信号INBUF_ENC_N输入的栅极。输入缓冲器还可以包括：第三PMOS晶体管P_03，其具有电连接到电源供应电压VCCQ的一个端部和电连接到第二NMOS晶体管N_02的所述一个端部的栅极；以及第三NMOS晶体管N_03，其在第三PMOS晶体管P_03的另一端部与接地电压VSSQ之间电连接，具有电连接到第二NMOS晶体管N_02的所述一个端部的栅极。
在一实施例中，如图1所示的半导体芯片20A、20B和20C的第三接合衬垫24可以通过第三接合线43电连接在基板10的耦合衬垫13之中用于接地电压的耦合衬垫13。因此，接地电压电平(即，低的电平)的假衬垫使能信号DUMMY_EN可以通过第三接合线43从基板10的用于接地电压的耦合衬垫13输入到半导体芯片20A、20B和20C的第三接合衬垫24。
参照图6A和6B，如果具有低电平的假衬垫使能信号DUMMY_EN从第三接合衬垫24输入到第一NAND门NAND1，不管输入使能信号IN_EN，第一NAND门NAND1输出高电平的输入缓冲器使能控制条信号INBUF_ENC_N，并且第二反相器INV2反相输入缓冲器使能控制条信号INBUF_ENC_N并且输出低电平的输入缓冲器使能控制信号INBUF_ENC。
响应于具有高电平的输入缓冲器使能控制条信号INBUF_ENC_N，第一PMOS晶体管P_01被关断，并且第二NMOS晶体管N_02被接通。
因此，不管连接衬垫23A的信号，低电平的信号被输入到第二电路单元IC_21。也就是说，连接衬垫23A和第二电路单元IC_21是电断接。因此，连接衬垫23A可以用作为接合线的中间路由点。
参见图7A，阻挡电路BC可以藉由输出缓冲器来配置，其中输出缓冲器在连接衬垫23A和对应其的第二电路单元IC_21之间电连接并且响应于假衬垫使能信号DUMMY_EN而禁能。
输出缓冲器可以包括：第三反相器INV3，其反相输出使能条信号OUT_EN_N并且产生输出使能信号OUT_EN；第二NAND门NAND2，其NAND假衬垫使能信号DUMMY_EN和输出使能信号OUT_EN并且产生输出缓冲器使能控制条信号OUTBUF_ENC_N。输出缓冲器还可以包括第四反相器INV4，其反相输出缓冲器使能控制条信号OUTBUF_ENC_N并且产生输出缓冲器使能控制信号OUTBUF_ENC。输出缓冲器还可以包括：第四PMOS晶体管P_04，其具有电连接于电源供应电压VCCQ的一个端部和有输出缓冲器使能控制条信号OUTBUF_ENC_N输入的栅极；以及第五PMOS晶体管P_05，其具有电连接到第四PMOS晶体管P_04的另一端部的一个端部和电连接到第二电路单元IC_21的栅极。输出缓冲器还可以包括：第四NMOS晶体管N_04，其具有电连接到第五PMOS晶体管P_05的另一端部的一个端部并且电连接到第二电路单元IC_21的栅极；以及第五NMOS晶体管N_05，其在第四NMOS晶体管N_04的另一端部和接地电压VSSQ之间电连接并且具有以输出缓冲器使能控制信号OUTBUF_ENC输入的栅极。输出缓冲器还可以包括第六PMOS晶体管P_06，其具有电连接到电源供应电压VCCQ的一个端部、电连接到第五PMOS晶体管P_05的另一端部的另一端部和以输出缓冲器使能控制信号OUTBUF_ENC输入的栅极。输出缓冲器还可以包括：第七PMOS晶体管P_07，其具有电连接到电源供应电压VCCQ的一个端部、通过第一电阻器R1电连接到连接衬垫23A的另一端部和电连接第六PMOS晶体管P_06的另一端部的栅极；第八PMOS晶体管P_08，其具有电连接到电源供应电压VCCQ的一个端部和以输出缓冲器使能控制条信号OUTBUF_ENC_N输入的栅极。输出缓冲器还可以包括：第九PMOS晶体管P_09，其具有电连接到第八PMOS晶体管P_08的另一端部的一个端部以及电连接到第二电路单元IC_21的栅极；以及第六NMOS晶体管N_06，其具有电连接到第九PMOS晶体管P_09的另一端部的一个端部以及电连接到第二电路单元IC_21的栅极。输出缓冲器还可以包括：第七NMOS晶体管N_07，其在第六NMOS晶体管N_06的另一端部与接地电压VSSQ之间电连接并且具有以输出缓冲器使能控制信号OUTBUF_ENC输入的栅极；第八NMOS晶体管N_08，其具有电连接到第九PMOS晶体管P_09的另一端部的一个端部、电连接到接地电压VSSQ的另一端部和以输出缓冲器使能控制条信号OUTBUF_ENC_N输入的栅极。输出缓冲器还可以包括第九NMOS晶体管N_09，其具有通过第二电阻器R2电连接到连接衬垫23A的一个端部、电连接至接地电压VSSQ的另一端部和电连接到第八NMOS晶体管N_08的所述一个端部的栅极。
在这些情况下，如图1所示的半导体芯片20A、20B和20C的第三接合衬垫24可以通过第三接合线43电连接在基板10的耦合衬垫13之中用于接地电压的耦合衬垫13。因此，接地电压电平(即，低的电平)的假衬垫使能信号DUMMY_EN可以通过第三接合线43从基板10的用于接地电压的耦合衬垫13输入至半导体芯片20A、20B和20C的第三接合衬垫24。
参照图7A和7B，如果具有低电平的假衬垫使能信号DUMMY_EN从第三接合衬垫24输入到第二NAND门NAND2，不管输出使能信号OUT_EN，第二NAND门NAND2输出具有高电平的输出缓冲器使能控制条信号OUTBUF_ENC_N，并且第四反相器INV4反相输出缓冲器使能控制条信号OUTBUF_ENC_N并且输出具有低电平的输出缓冲器使能控制信号OUTBUF_ENC。
第四和第八PMOS晶体管P_04和P_08被关断以响应于具有高电平的输出缓冲器使能控制条信号OUTBUF_ENC_N，以及第五和第七NMOS晶体管N_05和N_07被关断以响应于具有低电平的输出缓冲器使能控制信号OUTBUF_ENC。此外，第六PMOS晶体管P_06被接通以响应于具有低电平的输出缓冲器使能控制信号OUTBUF_ENC，并且第八NMOS晶体管N_08被接通以响应于具有高电平的输出缓冲器使能控制条信号OUTBUF_ENC_N。进一步，随着第六PMOS晶体管P_06被接通并且电源供应电压VCCQ被输入到第七PMOS晶体管P_07的栅极，第七PMOS晶体管P_07被关断，并且随着第八NMOS晶体管N_08被接通并且接地电压VSSQ被输入到第九NMOS晶体管N_09的栅极，第九NMOS晶体管N_09被关断。因此，没有信号被输出到连接衬垫23A，不管从第二电路单元IC_21输出的信号。也就是说，连接衬垫23A和第二电路单元IC_21被电断接。因此，连接衬垫23A可以用作为接合线的中间路由点。
参见图8，阻挡电路BC可以藉由传输门所配置，其中传输门在连接衬垫23A和对应其的第二电路单元IC_21之间电连接并且响应于假衬垫使能信号DUMMY_EN而禁能。
传输门可以包括：第十NMOS晶体管N_10，其在连接衬垫23A和对应其的第二电路单元IC_21之间电连接并且具有以假衬垫使能信号DUMMY_EN输入的栅极；第五反相器INV5，其反相假衬垫使能信号DUMMY_EN并且输出假衬垫使能条信号DUMMY_EN_N；以及第十PMOS晶体管P_10，其在连接衬垫23A和对应其的第二电路单元IC_21之间电连接并且具有以假衬垫使能条信号DUMMY_EN_N输入的栅极。
在这些情况下，如图1所示的半导体芯片20A、20B和20C的第三接合衬垫24可以通过第三接合线43电连接在基板10的耦合衬垫13之中用于接地电压的耦合衬垫13。因此，接地电压电平(即，低的电平)的假衬垫使能信号DUMMY_EN可以通过第三接合线43从基板10的用于接地电压的耦合衬垫13输入至半导体芯片20A、20B和20C的第三接合衬垫24。
返回参照图8，如果具有低电平的假衬垫使能信号DUMMY_EN从第三接合衬垫24输入，第十NMOS晶体管N_10被关断以响应于具有低电平的假衬垫使能信号DUMMY_EN，并且第十PMOS晶体管P_10被关断以响应于连接衬垫23A和第二电路单元IC_21通过其电断接的具有高电平的假衬垫使能条信号DUMMY_EN_N。因此，连接衬垫23A可以用作为接合线的中间路由点。
虽然在藉由参考符号23A所标定的连接衬垫和对应其的第二电路单元IC_21之间电连接的阻挡电路BC参照图4至8而于上述实施例中说明，但应当注意的是，在藉由参考符号23B和23C所标定的连接衬垫和对应于它们的第二电路单元IC_22和IC_23之间电连接的阻挡电路BC可以具有与图4至8所示的阻挡电路BC相同的结构。因此，类似于连接衬垫23A，连接衬垫23B和23C可以用作为接合线的中间路由点。
虽然在上述参见图1到3的实施例已说明具有与第一接合衬垫21和第二接合衬垫22相同的尺寸或基本相同的大小的连接衬垫23A、23B和23C，所述实施例的技术精神并不限于此。例如，如图9所示，连接衬垫23A、23B和23C可以形成为具有比第一接合衬垫21和第二接合衬垫22还大的尺寸，使得具有各种形状的接合线可以穿过连接衬垫23A、23B和23C。
本发明并不限于参见图1至9已描述于上方的实施例，并且可以被修改成各种类型。这种修改的实施例将通过下面的描述而变得更加显而易见。
参见图10，半导体芯片20A、20B和20C堆叠在具有多个耦合衬垫13所形成的基板10的顶表面11上。
参见图11，各个半导体芯片20A、20B和20C可以包括用于在封装级的第一电路单元IC_11、IC_12和IC_13和不用在封装级的第二电路单元IC_21、IC_22和IC_23。用于封装级的第一电路单元IC_11、IC_12和IC_13电连接基板10以与基板10交换信号。不用在封装级的第二电路单元IC_21、IC_22和IC_23与基板10电断接。
在半导体芯片20A、20B和20C的第一电路单元IC_11、IC_12和IC_13中，一些电路单元可以与一起堆叠的其他半导体芯片的第一电路单元电连接，并且一些电路单元可以与一起堆叠的其他半导体芯片的第一电路单元电断接。在图11中，藉由参考符号IC_11和IC_13所标定的第一电路单元可以表示与一起堆叠的其他半导体芯片的第一电路单元电连接的第一电路单元。藉由参考符号IC_12所标定的第一电路单元可以表示与一起堆叠的其他半导体芯片的一第一电路单元或多个第一电路单元电断接的第一电路单元。在以下的说明中，为了说明方便起见，与一起堆叠的其他半导体芯片的第一电路单元电连接的第一电路单元IC_11和IC_13定义为属于第一组，并且与一起堆叠的其他半导体芯片的第一电路单元电断接的第一电路单元IC_12定义为属于第二组。
虽然在一个实施例中已说明每个半导体芯片20A、20B、20C包括3个第一电路单元IC_11、IC_12和IC_13和3个第二电路单元IC_21、IC_22和IC_23，但是所述实施例的技术精神并不限定于这样，应要注意的是，在所使用的每个半导体芯片20A、20B、20C中包含有至少一个第一电路单元和至少一个第二电路单元的所有情况落在实施例的保护范畴之下。
第一接合衬垫21、第二接合衬垫22与连接衬垫23A、23B和23C形成为邻近并且沿着各个半导体芯片20A、20B和20C的顶表面的一个边缘。第一接合衬垫21可以分别对应于属于第一组的第一电路单元IC_11和IC_13，并且可以电连接对应的第一电路单元IC_11和IC_13。第二接合衬垫22可以对应于属于第二组的第一电路单元IC_12，并且可以电连接对应的第一电路单元IC_12。连接衬垫23A、23B和23C可以分别对应于第二电路单元IC_21、IC_22和IC_23，并且可以与对应的第二电路单元IC_21、IC_22和IC_23电连接。
再次参见图10，半导体芯片20A、20B和20C可以第一接合衬垫21、第二接合衬垫22和连接衬垫23A、23B和23C暴露的这样方式而以阶梯状的形状被堆叠。黏着构件30可以形成在基板10和最下层半导体芯片20A之间以及在半导体芯片20A、20B和20C之间，并且可以将基板10和半导体芯片20A、20B和20C彼此附着。
第一接合衬垫21可以通过第一接合线41而与基板10的耦合衬垫13电连接。各自的第一接合线41可以电连接最上层半导体芯片20C的第一接合衬垫21和中间半导体芯片20B的第一接合衬垫21，可以电连接中间半导体芯片20B的第一接合衬垫21和最下层半导体芯片20A的第一接合衬垫21，并且可以电连接最下层半导体芯片20A的第一接合衬垫21与基板10的耦合衬垫13。
半导体芯片20A、20B和20C的第二接合衬垫22可以通过第二接合线42A、42B和42C电连接到基板10的耦合衬垫13。藉由参考符号42A所标定的第二接合线可以电连接最下层半导体芯片20A的第二接合衬垫22和基板10的耦合衬垫13，以及藉由参考符号42B所标定的第二接合线可以电连接中间半导体芯片20B的第二接合衬垫22和基板10的耦合衬垫13。藉由参考符号42C所标定的第二接合线可以电连接最上层半导体芯片20C的第二接合衬垫22与最下层半导体芯片20A的连接衬垫23B，然后可以电连接最下层半导体芯片20A的连接衬垫23B和基板10的耦合衬垫13。
在这事项中，当第二接合线42C可以电连接最上层半导体芯片20C的第二接合衬垫22和基板10的耦合衬垫13时，目标连接物体之间的距离基本上是长的。因此，在目标连接物体直接电连接的情况下，由于接合线的长度变长，问题可能由于接合线的实际长度而导致，接合线有可能短路并且接合线和半导体芯片有可能短路。为了应对这样的问题，在一个实施例中，对应于与基板10电断接的第二电路单元IC_22的连接衬垫23B可以用作为第二接合线42C穿过的中间路由点。
虽然在一个实施例中已说明第二接合线42C穿过最下层半导体芯片20A的连接衬垫23B，所述实施例的技术精神不限于这样，应注意的是，在形成在封装中的包含第一接合线41和第二接合线42A、42B和42C的所有接合线中的至少一个接合线穿过在对应于不用在封装的第二电路单元IC_21、IC_22和IC_23的连接衬垫23A、23B和23C中的至少一个连接衬垫的所有的情况落在实施例的保护范围下。
再次参见图11，为了允许连接衬垫23A、23B和23C用作为接合线的中间路由点，电断接连接衬垫23A、23B和23C与第二电路单元IC_21、IC_22和IC_23是必要的。
为了电断接连接衬垫23A、23B和23C与第二电路单元IC_21、IC_22和IC_23，各自的半导体芯片20A、20B和20C可以包括阻挡电路BC。阻挡电路BC可以在连接衬垫23A、23B和23C与对应于它们的第二电路单元IC_21、IC_22和IC_23之间分别电连接，并且可以电断接连接衬垫23A、23B和23C与对应于它们的第二电路单元IC_21、IC_22和IC_23。
阻挡电路BC的一个实施例说明于图12。在参照图12的下列描述中，可以在藉由参考符号23A所标定的连接衬垫和藉由参考符号IC_21所标定的第二电路单元之间电连接的阻挡电路BC将作为阻挡电路BC之中的代表描述，为了说明方便起见。
参见图12，阻挡电路BC可以藉由在连接衬垫23A和对应其的第二电路单元IC_21之间电连接的熔线F1来配置。虽然未显示，熔线F1可以在封装的组装之前藉由通过连接衬垫23A输入的具有高电压电平的假衬垫使能信号所切断。因此，当封装被组装时，熔线F1可以是为切断状态。连接衬垫23A和第二电路单元IC_21电断接。因此，连接衬垫23A可以用作为接合线的中间路由点。
虽然藉由参考符号23A所标定的连接衬垫和对应其的第二电路单元IC_21之间电连接的阻挡电路BC在参照图10至12的上述实施例描述，但是应注意的是，藉由参考符号23B和23C所标定的连接衬垫与对应于它们的第二电路单元IC_22和IC_23之间电连接的阻挡电路BC可以具有与图12中的阻挡电路相同或大致地配置。因此，类似于连接衬垫23A，连接衬垫23B和23C可以用作为接合线的中间路由点。
根据本发明的实施例，因为在半导体芯片20A、20B和20C中形成分离的衬垫以输入假衬垫使能信号可能不是必需的，由于用于假衬垫使能信号的输入的衬垫的附加形成所导致的衬垫过度拥挤问题就不会发生，因此衬垫设计效率可以得到改善。再者，由于没有必要形成电连接衬垫和基板的接合线以用于假衬垫使能信号的输入，接合线的数量可以减少并且线接合工艺的难度可以减少。
虽然参见图1至12的上述实施例已说明使用从外部装置提供的假衬垫使能信号DUMMY_EN，但应当注意的是，假衬垫使能信号DUMMY_EN可以藉由在半导体芯片20A、20B和20C中产生而使用，而无需使用从外部装置提供的假衬垫使能信号DUMMY_EN。这样的实施例将通过参照图13至15B所作的以下说明而变得更加明显。
参见图13所示，半导体芯片20A、20B和20C被堆叠在具有多个耦合衬垫13所形成的基板10的顶表面11上。虽然未显示，多个外部电极可以形成在与基板10的顶表面11背离的基板10的底表面上，并且诸如焊球的外部连接端子可以附着到外部电极。
参见图14，各个半导体芯片20A、20B和20C可以包括多个电路单元IC_11、IC_12、IC_13、IC_21、IC_EO1和IC_EO2以实现所需的芯片操作的各种功能。此外，分别对应于电路单元IC_11、IC_12、IC_13、IC_21、IC_EO1和IC_EO2且与对应的电路单元IC_11、IC_12、IC_13、IC_21、IC_EO1和IC_EO2电连接的衬垫21、22、23、25A和25B可以形成于各自半导体芯片20A、20B和20C中每一个的顶表面上。
再次参见图13，半导体芯片20A、20B和20C可以衬垫21、22、23、25A、25B被暴露的这种方式而以阶梯状的形状来堆叠。黏着构件30可以在基板10和半导体芯片20A之间以及在半导体芯片20A、20B和20C之间来形成，并且可以将基板10和半导体芯片20A、20B和20C彼此附着。
再次参见图14所示，电路单元IC_11、IC_12、IC_13、IC_21、IC_EO1和IC_EO2可以包括，例如，用于存储数据的数据存储电路单元、用于处理数据的数据处理电路单元、测试逻辑电路单元以及可选的电路单元。测试逻辑电路单元可以测试芯片是否如预期运作。这样测试逻辑电路单元被用于在晶圆级的最后阶段处芯片测试，并没有使用在封装级。可选的电路单元是将相同芯片应用于各种封装和各种不同的用途。根据所应用的封装种类或用途，这样可选的电路单元可以在封装级处使用或不在封装级处使用。可选的电路单元可以藉由使能信号通过对应其的接合衬垫而输入的情况下被启用。换言之，为了使用可选的电路单元，使能信号应当被输入到对应于将被使用的可选的电路单元的衬垫。
在可选的电路单元之中，可以有互斥可选的电路单元，其不能够同时使用。例如，用于实现2个芯片被分配给1个CE信号的DDP选项的SD_SEL电路和用于实现4个芯片被分配给1个CE信号的QDP选项的QD_SEL电路对应不能够同时使用的互斥可选的电路单元。在图14中，藉由参考符号IC_EO1和IC_EO2所标定的电路单元代表互斥可选的电路单元。
在除了互斥可选的电路单元IC_EO1和IC_EO2之外的剩余的电路单元IC_11、IC_12、IC_13和IC_21之中，藉由参考符号IC_11、IC_12和IC_13所标定的电路单元可以表示用于封装级的电路单元，并且藉由参考符号IC_21所标定的电路单元可以表示不用在封装级的电路单元。在以下的说明中，为了说明方便起见，用于封装级的电路单元IC_11、IC_12和IC_13定义为第一电路单元，并且不使用在封装级的电路单元IC_21定义为第二电路单元。用在封装级的第一电路单元IC_11、IC_12和IC_13与基板10电连接，而不用在封装级的第二电路单元IC_21与基板10电断接。
在半导体芯片20A、20B和20C的第一电路单元IC_11、IC_12和IC_13中，一些电路单元可以与一起堆叠的其他半导体芯片的第一电路单元电连接，并且一些电路单元可以与一起堆叠的其他半导体芯片的第一电路单元电断接。在图14中，藉由参考符号IC_11和IC_13所标定的第一电路单元表示与一起堆叠的其他半导体芯片的第一电路单元电连接的第一电路单元，并且藉由参考符号IC_12所标定的第一电路单元表示与一起堆叠的其他半导体芯片的第一电路单元电断接的第一电路单元。在以下的说明中，为了说明方便起见，与一起堆叠的其他半导体芯片的第一电路单元电连接的第一电路单元IC_11和IC_13定义为属于第一组，并且与一起堆叠的其他半导体芯片的第一电路单元电断接的第一电路单元IC_12定义为属于第二组。
在衬垫21、22和23之中，藉由参考符号21所标定的衬垫可以分别对应于属于第一组的第一电路单元IC_11和IC_13，并且可以与相应的第一电路单元IC_11和IC_13电连接。藉由参考符号22所标定的衬垫可以对应于属于第二组的第一电路单元IC_12，并且可以与对应的第一电路部IC_12电连接。藉由参考符号23所标定的衬垫可以对应于第二电路单元IC_21，并且可以与对应的第二电路部IC_21电连接。
在下面的描述中，为了说明方便起见，对应于第一组的第一电路单元IC_11和IC_13的衬垫21定义为第一接合衬垫，对应于第二组的第一电路单元IC_12的衬垫22定义为第二接合衬垫，并且对应于第二电路单元IC_21的衬垫23定义为连接衬垫。
再次参见图13，第一接合衬垫21可以通过第一接合线41而与基板10的耦合衬垫13电连接。各自的第一接合线41可以电连接最上层半导体芯片20C的第一接合衬垫21和中间半导体芯片20B的第一接合衬垫21，可以电连接中间半导体芯片20B的第一接合衬垫21和最下层半导体芯片20A的第一接合衬垫21，并且可以电连接最下层半导体芯片20A的第一接合衬垫21和基板10的耦合衬垫13。
半导体芯片20A、20B和20C的第二接合衬垫22可以通过第二接合线42A、42B和42C而与基板10的耦合衬垫13电连接。藉由参考符号42A所标定的第二接合线可以电连接最下层半导体芯片20A的第二接合衬垫22和基板10的耦合衬垫13，以及藉由参考符号42B所标定的第二接合线可以电连接中间半导体芯片20B的第二接合衬垫22和基板10的耦合衬垫13。
藉由参考符号42C所标定的第二接合线可以电连接最上层半导体芯片20C的第二接合衬垫22和最下层半导体芯片20A的连接衬垫23，然后可以电连接最下层半导体芯片20A的连接衬垫23与基板10的耦合衬垫13。在这事项中，当第二接合线42C可以电连接最上层半导体芯片20C的第二接合衬垫22和基板10的耦合衬垫13时，目标连接物体之间的距离是相当长的。因此，在目标连接物体被直接电连接的这些情况下，由于接合线的长度变长，存在的问题可能会由于接合线的实际长度而引起，接合线可能短路并且接合线和半导体芯片可能短路。为了应对这样的问题，在一个实施例中，对应于与基板10电断接的第二电路单元IC_21的连接衬垫23可以用作为第二接合线42C的中间路由点。
虽然在一个实施例中已说明第二接合线42C穿过最下层半导体芯片20A的连接衬垫23，这些实施例的技术精神不限于这样，并且应注意的是，在形成在半导体堆叠封装中包括有第一接合线41和第二接合线42A、42B和42C的所有接合线之中的至少一个接合线穿过对应于与基板10电断接的第二电路部IC_21的连接衬垫23的所有情况落在实施例的保护范围之下。
为了允许连接衬垫23用作为接合线的中间路由点，电断接连接衬垫23和第二电路单元IC_21可能是必要的。
参见图14所示，为了电断接连接衬垫23和第二电路单元IC_21，每个半导体芯片20A、20B和20C可以包括阻挡电路BC。阻挡电路BC可以在连接衬垫23和对应其的第二电路单元IC_21之间电连接，并且可以电断接连接衬垫23和对应其的第二电路单元IC_21。阻挡电路BC的配置基本上相同于参照图4至8和10如上所述的阻挡电路BC的配置。因此，用于相同部件的重复描述将在此省略。
为了提供假衬垫使能信号DUMMY_EN到阻挡电路BC，每个半导体芯片20A、20B和20C可以包括假衬垫使能信号产生单元50。
假衬垫使能信号产生单元50可以电连接到对应于互斥可选的电路单元IC_EO1和IC_EO2的接合衬垫25A和25B，并且在具有高电平的使能信号被同时输入到对应于互斥可选的电路单元IC_EO1和IC_EO2的接合衬垫25A和25B的情况下，可以产生假衬垫使能信号DUMMY_EN以响应通过接合衬垫25A和25B所输入的高电平的使能信号。假衬垫使能信号产生单元50的实施例如图15A所示。
参见图15A，假衬垫使能信号产生单元50可以包括：第三NAND门NAND3，其NAND通过对应于互斥可选的电路单元IC_EO1和IC_EO2的接合衬垫25A和25B输入的信号，并且产生假衬垫使能信号DUMMY_EN；以及第五反相器INV5，其反相假衬垫使能信号DUMMY_EN并且产生假衬垫使能条信号DUMMY_EN_N。
在具有高电平的使能信号基本上同时地或同时地输入到对应于互斥可选的电路单元IC_EO1和IC_EO2的接合衬垫25A和25B的这些情况下，为了防止互斥可选的电路单元IC_EO1和IC_EO2藉由通过接合衬垫25A和25B所输入的使能信号而能够同时使用的操作错误发生，每个半导体芯片20A、20B和20C可以包括禁能信号提供单元60A和60B。
禁能信号提供单元60A和60B在互斥可选的电路单元IC_EO1和IC_EO2和对应于它们的接合衬垫25A和25B之间分别电连接，并且可以提供禁能信号D_EN1和D_EN2(参见图15B)至互斥可选的电路单元IC_EO1和IC_EO2以响应于从假衬垫使能信号产生单元50输入的假衬垫使能信号DUMMY_EN。禁能信号提供单元60A和60B的实施例如图15B所示。
参见图15B，禁能信号提供单元60A和60B可以具有基本相同的配置。详细地说，每个禁能信号提供单元60A和60B可以包括输入缓冲器61、延迟电路62、第四NAND门NAND4和第六反相器INV6。
输入缓冲器61缓冲和输出通过对应于每个互斥可选的电路单元IC_EO1和IC_EO2的每个接合衬垫25A和25B所输入的信号。延迟电路62藉由串联电连接的多个反相器INV_01到INV_04所配置，并且藉由预定的时间以与从假衬垫使能信号产生单元50所提供的假衬垫使能信号DUMMY_EN同步定时而延迟从输入缓冲器61所输出的信号。第四NAND门NAND4NAND假衬垫使能信号DUMMY_EN和延迟电路62的输出信号。第六反相器INV6在第四NAND门NAND4和互斥可选的电路单元IC_EO1或IC_EO2之间电连接，反相第四NAND门NAND4的输出信号，产生禁能信号D_EN1或D_EN2，并且提供所产生的禁能信号D_EN1或D_EN2到互斥可选的电路单元IC_EO1或IC_EO2。
再次参见图13，为了确保具有高电平的使能信号同时输入或基本上同时输入到对应于互斥可选的电路单元IC_EO1和IC_EO2的接合衬垫25A和25B，对应于互斥可选的电路单元IC_EO1和IC_EO2的接合衬垫25A和25B可以通过第四接合线44A和44B与在基板10的耦合衬垫13中用于电源供应电压的连接衬垫电连接。
再次参见图13和15A，如果电源供应电压电平(即，高电平)的使能信号通过第四接合线44A和44B从基板10的用于电源供应电压的耦合衬垫被同时输入或基本上同时输入到对应于互斥可选的电路单元IC_EO1和IC_EO2的接合衬垫25A和25B，假衬垫使能信号产生单元50的第三NAND门NAND3可以NAND通过接合衬垫25A和25B所输入的信号，并且可以输出具有低电平的假衬垫使能信号DUMMY_EN。
参见图15B和15C所示，如果具有低电平的假衬垫使能信号DUMMY_EN从假衬垫使能信号产生单元50输入，禁能信号提供单元60A和60B的第四NAND门NAND4输出具有高电平的信号，以及第六反相器INV6反相第四NAND门NAND4的输出信号，并且提供具有低电平的禁能信号D_EN1到互斥可选的电路单元IC_EO1和IC_EO2D_EN2。从而，互斥可选的电路单元IC_EO1和IC_EO2藉由从禁能信号提供单元60A和60B所提供的具有低电平的禁能信号D_EN1和D_EN2而禁能，并且不使用。
在一个实施例中，由于半导体堆叠封装使用半导体芯片20A、20B和20C来配置，每个半导体芯片具有假衬垫使能信号产生单元50和禁能信号提供单元60A和60B，假衬垫使能信号DUMMY_EN可以藉由使用通过对应于互斥可选的电路单元IC_EO1和IC_EO2的接合衬垫25A和25B而输入的使能信号而产生和使用，同时不影响互斥可选的电路单元IC_EO1和IC_EO2的操作。相应地，因为在半导体芯片20A、20B和20C中形成用于假衬垫使能信号DUMMY_EN的输入的分离衬垫是没有必要的，由于用于假衬垫使能信号DUMMY_EN的输入的衬垫的额外形成所导致的衬垫过度拥挤问题可以不发生，因此衬垫设计效率可以得到改善。
如从上面的描述可知，根据本实施例，由于半导体堆叠封装是使用具有阻挡电路的半导体芯片所形成，阻挡电路用于将不用在封装级的电路单元(例如测试逻辑电路单元和未使用的可选的电路单元)与对应于它们的连接衬垫电断接，对应于不用在封装级的电路单元的连接衬垫可以被用作为接合线穿过的中间路由点。因此，因为从基板和基板的耦合衬垫远程定位的半导体芯片的接合衬垫可以使用不长的接合线而相对短的接合线进行电连接，接合线形成工艺的困难度可以减少，并且可以应对由于长接合线的使用所引发的问题，所述问题为接合线可能短路或接合线和半导体芯片可能短路。结果，有可能提高接合线的可靠性。进一步，因为在半导体芯片中另外形成分离衬垫以用作为接合线的中间路由点是没有必要的，所以由额外的衬垫形成所导致的衬垫过度拥挤可以防止，并且衬垫可以设置在所需要的位置，因此衬垫设计效率可以得到改善。
上述半导体堆叠封装可以被应用于各种电子系统和电子装置。
参见图17所示，根据本实施例的半导体堆叠封装可以被应用于电子系统710中。电子系统710可以包括控制器711、输入/输出单元712和内存713。控制器711、输入/输出单元712和内存713可以通过提供了数据移动路径的总线715而彼此连接。
控制器711可以包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器及能够执行与这些部件相同的功能的至少一个逻辑设备。输入/输出单元712可以包括在小键盘、键盘、显示设备、触控屏幕等等之间所选择的至少一者。
内存713可以包括根据本实施例的半导体堆叠封装。内存713作为用于存储数据的装置可以存储数据及/或命令，以藉由控制器711等等来执行。内存713可以包括诸如DRAM的易失性内存装置及/或诸如闪存的非易失性内存装置。例如，闪存可以被安装到诸如移动终端或桌面计算机的的信息处理系统。闪存可以构成固态磁盘(solidstate disk，SSD)。在这情况下，电子系统710可以在闪存系统中稳定地存储大量数据。
电子系统710进一步可以包括接口714，其设定成能够从通信网络发送和接收数据以及发送和接收数据至通信网络。接口714可以是有线或无线型。例如，接口714可以包括天线、有线收发器或无线收发器。这样接口714可以通过总线715而与内存713、输入/输出单元712和控制器711连接。
电子系统710可以被理解为移动系统、个人计算机、用于工业使用的计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能型手机、无线手机、膝上型计算机、记忆卡、数字音乐系统和信息发送/接收系统中任何一者。
在电子系统710是一种能够进行无线通信的装置的情况下，电子系统710可以使用在通信系统中，诸如CDMA(code division multiple access，码分多址)、GSM(globalsystem for mobile communications，全球移动通讯系统)、NADC(North American DigitalCellular，北美数字移动电话)、E-TDMA(enhanced-time division multiple access，增强时分多址)、WCDMA(wideband code division multiple access，宽带码分多址)、CDMA2000、LTE(long term evolution，长期演进技术)以及Wibro(wireless broadbandinternet，无线宽带网络)。
参见图18所示，根据本实施例的半导体堆叠封装可以记忆卡800的形式提供。例如，记忆卡800可以包括这种非易失性内存装置的内存810和内存控制器820。内存810和内存控制器820可以存储数据或读出存储的数据。
内存810可以包括根据本实施例的半导体堆叠封装，内存控制器820可以控制内存810以读取存储的数据或存储数据，以响应来自主机830的读/写请求。
虽然各种实施例已在上面描述，但对于熟知本领域的技术人士将理解所描述的实施例仅仅是作为示例的方式。因此，本文中所描述的半导体堆叠封装不应该根据所描述的实施例而限制。
【符号说明】
10     基板
11     顶表面
12     底表面
13     连接衬垫
14     外部电极
15     外部连接端子
20A    半导体芯片
20B    半导体芯片
20C    半导体芯片
21     第一接合衬垫/衬垫
22     第二接合衬垫/衬垫
23     连接衬垫/衬垫
23A    连接衬垫
23B    连接衬垫
23C    连接衬垫
24     第三接合衬垫
25A    接合衬垫/衬垫
25B    接合衬垫/衬垫
30     黏着构件
41     第一接合线
42A    第二接合线
42B    第二接合线
42C    第二接合线
44A    第四接合线
44B    第四接合线
50     假衬垫使能信号产生单元
60A    禁能信号提供单元
60B    禁能信号提供单元
61     输入缓冲器
62     延迟电路
710    电子系统
711 控制器
712    输入/输出单元
713    内存
714    接口
715    总线
800    记忆卡
810    内存
820    内存控制器
830    主机

Claims (10)

1.一种半导体堆叠封装，其包括：
基板，其形成有多个耦合衬垫；
多个半导体芯片，其堆叠在所述基板上；
第一电路单元，其设置在所述半导体芯片中的每一个上，并且通过接合衬垫的介质电连接所述耦合衬垫；
第二电路单元，其设置在所述半导体芯片中的每一个上且与所述耦合衬垫电断接；
连接衬垫，其设置在所述半导体芯片中的每一个上且对应于所述第二电路单元；
阻挡电路，其在所述第二电路单元和所述连接衬垫之间连接；以及
接合线，其电连接所述接合衬垫和所述耦合衬垫。
2.如权利要求1的半导体堆叠封装，其中所述半导体芯片以类似阶梯状的形状堆叠，使得所述接合衬垫和所述连接衬垫被暴露。
3.如权利要求1的半导体堆叠封装，其中所述半导体芯片中的每一个的所述第一电路单元包括：
第一组的第一电路单元，其与一起堆叠的其它半导体芯片的第一电路单元电连接；以及
第二组的第一电路单元，其与一起堆叠的其他半导体芯片的第一电路单元电断接。
4.如权利要求3的半导体堆叠封装，其中所述接合衬垫包括：
第一接合衬垫，其对应于所述第一组的第一电路单元；以及
第二接合衬垫，其对应于所述第二组的第一电路单元。
5.如权利要求4的半导体堆叠封装，其中所述接合线包括：
第一接合线，其电连接所述半导体芯片的第一接合衬垫和所述基板的所述耦合衬垫；以及
第二接合线，其分别电连接所述半导体芯片的第二接合衬垫和所述基板的所述耦合衬垫。
6.如权利要求5的半导体堆叠封装，其中所述第一接合线和所述第二接合线中的至少一个被形成为穿过所述连接衬垫。
7.如权利要求4的半导体堆叠封装，其中所述连接衬垫具有与所述第一接合衬垫和所述第二接合衬垫基本上相同的尺寸。
8.如权利要求4的半导体堆叠封装，其中所述连接衬垫在尺寸上大于所述第一接合衬垫和所述第二接合衬垫。
9.如权利要求1的半导体堆叠封装，其中所述阻挡电路包括PMOS晶体管，其具有电连接到所述连接衬垫的源极、电连接到所述第二电路单元的漏极以及配置成用于接收假衬垫使能信号的栅极。
10.如权利要求1的半导体堆叠封装，其中所述阻挡电路包括NMOS晶体管，其具有电连接到所述连接衬垫的漏极、电连接到所述第二电路单元的源极以及配置成用于接收假衬垫使能信号的栅极。
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