JP2006164302A - 不揮発性記憶装置 - Google Patents

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Abstract

【課題】コントローラチップによるメモリチップに対する機密保護機能を強化する。
【解決手段】 カード基板の第１面にコントローラチップ（３３）とそれに接続された不揮発性メモリチップ（３４）とを有し、カード基板の第２面に、電源端子（Ｖｃｃ，Ｖｓｓ）、データ入出力端子（ＤＡＴ）、クロック入力端子（ＣＬＫ）、コマンド入力端子（ＣＭＤ）とを有する。不揮発性メモリチップは、前記データ入出力端子、クロック入力端子、コマンド入力端子とには接続されない。コントローラチップは、前記データ入出力端子を介して入力されたデータを暗号化して不揮発性メモリチップへ記憶させる制御が可能であり、また不揮発性メモリチップに暗号化して記憶されているデータを読み出し復号化して前記データ入出力端子を介して出力する制御が可能である。
【選択図】図２３

Description

本発明は、ＩＣカードに実装されている半導体集集積回路チップの静電破壊（ＥＳＤ（Electrostatic Discharge）破壊とも称する）を抑制する技術に関し、例えばマルチメディアカードなどのメモリカードに適用して有効な技術に関する。
マルチメディアのデータ格納用として小型軽量化を実現した種々のメモリカードが提供されている。例えば、メモリとメモリコントローラをカード基板に搭載し、少ない数の信号でホスト装置とインタフェース可能にすることを特徴とするマルチメディアカードが提供されている。
この種のメモリカードは、小型軽量化を優先させるが故に、ホスト装置に接続される接続端子をカード基板から露出させ、特別な端子保護カバーなどの機構は設けられていない。したがって、ホスト装置からメモリカードを離脱させたとき、露出端子に触れたりすると、その露出端子に接続する半導体集積回路チップが破壊される虞がある。通常、半導体集積回路チップには、入力回路の静電破壊を防止するための入力保護回路が一緒に集積されている。入力保護回路は、例えば、入力端子の入力信号振幅電圧に対して逆接続状態になるダイオードなどの素子を電源端子との間に配置して構成される。しかしながら、そのようなメモリカードは、単体で持ち運ばれたり、ホスト装置から頻繁に着脱される場合も予想され、静電破壊防止を強化することの有用性が本発明者によって見出された。
ここで、上記メモリカードとは技術分野が異なるが、静電破壊に対する入力保護を強化する技術として、特開平１０−２０９３７９号公報に記載の技術がある。これは、半導体基板上の電極層に対して静電気が放電し得る間隔（放電ギャップ）を隔てて金属配線層を形成することにより、電極層に静電気が進入したとき、その静電気を金属配線層に向かって放電させ、電極層に進入した静電気が半導体素子内部に進入するのを防止しようとするものである。また、特開平７−２７１９３７号公報には半導体集積回路チップの外に静電破壊防止のための外付けＭＯＳＦＥＴのゲート・ソース電極間保護ダイオードを採用した回路が示されている。
また、各種回路の過電圧保護の観点より、半導体セラミックスを用いたバリスタが提供されている。
特開平１０−２０９３７９号公報 特開平７−２７１９３７号公報
本発明者は接続端子を露出したメモリカードなどのＩＣカードに関する静電破壊防止を強化する観点より、以下の検討を行った。
第１に、静電破壊防止の強化に役立つエネルギー耐量を得るのに素子サイズの大きなツェナーダイオード等を半導体集積回路チップに集積すると、回路素子が微細化された中で面積効率が悪くなり、著しくコストを上昇させることが明らかになった。
第２に、半導体集積回路チップに過電圧保護用の素子を外付けして静電破壊防止強化策を講ずる場合、半導体集積回路チップに内蔵された過電圧保護回路の特性や能力との関係を考慮しなければ静電破壊防止の実効が上がらず、また、外付け回路素子が大き過ぎたり多過ぎたりしてＩＣカードのサイズや厚さを大きくする虞のあることが明らかにされた。上記従来技術にはそのような観点は示されていない。本明細書において過電圧とは、静電的に発生するサージ電圧若しくは過渡電圧を意味する。
第３に、外付け回路素子による静電破壊防止強化策を講じても、取扱者の無知などによる予期せぬ扱いを受けた場合でも破壊から絶対に免れるという保証はないから、更に万全を期することが必要である。
第４に、半導体集積回路チップの入力回路が静電破壊しても、メモリのデータだけは無事な場合も想定でき、そのような時は、メモリカードのデータリカバリを可能にすることが、データの救済という点で優れ、メモリカードの記憶媒体としての安全性も増すことができる。
第５に、外付け回路素子による静電破壊防止強化策を講ずれば、少なくとも、その分だけカード基板上の空き領域が減り、そのような場合にも、信号線の不所望なリークによる誤動作の原因になる配線パターンの密集やボンディングワイヤの密集を避けることができる工夫も必要になる。これは、メモリカードの記憶容量を増大させるときにも必要な考慮である。
本発明の目的は、半導体集積回路チップのコストを上昇させることなくそれに対する静電破壊防止を強化することができるＩＣカードを提供することにある。
本発明の他の目的は、カードのサイズや厚さを大きく変化させることなく、半導体集積回路チップに過電圧保護素子を外付けして静電破壊防止を強化することができるＩＣカードを提供することにある。
本発明のその他の目的は、取扱者の無知などによる予期せぬ扱いに起因した静電破壊の予防も期待できるＩＣカードを提供することにある。
本発明のその他の目的は、半導体集積回路チップの入力回路が静電破壊しても、メモリのデータが無事な場合には、メモリカードのデータを容易にリカバリすることが可能なＩＣカードを提供することにある。
本発明のその他の目的は、外付け回路素子による静電破壊防止強化策によってカード基板上の空き領域が減っても、信号線の不所望なリークによる誤動作の原因になる配線パターンの密集やボンディングワイヤの密集を避けることができるＩＣカードを提供することにある。
本発明の更にその他の目的は、比較的小さなサイズに比較的大きな記憶容量を持つＩＣカードを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕半導体集積回路チップに集積された第１の過電圧保護素子との関係を考慮して静電破壊防止を強化することができる第２の過電圧保護素子を半導体集積回路チップに外付けする。すなわち、カード基板に半導体集積回路チップを有し、複数個の接続端子を露出させたＩＣカードであって、前記接続端子は前記半導体集積回路チップの所定の外部端子に接続され、前記半導体集積回路チップには前記外部端子に接続する第１の過電圧保護素子が集積され、前記カード基板には前記接続端子に接続する第２の過電圧保護素子が実装されている。
このとき、第１の観点によると、前記第２の過電圧保護素子は、前記第１の過電圧保護素子を上まわる電流許容能力を有する可変抵抗素子である。
第２の観点によると、前記第２の過電圧保護素子に定格電圧よりも大きな電圧を印加することによって規定のパルス電流を流すのに必要な印加電圧は、前記第１の過電圧保護素子にとって前記規定のパルス電流よりも少ない電流しか流すことのできない電圧である。
第３の観点によると、前記第２の過電圧保護素子は、前記第１の過電圧保護素子よりも大きな破壊電圧を有する可変抵抗素子である。
第４の観点によると、前記第２の過電圧保護素子は、前記第１の過電圧保護素子よりも大きな容量を有する素子である。
これにより高速サージパルスを低抵抗でバイパスすることができる。
第５の観点によると、前記第２の過電圧保護素子の降伏電圧は前記第１の過電圧保護素子の破壊電圧よりも小さい。
第６の観点によると、前記第２の過電圧保護素子の降伏電圧は前記第１の過電圧保護素子によって保護される回路の破壊電圧よりも小さい。
上記何れの観点においても、第２の過電圧保護素子には、半導体集積回路チップに内蔵された第１の過電圧保護素子の特性や能力との関係が考慮されているから、それによる静電破壊防止効果を実効あるものとすることができる。
前記第２の過電圧保護素子は、一端を前記カード基板の電源用接続端子に接続し、他端を信号用接続端子に接続してよい。この信号用接続端子は半導体集積回路チップの対応外部端子に接続されている。このとき、前記信号用接続端子から対応する第２の過電圧保護素子に至るまでの信号伝播距離は、前記信号用接続端子から半導体集積回路チップの対応外部端子に至るまでの信号伝播距離よりも短い。これにより、過電圧によって第２の過電圧保護素子が機能する前に半導体集積回路チップが過電圧による破壊的な影響を直接受けることを阻止できる。
前記第２の過電圧保護素子には、半導体セラミックスを主体とした面実装型のバリスタ、チップダイオードアレイ、チップコンデンサ又はチップトランジスタを採用してよい。これは、第２の過電圧保護素子の実装面積若しくは占有面積を小さくすることを可能にする。面実装により製造コストを低減できる。
ＩＣカードとしてマルチメディアカードのようなメモリカードを想定したとき、前記半導体チップはコントローラチップであり、このコントローラチップに接続される単数又は複数個のメモリチップ（例えば不揮発性メモリチップ）が更に前記カード基板に搭載される。前記コントローラチップは外部からの指示に従って前記メモリチップに対するリード・ライト動作を制御するメモリコントロール機能を有する。
データセキュリティー若しくは著作権保護などを考慮する場合には、前記コントローラチップには、前記メモリチップに書込むデータに対して暗号化を行い、前記メモリチップから読み出したデータに対して復号を行う機密保護機能を採用してよい。
ＩＣカードの製造過程においても静電破壊の防止を考慮するなら、前記接続端子に接続する第２の過電圧保護素子を前記カード基板に先に実装し、その後で、前記接続端子に前記半導体集積回路チップの所定の外部端子を接続するとよい。これにより、前記半導体集積回路チップを接続する工程で第２の過電圧保護素子による保護を受けられる。
〔２〕カード基板に半導体集積回路チップを有し、複数個の接続端子が露出され、前記接続端子には前記半導体集積回路チップの所定の外部端子が接続され、前記半導体集積回路チップには前記外部端子に接続する第１の過電圧保護素子が集積され、前記カード基板には前記接続端子に接続する第２の過電圧保護素子が実装されたＩＣカードに関し、前記第２の過電圧保護素子はカード基板に形成されている導電パターンに面実装で接続してよい。第２の過電圧保護素子の実装コストを低減できる。
ＩＣカードとしてマルチメディアカードのようなメモリカードを想定したとき、前記半導体チップはコントローラチップであり、このコントローラチップに接続される単数又は複数個のメモリチップが更に前記カード基板に搭載されることになる。このとき、前記接続端子とコントローラチップの外部端子との接続にボンディングワイヤを用い、前記コントローラチップとメモリチップとの接続にボンディングワイヤを用いてよい。これにより、前記ボンディングワイヤによる接続と同機能の多数の配線パターンをカード基板に密集させて形成しなくてもよい。コントローラチップやメモリチップの上方空間を配線に利用できる。したがって、カード基板のコスト低減に寄与することができる。
複数個のメモリチップをボンディングワイヤでコントローラチップに並列的に接続するとき、ボンディングワイヤの引き回し長さを短くするという観点より、前記メモリチップを夫々の外部端子が露出するように位置をずらして複数個重ねられた状態で前記カード基板に実装するとよい。これにより、夫々のメモリチップを重ねずに配置する場合に比べて、コントローラチップとの距離が短くなり、ボンディングワイヤの引き回し長さが短くなる。したがって、ボンディングワイヤの不所望な接触や断線の虞を低減することができる。特にこの時、前記カード基板の前記一面の表面積は前記メモリチップ及びコントローラチップの延べ面積よりも大きくされているという条件を保つとよい。これは、カード基板の一面だけに配線層を形成するという制約条件にも充分対処できるだけの余裕スペースをカード基板に確保することができるようにするための考慮である。単にカード基板の面積を小さくするためにメモリチップを重ねて実装することとは考え方が異なる。
〔３〕複数個のメモリチップと前記メモリチップを制御するコントローラチップとをカード基板の一面に実装して成るＩＣカードに関し、前記メモリチップは夫々の外部端子を露出するように位置をずらして複数個重ねられた状態で前記カード基板に実装するとき、前記コントローラチップから相互に同一信号を受けるメモリチップの外部端子を、ボンディングワイヤで順次直列接続する。所謂ステッチ縫いのようなボンディング手法を採用する。コントローラチップから各外部端子に別々にボンディングワイヤで接続する場合に比べてボンディングワイヤを全体として短くでき、この点においても、ボンディングワイヤの密集による不所望な接触や断線の虞を低減することができる。
また、複数個のメモリチップと前記メモリチップを制御するコントローラチップとをカード基板の一面に実装して成るＩＣカードに関し、前記メモリチップを夫々の外部端子を露出するように位置をずらして複数個重ねられた状態で前記カード基板に実装するとき、前記メモリチップのチップ選択信号入力用の外部端子を不揮発性メモリチップの外部端子配列の端に位置させて、夫々別々にボンディングワイヤで前記コントローラチップに接続する。複数個のメモリチップが別々にチップ選択されるべき構成では、チップ選択信号入力用の外部端子はコントローラチップのチップ選択信号出力用外部端子に別々に接続されていなければならず、前記ステッチボンディングのような手法を採用できないが、チップ選択用外部端子はメモリチップの端に配置されているから、その他のボンディングワイヤに邪魔されずに必要な接続を採ることが容易になる。
〔４〕カード基板に実装されるメモリチップ及びコントローラチップ等の配列に関しては、列状の配列を採用してよい。即ち、メモリチップはコントローラチップに接続され、カード基板に形成された接続端子は前記コントローラチップの所定の外部端子に接続され、前記コントローラチップには前記外部端子に接続する第１の過電圧保護素子が集積され、前記カード基板には前記接続端子に接続する第２の過電圧保護素子が実装されている。そして、前記接続端子から離れる距離を、前記第２の過電圧保護素子、コントローラチップ、複数個のメモリチップの順に大きくして、それらを前記カード基板の一辺から対向辺に向けて列状に配置する。この列状配置により、最終的に過電圧を逃がすための第２の過電圧保護素子が過電圧印加端である接続端子に最も近く、データを格納したメモリチップが最も遠くなり、半導体チップの静電破壊防止という観点、そして、データ保護という観点において、高い信頼性を得ることができる。
この場合にも前述と同様に、前記メモリチップを夫々の外部端子が露出するように位置をずらして重ねられた状態で前記カード基板に実装してよい。
カード基板に実装されるメモリチップ及びコントローラチップ等の配列は列状配列に限定されない。前記カード基板の隣接２辺の内の一方の辺に沿って前記複数個の接続端子が配列されているとき、前記隣接２辺の他方の辺に長手方向を沿わせてメモリコントローラを配置し、前記複数個のメモリチップを前記接続端子の配列方向とは略直角な向きに並列させる。カード基板から露出される接続端子は前記コントローラチップの所定の外部端子に接続され、前記コントローラチップには前記外部端子に接続する第１の過電圧保護素子が集積され、前記メモリチップは前記コントローラチップに接続される。接続端子とコントローラチップとをカード基板の隣接２辺に寄せて配置するレイアウト構成によれば、メモリチップの実装密度若しくは実装個数を増やすことが容易になる。前記メモリチップは、夫々の外部端子を露出するように位置をずらした状態で複数枚重ねられた第１グループと、同様に複数枚重ねられた第２グループとに分けられた状態で並列すれば、ＩＣカードの高さも抑えることが容易になる。前記カード基板には前記接続端子に接続する第２の過電圧保護素子を前記接続端子の配列方向に沿って実装してよい。
〔５〕カード基板の両面に導電パターンを形成してＩＣカードを構成する場合に、導電パターンの接続には一般にカード基板を貫通するスルーホールを利用することができる。このとき、前記スルーホールは、前記半導体集積回路チップと共にカード基板の他面を覆うモールド領域から外に配置するとよい。圧力をかけてモールドを行うとき、モールド樹脂がスルーホールを介してカード基板の裏側に漏れる虞を排除することができる。
ＩＣカードから露出される接続端子にスルーホールを形成する場合、当該スルーホールを前記接続端子の摺動面に対して偏倚した位置に形成するとよい。これにより、ＩＣカードを装着スロットから着脱しても、スロットの端子はスルーホールに摺接せず、機械的な力を作用することはないから、接続端子のパターンにスルーホールからクラックが入ったりして損傷する虞を未然に防止することができる。
カード基板の一面に複数個の接続端子が露出され、前記カード基板の他面に半導体集積回路チップが実装され、前記接続端子に前記半導体集積回路チップの所定の外部端子が接続され、前記半導体集積回路チップには前記外部端子に接続する第１の過電圧保護素子が集積され、前記カード基板の他面には前記接続端子に接続する第２の過電圧保護素子が実装されたＩＣカードに関し、前記半導体集積回路チップ及び第２の過電圧保護素子と共にカード基板の他面を金属キャップで覆うとよい。また、この金属キャップは板金の絞り、鍛造法、ダイキャスト法で形成することができる。これにより、樹脂キャプに比べて、ＥＭＩ（Electro Magnetic Interference：電磁波妨害）対策になり、機械的な締め付けによる封止や高温のキャプ封止も可能になる。樹脂キャップにおいても、フェライト等の電磁波吸収材料を混合することもできる。ＥＳＤ対策としてはカーボン等の導電粒子を混合できる。
カード基板近傍で生ずる静電気放電による影響を緩和するためにカード基板に導電性シールドパターンを採用してよい。即ち、カード基板の一面に複数個の接続端子が露出され、前記カード基板の他面に半導体集積回路チップが実装されたＩＣカードであって、前記接続端子は前記半導体集積回路チップの所定の外部端子に接続され、前記半導体集積回路チップには前記外部端子に接続する第１の過電圧保護素子が集積され、前記カード基板の他面には前記接続端子に接続する第２の過電圧保護素子が実装され、前記カード基板の一面には前記接続端子を除く領域に導電性シールドパターンを形成し、前記導電性シールドパターンをグランド電源供給用の前記接続端子に接続し、又はどの接続端子とも非接触にする。前記導電性シールドパターンは静電気を分散させる。
〔６〕ＩＣカード取扱者の無知等による予期せぬ扱いを受けたときの静電破壊の予防という観点から、複数個の接続端子を露出させて半導体集積回路チップを実装してあるＩＣカードの表面に、当該ＩＣカードを指で持つ位置を明示するための表示（例えば着脱時に指で持つ位置に印刷した指の形の表示）を設けておく。また、ＩＣカードの表面に前記接続端子に触れないように促す注意書きを設ける。さらに、ＩＣカードを包装した包装材に、ＩＣカードの前記接続端子に触れないように促す注意書きを設けておく。
〔７〕記憶データのリカバリという観点に着目したＩＣカードは、複数個の接続端子を露出させ、カード基板に複数個のメモリチップと前記メモリチップを制御するコントローラチップとを実装し、前記接続端子は前記コントローラチップの第１群の外部端子に接続され、前記メモリチップは前記コントローラチップの第２群の外部端子に接続され、前記第２群の外部端子に接続するデータ評価用端子を前記カード基板に形成しておく。
上記によれば、コントローラチップが静電破壊等によってメモリコントロール動作不可能にされたとき、外部から前記データ評価用端子を介し前記メモリチップを直接アクセス制御することができる。これにより、コントローラチップが破壊されても、メモリチップにデータが残っていれば、これを容易に回復することができる。
前記コントローラチップの第２群の外部端子に含まれる出力端子を高出力インピーダンス状態に制御する制御端子を前記カード基板に更に設けてよい。破壊されたコントローラチップが不所望な信号出力状態にされた場合にこれを容易に解消することができる。
前記コントローラチップは、前記メモリチップに書込むデータに対して暗号化を行い、前記メモリチップから読み出したデータに対して復号を行う機密保護機能を有する場合がある。この場合には、データの回復は、ＩＣカードのメーカ若しくはその許可を得た者等が、メモリチップから読み出したデータを復号して、データの回復を図ることになる。
〔８〕前記データ評価用端子を備えたＩＣカードに対するデータリカバリの最もシンプルな手法は、前記コントローラチップによるメモリチップの制御を不可能な状態にする第１処理と、前記データ評価用端子からメモリチップを制御してデータを読み出す第２処理と、を含む。コントローラチップが前記機密保護機能を有する場合を想定したときのデータリカバリ方法は、前記コントローラチップの前記第２群の外部端子に含まれる出力端子を高出力インピーダンス状態に制御する第１処理と、前記データ評価用端子からメモリを制御してデータを読み出す第２処理と、前記第２処理で読み出したデータを復号する第３処理と、前記第３処理で復号したデータを別のＩＣカードに書き込む第４処理と、を含む。
これにより、半導体集積回路チップの入力回路が静電破壊しても、メモリのデータが無事な場合には、メモリカードのデータを容易にリカバリすることができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、半導体集積回路チップのコストを上昇させることなくそれに対する静電破壊防止を強化することができるＩＣカードを提供することができる。
ＩＣカードのカードサイズや厚さを大きく変化させることなく、半導体集積回路チップに過電圧保護素子を外付けして静電破壊防止を強化することができる。
取扱者の無知などによる予期せぬ扱いに起因したＩＣカードの静電破壊の予防も期待できる。
半導体集積回路チップの入力回路が静電破壊しても、メモリのデータが無事な場合には、メモリカードのデータを容易にリカバリすることが可能なＩＣカードを提供することができる。
バリスタ等の外付け回路素子による静電破壊防止強化策によってＩＣカードのカード基板上の空き領域が減っても、信号線の不所望なリークによる誤動作の原因になる配線パターンの密集やボンディングワイヤの密集を避けることができる。
比較的小さなサイズに比較的大きな記憶容量を持つＩＣカードの実現が可能に成る。
《バリスタによる静電破壊防止機能の強化》
先ず、バリスタなどの外付け回路素子によって半導体集積回路に対する静電破壊防止機能を強化するための原理的な構成について説明する。
図１には本発明に係るＩＣカードの一例が一つの接続端子に関して示されている。同図に示されるＩＣカードは、カード基板１に半導体集積回路チップ２を有し、代表的に示された接続端子３を露出させている。接続端子３はＩＣカードが着脱されるホスト装置に当該ＩＣカードを電気的に接続するためのインタフェース端子である。
前記接続端子３は前記半導体集積回路チップ２の所定の外部端子４に接続されている。外部端子４は例えば入力端子であり、信号線５を介して例えば入力回路初段のＣＭＯＳインバータに接続されている。ＣＭＯＳインバータは回路のグランド端子Ｖｓｓと電源端子Ｖｃｃとの間に直列配置されたｐチャネル型の電界効果トランジスタ（単位ＭＯＳトランジスタとも記す）Ｑ１及びｎチャネル型のＭＯＳトランジスタＱ２によって構成される。前記半導体集積回路チップ２には前記外部端子４に接続する第１の過電圧保護素子としてダイオード７，８、サイリスタ９及びクランプＭＯＳトランジスタＱ５が集積され、前記カード基板１には前記接続端子３に接続する第２の過電圧保護素子としてバリスタ１１が実装されている。前記ダイオード７，８、サイリスタ９及びクランプＭＯＳトランジスタＱ５は入力保護回路６を構成する。
尚、ＭＯＳトランジスタのソード及びドレインは動作電圧の向きに応じて相対的に決る概念であるが、本明細書では便宜上、動作電源Ｖｓｓ，Ｖｃｃによる通常動作状態で決まる名称を端子の名称として用いる。
前記ダイオード７のアノードは入力信号線４に、カソードは電源端子Ｖｃｃに接続され、他方のダイオード８のカソードは入力信号線４に、アノードはグランド端子Ｖｓｓに接続されている。サイリスタ９はｐｎｐトランジスタＱ３とｎｐｎトランジスタＱ４とによって等価的に構成され、アノードが入力信号線４に、カソードがグランド端子Ｖｓｓに接続される。ＭＯＳトランジスタＱ５はゲート・ソースがグランド端子Ｖｓｓに、ドレインが入力信号線４に接続された、所謂ダイオード接続形態のクランプＭＯＳトランジスタである。
１２，１３は入力保護抵抗である。Ｑ６，Ｑ７はゲート・ソースが接続された所謂ダイオード接続形式のｐチャネル型クランプＭＯＳトランジスタ、ｎチャネル型クランプＭＯＳトランジスタである。前記クランプＭＯＳトランジスタＱ６，Ｑ７は、前記入力保護回路６から過電圧が漏れてきた場合に対処しようとする補助的な機能を有する回路素子であり、単独では第１の過電圧保護素子となり得ないが、他の回路素子と協働で過電圧保護素子となり得るものである。
接続端子３には正常状態においてグランド電圧Ｖｓｓから電源電圧Ｖｃｃの間の電圧振幅を有する信号が入力される。このとき、前記ダイオード７，８、サイリスタ９、クランプＭＯＳトランジスタＱ５，Ｑ６，Ｑ７は全て逆接続状態になっている。
静電放電などによって接続端子３に正極性の過電圧が印加されると、ダイオード７が順方向接続状態になり、また、サイリスタ９のアノードが順方向素子電圧を超えてオン状態にされ、これによって過電圧は電源電圧Ｖｃｃ、グランド電圧Ｖｓｓに流れ込んで、後段への伝達が阻止若しくは緩和される。クランプＭＯＳトランジスタＱ６はその正極性の過電圧が僅かに漏れてきてもオン動作して電源電圧Ｖｃｃに逃がそうとする。
一方、静電放電等で接続端子３に負極性の過電圧が印加されると、今度は、ダイオード８が順方向接続状態になり、また、クランプＭＯＳトランジスタＱ５がオン状態にされ、これによって過電圧はグランド電圧Ｖｓｓに流れ込んで、後段への伝達が阻止若しくは緩和される。クランプＭＯＳトランジスタＱ７はその負極性の過電圧が僅かに漏れてきてもオン動作してグランド電圧Ｖｓｓに逃がそうとする。
前記バリスタ１１は入力保護回路６の上記過電圧素子動作が限界に達する前に過電圧素子動作に入ることができるように設定された回路素子であり、静電破壊防止機能若しくは過電圧保護機能を強化しようとするものである。前記バリスタ１１は、ツェナーダイオードなどをバック・ツー・バックで接続した回路と等価若しくは置き換え可能である。
ここでは、バリスタ１１には半導体セラミックを用いた積層チップバリスタを採用する。このバリスタ１１は、図２の軸断面図に例示されるように、面実装可能な小さなチップ状を呈し、両端に導電性の側面電極２０，２１を有し、一方の側面電極２０には他方の側面電極２１に向けて一対の層間電極２２，２３が設けられ、他方の側面電極２１には前記一対の層間電極２２，２３の間に位置させた別の層間電極２４が前記一方の側面電極２０に向けて設けられ、側面電極２０，２１及び層間電極２２，２３，２４の間は半導体セラミックス２５で満たされている。
図３には前記バリスタ１１の特性が示されている。バリスタ１１は可変抵抗素子であり、図３の電流−電圧（Ｉ−Ｖ）特性を有し、通常の正常使用状態では、５０μＡのような漏れ電流以下で動作し、実使用、即ち、接続端子３からの信号入力に影響を与えない。この状態は、デバイスとして種々提供されているバリスタのデータシートなどに記述されている固有の定格電圧（使用電圧とも称される）Ｖｗｍ以下で使用することによって得られる。半導体集積回路チップに異常な高電圧が入り始めると、比較的低い電圧では半導体集積回路チップ内部の入力保護回路が働き始めるが、過電圧に対して、入力保護回路のダイオードなどの過電圧保護素子の電流許容能力が足りなくなって、電流が飽和する。これによってバリスタ１１の動作電流が流れ始める。そうすると、過電圧が降伏電圧（Ｖｂ）近辺に達すると、電圧は電流によらず殆ど一定になるような低抵抗になり、それ以上の過渡大電圧に対しては、クランプ電圧（Ｖｃ）を理論上の限界とし、高いエネルギー許容値で半導体集積回路チップの静電破壊を防止する。
例えば、エネルギー耐性レベルが０．２Ｊ（ジュール）のバリスタ１１を外付けしたＩＣカードに、内蔵半導体集積回路チップの静電破壊耐性である数百ボルト〜２キロボルトをはるかに超える１０キロボルト（１０ｋＶ）を１０００Ａで１０ナノ秒（１０ｎＳ）印加した場合を想定する。このときのエネルギー量は１０ｋＶ×１０００Ａ×１０ｎＳ＝０．１Ｊであり、このエネルギー量はバリスタ１１の前記エネルギー耐性レベル以下であるから、静電破壊は防止される。
図３においてクランプ電圧Ｖｃは規定パルス電流、例えば１Ａを８．２０秒流すときの端子電圧（側面電極間の電圧）として、降伏電圧Ｖｂは例えば１ｍＡの電流を流すときの端子電圧として、規定することができる。定性的に説明すると、降伏電圧Ｖｂはその範囲で直流を印加してもＩ−Ｖ特性の可逆性を容易に維持できる電圧として定義できる。クランプ電圧Ｖｃはそれを何回か超えると破壊に至る可能性が極めて高く或いは破壊に至るような電圧として定義できる。
上記バリスタ１１の特性は、入力保護回路６の過電圧保護素子の特性を考慮すると、次のように規定することができる。
第１に、バリスタ１１は、入力保護回路６のダイオード７，８、サイリスタ９、クランプＭＯＳトランジスタＱ５、更にはクランプＭＯＳトランジスタＱ６，Ｑ７を上まわる電流許容能力を有する可変抵抗素子として規定することができる。
第２に、前記バリスタ１１に定格電圧よりも大きな電圧を印加することによって規定のパルス電流を流すのに必要な印加電圧、例えば降伏電圧Ｖｂ又はその近傍の電圧は、前記入力保護回路６のダイオード７，８、サイリスタ９、クランプＭＯＳトランジスタＱ５、更にはクランプＭＯＳトランジスタＱ６，Ｑ７にとって、仮に破壊しないなら、前記規定のパルス電流よりも少ない電流しか流すことのできない電圧である。
第３に、前記バリスタ１１は、前記入力保護回路６のダイオード７，８、サイリスタ９、クランプＭＯＳトランジスタＱ５、更にはクランプＭＯＳトランジスタＱ６，Ｑ７よりも大きな破壊電圧を有する可変抵抗素子である。
第４に、前記バリスタ１１は、前記入力保護回路６のダイオード７，８、サイリスタ９、クランプＭＯＳトランジスタＱ５、更にはクランプＭＯＳトランジスタＱ６，Ｑ７よりも大きな浮遊容量を有する可変抵抗素子である。図２の構造より理解されるように、電源端子に用いる場合は、半導体セラミックスは誘電体ではないが比較的大きな容量性分を持つことは明らかである。このような浮遊容量成分は過渡電圧の変化を緩和するように作用するから、大きい方が静電破壊防止に役立つ。信号端子に用いる場合は高速な信号に応答できるよう、許容範囲内での低容量化が必要である。
第５に、前記バリスタ１１の降伏電圧は前記入力保護回路６のダイオード７，８、サイリスタ９、クランプＭＯＳトランジスタＱ５、更にはクランプＭＯＳトランジスタＱ６，Ｑ７の破壊電圧よりも小さい。バリスタ１１は入力保護回路６が破壊する前に降伏して過電圧を逃がすことができる。
第６に、前記バリスタ１１の降伏電圧は前記入力保護回路６のダイオード７，８、サイリスタ９、クランプＭＯＳトランジスタＱ５、更にはクランプＭＯＳトランジスタＱ６，Ｑ７によって保護される回路、例えばＭＯＳトランジスタＱ１，Ｑ２から成るＣＭＯＳインバータ回路の破壊電圧よりも小さい。
上記説明したように、バリスタ１１には、半導体集積回路チップ２に内蔵された入力保が回路６を構成するダイオード７，８などの過電圧保護素子の特性や能力との関係が考慮されているから、バリスタ１１による静電破壊防止効果を実効あるものとすることができる。
前記接続端子３からバリスタ１１に至るまでの信号伝播距離は、前記接続端子３から半導体集積回路チップ２の対応外部端子４に至るまでの信号伝播距離よりも短くされている。これにより、過電圧によってバリスタ１１が機能する前に半導体集積回路チップ２が過電圧による破壊的な影響を直接受けることを阻止できる。
前記バリスタ１１には、半導体セラミックスを主体とした面実装型のバリスタを採用しているから、バリスタ１１の実装面積若しくは占有面積を小さくすることが可能になる。この面実装によりＩＣカードの製造コストを低減できる。
《マルチメディアカードへの適用》
次に、前記バリスタ１１を用いたＩＣカードをマルチメディアカードに適用した具体例を説明する。
図４にはマルチメディアカードの接続端子に対するバリスタの接続態様が例示されている。マルチメディアカードは、その標準化団体による仕様によれば、２４ｍｍ×３２ｍｍ×１．４ｍｍのカード寸法を有する。カード基板１には、接続端子として、チップセレクト信号ＣＳを入力する接続端子３ａ、コマンドＣＭＤを入力する接続端子３ｂ、クロック信号ＣＬＫを入力する接続端子３ｃ、データＤＡＴを入出力する接続端子３ｄ、電源電圧Ｖｃｃが供給される接続端子３ｅ、及びグランド電圧Ｖｓｓが供給される２個の接続端子３ｆ，３ｇを有する。それら接続端子３ａ〜３ｇは、図の３０で示される領域に実装されている図示を省略するコントローラチップや不揮発性メモリチップに接続されている。尚、図４における接続端子３ａ〜３ｇの配置は実際のマルチメディアカードとは相違させて図示してある。
前記カード基板１には前記接続端子３ａ〜３ｅと接続端子３ｅ，３ｇとの間に夫々バリスタ１１ａ〜１１ｅが実装されている。図４においてバリスタは対応端子に１個づつ設けられているが、複数個直列に接続して用いてもよい。
特に電源電圧Ｖｃｃを受ける接続端子３ｅに配置されたバリスタ１１ｅはバイパスコンデンサとしての機能させるものであるから、バイパスコンデンサに置き換えても、或いは図４のように更にバイパスコンデンサ３１を並列させてもよい。
図５には回路素子実装状態を主にして前記マルチメディアカードの構成を平面的に例示してある。図６はその縦断面図である。カード基板１はガラスエポキシ樹脂などで構成され、そのカード基板１の裏面には前記接続端子３ａ〜３ｇが導電パターンで形成されている。カード基板１の表面には、配線パターンや導電パターンを介して前記バリスタ１１ａ〜１１ｅ、コントローラチップ３３、不揮発性メモリチップ３４ａ，３４ｂが実装されている。図において、３６はスルーホール４０を介して対応する接続端子３ａ〜３ｇに接続された導電パターン、３５はバリスタ１１ａ〜１１ｅの一端をグランド電圧Ｖｓｓに接続するための配線パターンである。バリスタ１１ａ〜１１ｅは配線パターン３５と接続端子３ａ〜３ｅとに差し渡して面実装さている。
図において３８，３９はボンディングパターン、３７は対応するボンディングパターン３８と導電パターン３６とを接続する配線パターンである。前記導電パターン３８とコントローラチップ３３の対応する外部端子５０とはボンディングワイヤ４１で接続され、コントローラチップ３３の外部端子５１と対応するボンディングパターン３９とはボンディングワイヤ４２で接続される。ボンディングパターン３９と一方の不揮発性メモリチップ３４ａの対応外部端子５２ａとの接続はボンディングワイヤ４３ａで接続され、ボンディングパターン３９と他方の不揮発性メモリチップ３４ｂの対応外部端子５２ｂとの接続はボンディングワイヤ４３ｂで接続される。半導体集積回路チップは所謂ベアチップであり、それらの前記外部端子５０，５１，５２ａ，５２ｂは、アルミニウム、アルミニウム合金や銅等のボンディングパッドである。
前記不揮発性メモリチップ３４ａ，３４ｂは例えば電気的に書き換え可能なフラッシュメモリチップである。フラッシュメモリチップは、例えばコントロールゲート、フローティングゲート、ソース及びドレインを持つ不揮発性メモリセルトランジスタをマトリクス配置したメモリセルアレイを有し、外部から供給されるコマンドとアドレスにしたがって、データ読み出し、消去、書込み、ベリファイなどの動作を行うようになっている。このフラッシュメモリチップで成る不揮発性メモリチップ３４ａ，３４ｂは、外部端子５２ａ，５２ｂとして、チップ選択を指示するチップイネーブル信号（チップ選択信号とも称する）／ＣＥの入力端子、書込み動作を指示するライトイネーブル信号／ＷＥの入力端子、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７をコマン・データの入出力又はアドレスの入力の何れに用いるかを指示するコマン・データイネーブル信号／ＣＤＥの入力端子、出力動作を指示するアウトプットイネーブル信号／ＯＥの入力端子、データラッチタイミングを指示するクロック信号／ＳＣの入力端子、書込み動作中かを外部に指示するレディー・ビジー信号Ｒ／Ｂの出力端子、リセット信号／ＲＥＳの入力端子を有する。
前記コントローラチップ３３は外部からの指示に従って前記不揮発性メモリチップ３４ａ，３４ｂに対するリード・ライト動作を制御し、更に、データセキュリティー若しくは著作権保護などを考慮して、前記不揮発性メモリチップ３４ａ，３４ｂに書込むデータに対して暗号化を行い、前記不揮発性メモリチップ３４ａ，３４ｂから読み出したデータに対して復号を行う機密保護機能を備えている。
コントローラチップ３３の外部端子５０は、接続端子３ａ〜３ｇの入出力機能に対応され、マルチメディアカードの選択動作を指示するセレクト信号ＣＳの入力端子、マルチメディアカードの動作を指示するコマンドＣＭＤをシリアル入力する入力端子、外部端子５０の信号入出力動作の同期信号と見なされるクロック信号ＣＬＫの入力端子、シリアルでデータＤＡＴを入出力する端子、及び電源電圧Ｖｃｃとグランド電圧Ｖｓｓの入力端子とされる。コントローラチップ３３には、前記外部端子５０の内、入力端子に対応して図１で説明した入力保護回路６及びクランプＭＯＳトランジスタＱ６，Ｑ７も集積されている。
コントローラチップ３３におけるメモリアクセスのための外部端子５１として、不揮発性メモリチップ３４ａに対するチップ選択信号／ＣＥ０の出力端子、不揮発性メモリチップ３４ｂに対するチップ選択信号／ＣＥ１の出力端子を有し、更に前記不揮発性メモリチップ３４ａ，３４ｂの外部端子に対応され且つそれとは入出力方向が逆にされた外部端子を有する。
《ボンディングワイヤ接続》
上述のように、前記接続端子３ａ〜３ｇとコントローラチップ３３の外部端子５０との接続にボンディングワイヤ４１を用い、前記コントローラチップ３３と不揮発性メモリチップ３４ａ，３４ｂとの接続にボンディングワイヤ４３ａ，４３ｂを用いることにより、前記ボンディングワイヤによる接続と同機能の多数の配線パターンをカード基板１に密集させて形成しなくてもよい。コントローラチップ３３や不揮発性メモリチップ３４ａ，３４ｂの上方空間を配線に利用できる。要するに、ボンディングワイヤの空中配線により、基板配線を簡略化することが可能になる。したがって、カード基板１のコスト低減に寄与することができる。
《重ねずらし実装》
図５の構成では２個の不揮発性メモリチップ３４ａ，３４ｂをボンディングワイヤでコントローラチップ３３に並列的に接続している。このとき、前記不揮発性メモリチップ３４ａ，３４ｂを夫々の外部端子５２ａ，５２ｂが露出するように位置をずらして重ねた状態で前記カード基板１に実装してある。これにより、夫々の不揮発性メモリチップ３４ａ、３４ｂを重ねずに配置する場合に比べて、コントローラチップ３３との距離が短くなり、ボンディングワイヤ４３ａ，４３ｂの引き回し長さが短くなる。したがって、ボンディングワイヤの不所望な接触や断線の虞を低減することができる。複数個の不揮発性メモリチップを積層するときのずらし量は、上層チップのボンディング用外部端子の下には一つ下層のチップが存在できる範囲で決めればよい。ボンディング用外部端子の下に下層のチップが存在していないと、ボンディング時の機械的な力によるチップ損傷の虞があるからである。
特にこの時、前記カード基板１の前記一面の表面積は前記不揮発性メモリチップ３４ａ，３４ｂ及びコントローラチップ３３の延べ面積よりも大きくされているという条件を満足している。これは、カード基板の一面だけに配線層を形成するという制約条件にも充分対処できるだけの余裕スペースをカード基板１に確保することができるようにするための考慮である。単にカード基板１の面積を小さくするために不揮発性メモリチップを重ねて実装するのとは考え方が異なっている。
《列状レイアウト》
図５の例ではカード基板１に実装される不揮発性メモリチップ３４ａ，３４ｂ及びコントローラチップ３３等の配列に関しては、列状の配列を採用している。即ち、バリスタ１１ａ〜１１ｅ、コントローラチップ３３、複数個のメモリチップ３４ａ，３４ｂの順に、前記マルチメディアカードの接続端子３ａ〜３ｇから離れる距離を大きくして、それらを前記カード基板１の一辺から対向辺に向けて列状に配置してある。この列状配置により、最終的に過電圧を逃がすための第２のバリスタ１１ａ〜１１ｅが過電圧印加端である接続端子３ａ〜３ｇに最も近く、データを格納した不揮発性メモリチップ３４ａ，３４ｂが最も遠くなり、高速パルスのサージ吸収に効果があるため、前記バリスタ１１ａ〜１１ｅによるコントローラチップ３３の静電破壊防止の強化という点、そして、不揮発性メモリチップ３４ａ，３４ｂの記憶データ保護という点において、高い信頼性を得ることができる。
《接続端子に対するスルーホールの偏倚》
図５に示されるようにスルーホール４０は接続端子３ａ〜３ｇに対して偏倚した位置に設けられている。即ち、図７の（Ａ）に詳細が例示されるように、ＩＣカードから露出される接続端子３ａにスルーホール４０を形成する場合、当該スルーホール４０を前記接続端子３ａの摺動面に対して偏倚した位置に形成する。偏倚させる位置は図７の（Ｂ）であってもよい。これにより、ＩＣカードを装着スロットから着脱しても、スロットの端子４０Ａはスルーホール４０に摺接せず、スルーホール４０には機械的な力が作用されることはないから、接続端子３ａのパターンにスルーホール４０からクラックが入ったりスルーホール孔周辺が摩耗等して損傷する虞を未然に防止することができる。
《モールド領域外にスルーホール形成》
図６において、前記コントローラチップ３３及び不揮発性メモリチップ３４ａ，３４ｂは全体として熱硬化性樹脂５５でモールドされている。バリスタ素子はモールド内に持ち込むことも、モールド外に設けることも可能である。このとき、熱硬化性樹脂５５によるモールド領域にはスルーホール４０を含まないようになっている。したがって、圧力をかけてモールドを行うとき、モールド樹脂５５がスルーホール４０を介してカード基板１の裏側に漏れて、モールド不良を生ずるような虞を排除することができる。
《金属キャップ》
図６において、モールド外にバリスタを設けた場合のバリスタ１１ａ〜１１ｅ、コントローラチップ３３及び不揮発性メモリチップ３４ａ，３４ｂが実装されているカード基板１の表面は金属キャップ５６で覆われている。これにより、樹脂キャプに比べて、ＥＭＩ（Electro Magnetic Interference：電磁波妨害）対策になり、機械的な締め付けによる封止や高温のキャプ封止も可能になる。
図２５には前記金属キャップ５６の構造が数種類示されている。（Ａ）は１個ずつ分離して鍛造で製造された場合を示し、ラベル貼付け用の僅かな段差部も形成されている。（Ｂ）は鍛造後に打ち抜きで１個ずつ分離して製造した場合を示す。（Ｃ）は板金絞り込みで製造した場合を示す。（Ｄ）は（Ｃ）の板金絞り込みにて製造された金属キャップを裏から見た斜視図である。コーナー部は絞り込み加工時にしわがよるので、予め切欠きが形成されている。
《ステッチボンディング》
図８には不揮発性メモリチップの接続にステッチボンディングを適用したマルチメディアカードが部分的に示される。図９はステッチボンディング部分の縦断面図である。図５と同様に、前記不揮発性メモリチップ３４ａ，３４ｂが夫々の外部端子５２ａ，５２ｂを露出するように位置をずらして複数個重ねられた状態で前記カード基板１に実装されており、このとき、前記コントローラチップ３３から相互に同一信号を受ける不揮発性メモリチップの外部端子５２ａ，５２ｂを、ボンディングワイヤ５７で順次直列接続してある。所謂ステッチ縫いのようなボンディング手法、即ちステッチボンディングが採用されている。図５のように、コントローラチップ３３から各外部端子５２ａ，５２ｂに別々にボンディングワイヤ４３ａ，４３ｂで接続する場合に比べて、ボンディングワイヤを全体として短くすることができ、かつ、ボンディングパターン領域でのボンディングワイヤ数を低減でき、この点においても、ボンディングワイヤの密集による不所望な接触や断線の虞を低減することができる。尚、不揮発性メモリチップ３４ａ，３４ｂに対するチップ選択は別々に行わなければならないから、チップ選択信号／ＣＥ０，／ＣＥ１を伝達するためのボンディングワイヤ４３ａ，４３ｂにはステッチボンディングを採用できず、図５と同じボンディング形式のままにされている。
ステッチボンディングを行う場合、使用するワイヤボンダのボンディング形式によって、ボンディングパッド５２ａに対するボンディング方法が異なる。図１０の（Ａ）はネールヘッドボンディングを利用する場合であり、この時、ワイヤボンダの構造上、ボンディングワイヤ終端は三日月状に引き千切られるから、次のボンディング基点は終点とは別の位置に設定されなければならない。したがって、必然的に複数本に分断されたボンディングワイヤ５７，５７によってステッチボンディングが完了される。これに対して、図１０の（Ｂ）はウェッジボンディングを利用する場合であり、これをサポートするワイヤボンダを用いるとボンディングワイヤを途中で切らずに次々に別の位置でボンディングを行うことができる。したがって、この方式によれば１本のボンディングワイヤ５７でステッチボンディングを行うことができる。
図１１には不揮発性メモリチップの４枚スタック構造のマルチメディアカードの構成を平面的に例示してある。図１２はその縦断面図である。４枚スタックの場合も不揮発性メモリチップ３４ａ〜３４ｄを外部端子５２ａ〜５２ｄを露出するように位置をずらして重ねられた状態で前記カード基板１に実装されている。このとき、前記コントローラチップ３３から相互に同一信号を受ける不揮発性メモリチップ３４ａ〜３４ｄの外部端子５２ａ〜５２ｄは、前記ステッチボンディングと同様に、ボンディングワイヤ６０で順次直列接続してある。尚、不揮発性メモリチップ３４ａ〜３４ｄに対するチップ選択は別々に行わなければならないから、チップ選択信号／ＣＥ０〜／ＣＥ３を伝達するためのボンディングワイヤ４３ａ〜４３ｄにはステッチボンディングを採用せず、図５と同じボンディング形式のままにされている。ただし、チップ選択信号をＩＤコマンド化すればステッチボンディング化することも可能である。
《シールドパターン》
図１１の構成では、カード基板１の近傍で生ずる静電気放電による影響を一層緩和するためにカード基板１に図１２で示す導電性シールドパターン６１を採用してある。即ち、カード基板１における接続端子３ａ〜３ｇの露出面に、幅広の導電性シールドパターン６１が形成されている。この導電性シールドパターン６１は、特に制限されないが、グランド電源Ｖｓｓ供給用の前記接続端子３ｆ、３ｇに接続され、或いは比較的表面積が大きいからそのままフローティングにしてもよい。この導電性シールドパターン６１は静電気を分散させることができる。
《チップ端にＣＳ入力端子》
図１１に示されるように、複数個の不揮発性メモリチップ３４ａ〜３４ｄをずらしてスタックした構造において、前記不揮発性メモリチップ３４ａ〜３４ｄの外部端子５２ａ〜５２ｄのうちチップ選択信号／ＣＥ０〜／ＣＥ３の入力端子を不揮発性メモリチップ３４ａ〜３４ｄの夫々の外部端子配列の端に位置させて、夫々別々にボンディングワイヤ４３ａ〜４３ｄで前記コントローラチップ３３の外部端子５１に接続している。図８のスタック構造も全く同じである。図８及び図１１に示されるように、複数個の不揮発性メモリチップが別々にチップ選択されるべき構成では、不揮発性メモリチップの外部端子のうちチップ選択信号入力用の外部端子はコントローラチップ３３のチップ選択信号出力用外部端子５１に別々に接続されなければならず、この部分に前記ステッチボンディングのような手法を採用することができなくても、前述のようにチップ選択信号入力用の外部端子は不揮発性メモリチップの端に配置されているから、その他のボンディングワイヤに邪魔されずに必要な接続を採ることが容易である。不揮発性メモリチップのスタック数が多いほど、その効果は顕著になる。尚、図５のように、不揮発性メモリチップのスタック数が２枚のとき、精度の高いワイヤボンダを利用すれば１個のボンディングパターンから並列して２本のボンディングワイヤを引き出すことが容易である場合に、ステッチボンディングを採用していないときにも、チップ端にチップ選択信号入力用外部端子を配置する構成を採用しても何ら不都合はない。
《スタックした不揮発性メモリチップの複数グループ化実装》
図１３にはマルチメディアカードの更に別の例を示す。図１４はその部分的な縦断面図である。図１３に示されるマルチメディアカードは、不揮発性メモリチップを２枚づつスタックしたものをカード基板１に２組実装し、一面だけに前記接続端子と共に配線パターン及びボンディングパターンを形成した単相配線のカード基板１を利用するように構成したものである。この構造は、基板に半導体ベアチップを実装する所謂ＣＯＢ（Chip On Board）構造が適用されている。
図１３において、接続端子３ａ〜３ｇ、配線パターン３５，３７、ボンディングパターン３８、ボンディングパターン３９Ａ，３９Ｃ及び配線パターン３９Ｂはカード基板１の搭載側に全て形成されている。前記接続端子３ａ〜３ｇと配線パターン３５はカード基板１に形成した開口から表面に露出して、バリスタ１１ａ〜１１ｅを接続可能になっている。同様に、前記ボンディングパターン３８，３９Ａ，３９Ｃも、カード基板１に形成した開口から表面に露出して、コントローラチップ３３の外部端子５０，５１、不揮発性メモリチップ３４ａ〜３４ｄの外部端子５２ａ〜５２ｄにボンディング可能にされている。図１３では、ボンディングパターン３９Ａと不揮発性メモリチップ３４ａ，３４ｂの外部端子５２ａ，５２ｂとのボンディング、そして、ボンディングパターン３９Ｃと不揮発性メモリチップ３４ｃ，３４ｄの外部端子５２ｃ，５２ｄとのボンディングにステッチボンディングを採用していないが、チップ選択信号を除いて図８と同様のステッチボンディングを採用してもよい。
図１３のように不揮発性メモリチップを２枚づつスタックしたものをカード基板１に２組実装すると、図１１のような４枚スタック構造に比べて厚さ寸法を小さくできる。したがって、不揮発性メモリチップを４枚づつスタックしたものをカード基板１に２組実装すれば、図１１のような４枚スタック構造と同じ厚さで２倍の記憶容量を得ることができる。
更に、複数個の接続端子３ａ〜３ｇがカード基板１の一辺に沿って配列されているとき、その隣の辺に長手方向を沿わせてカードコントローラ３３を配置し、前記接続端子３ａ〜３ｇの配列方向とは略直角な向きに前記不揮発性メモリチップを並列させれば、カード基板１の板面に対して効率的に不揮発性メモリチップの実装が可能になる。
前記分割スタック構造、そして、カード基板１の２辺に寄せて接続端子３ａ〜３ｇとコントローラチップ３３とを配置する構造の夫々により、規定サイズのカード基板に不揮発性メモリチップを実装する密度を上げ、若しくは実装個数を増やすことが容易になる。
図１５には前記分割スタック構造とカード基板の隣接２辺に寄せて接続端子とコントローラチップとを配置する構造とを適用した別のマルチメディアカードの例が示される。同図の例は、カード基板１の両面に前記接続端子と共に配線パターン及びボンディングパターンを形成した点と、スタックした不揮発性メモリチップの向きが揃えられている点で図１３と相違される。
図１５において、接続端子３ａ〜３ｇ、配線パターン３９Ｂはカード基板の裏面に形成され、配線パターン３５，３７、ボンディングパターン３８、ボンディングパターン３９Ａ，３９Ｃはカード基板１の表面に形成されている。前記配線パターン３９Ｂとボンディングパターン３９Ａ，３９Ｃとの接続にはスルーホール４０Ａが用いられている。図１５も図１３と同様にステッチボンディングを採用していないが、チップ選択信号を除いて図８と同様のステッチボンディングを採用してもよい。
図１５のマルチメディアカードも図１３と同様に、前記分割スタック構造、そして、カード基板１の２辺に寄せて接続端子３ａ〜３ｇとコントローラチップ３３とを配置する構造の夫々により、規定サイズのカード基板に不揮発性メモリチップを実装する密度を上げ、若しくは実装個数を増やすことが容易である。
このときモールド内部のスルーホールは孔部を導電ペースト、ソルダーレジスト等で埋め込み、モールド樹脂のもれを対策する構造を採用してもよい。
《メモリチップ、コントローラチップのスタック構造》
図１６及び図１７にはメモリチップの上にコントローラチップを載せて両者をスタックした例が示される。図１６ではコントローラチップ３３の外部端子５１は不揮発性メモリチップ３４の外部端子５２とはボンディングワイヤ７０で直接チップ間ボンディングで接続されているが、不揮発性メモリチップ３４への動作電源Ｖｓｓ，Ｖｃｃの給電抵抗を小さくするため、カード基板１の裏面に電源配線パターン７１Ａ，７２Ａを形成し、スルーホール７１Ｄ，７２Ｄで接続されたボンディングパターン７１Ｂ，７２Ｂと不揮発性メモリチップ３４とをボンディングワイヤ７１Ｃ，７２Ｃで接続している。ただし不揮発性メモリチップ３４への給電抵抗が充分低い場合は端子５１と端子５２でＶｃｃ、Ｖｓｓを給電してもよい。バリスタ１１ａ〜１１ｅの実装構造などは前述と同様であり、図１５と同一機能を有する回路要素には同一参照符号を付してその詳細な説明を省略する。
図１７はＬＯＣ（Lead On Chip）を利用してメモリチップとコントローラチップをスタックする構造が例示される。７３ａ〜７３ｇで示されるものは、ＬＯＣ用のリードフレームのリードの一部を夫々示している。電源Ｖｃｃ，Ｖｓｓ用のリード７３ｅ，７３ｆは、例えば夫々鉤型に延在されてパスバー７４Ａ，７４Ｂを形成している。不揮発性メモリチップ３４はそのパスバー７４Ａ，７４Ｂに固定され、コントローラチップ３３は不揮発性メモリチップ３４に固定されている。コントローラチップ３３の外部端子５０はボンディングワイヤ４でリード７３ａ〜７３ｇに接続されている。また、コントローラチップ３３の外部端子５１は不揮発性メモリチップ３４の外部端子５２とボンディングワイヤ７０により直接チップ間ボンディングで接続されているが、不揮発性メモリチップ３４への動作電源Ｖｓｓ，Ｖｃｃの給電は、給電抵抗を小さくするために、前記パスバー７４Ａ，７４Ｂと不揮発性メモリチップ３４とをボンディングワイヤ７５，７５で接続している。バリスタ１１ａ〜１１ｅは、対応するリードの間にＡｇペースト等の導電ペーストにより面実装されている。
図１８にはＣＯＢ構造を適用したＩＣカードの別の例を示す。図１９はそのＩＣカードの縦断面図、図２０は図１８のＩＣカードのカード基板底面に形成されている導電パターンの説明図である。カード基板８４の底面には導電パターン８０ａ〜８０ｇが形成され、夫々に対応して、カード基板８４には開口８１ａ〜８１ｇが形成されている。前記導電パターン８０ａ〜８０ｆはＩＣカードから露出される接続端子を構成する。半導体集積回路チップ８３は前記開口８１ｇを介して導電パターン８０ｆに接続され、基板電位としてグランド電圧Ｖｓｓが供給される。半導体集積回路チップ８３の外部端子を構成するボンディングパッド８５ａ〜８５ｆは開口８１ａ〜８１ｆを介して接続電極８０ａ〜８０ｆにボンディングワイヤ８６で接続される。そして、前述と同様に半導体集積回路チップ８３に対する静電破壊の防止を強化するために半導体セラミックを主体とするバリスタ８２ａ〜８２ｅが開口８１ａ〜８１ｇを介して接続電極８０ａ〜８０と導電パターン８０ｇとの間にＡｇペースト等の導電性ペーストで面実装されている。
《注意書き》
図２１には静電破壊防止用の注意書きを有するＩＣカード等が例示されている。複数個の接続端子を露出させ半導体集積回路チップを実装した前記マルチメディアカードなどのＩＣカードの表面には、図２１の（Ａ）に示されるように、前記接続端子３ａ〜３ｇに触れないように促す注意書き９０、例えば「接続端子に触るな」の注意書きが設けられている。また、本領域に製造管理コードを記入してもよい。また、図２１の（Ｂ）に例示されるように、ＩＣカードを指で持つ位置を明示するための表示、例えば着脱時に指で持つ位置に印刷した指の形の注意表示９１を設けておく。さらに、図２１（Ｂ）に例示されるように、ＩＣカードを包装したラミネートフィルム、紙箱、プラスティックケースなどの包装材９２に、ＩＣカードの前記接続端子３ａ〜３ｇに触れないように促す注意書き９３を設けてもよい。
上記注意書き９０，９３や表示９１は、ＩＣカード取扱者の無知等による予期せぬ扱によってＩＣカードが静電破壊するのを予防するのに役立つ。
《ＩＣカードの組み立て方法》
図２２には図４及び図５などに示されるＩＣカードの組み立て方法が示される。先ず、ＰＣＢ基板又はテープ基板などのカード基板の所定導電パターンにバリスタを実装する（Ｓ１）。実装には半田ペースト又は銀ペーストなどを利用する。その後ペーストの硬化（ベーク）を行い（Ｓ２）、必要個数の半導体集積回路チップをカード基板上の導電パターンにダイ接着（ダイボンディング）する（Ｓ３）。そして、プラズマクリーニングでカード基板の表面をクリーニングする（Ｓ４）。その後、ダイボンディングした半導体集積回路チップのボンディングパッドと導電パターンとを金のボンディングワイヤを用いて熱超音波でボンディングする（Ｓ５）。そして、半導体集積回路チップとボンディングワイヤに対してレジンポッティング封止を行い（Ｓ６）、レジンベークによってレジンを硬化させ（Ｓ７）、最後に、その上から金属キャップをカード基板に接着固定し、或いは、プラスティックインサートモールドで固定する。
上記のように、バリスタをカード基板に先に実装し、その後で、前記半導体集積回路チップのダイボンディングやワイヤボンディングを行うから、ＩＣカードの組み立て時にバリスタによる保護を受けられ、ＩＣカードの歩留まりを向上させることができる。ただし、温度条件等の製造上の都合によりバリスタを後に実装してもよい。
《データリカバリ端子》
図２３にはデータリカバリの観点に着目したＩＣカードが例示される。基本的な構成は図５と同じであり、相違点は、複数個のデータリカバリ端子を有することである。図２３ではデータリカバリ端子の接続状態を強調するためにコントローラチップ３３と不揮発性メモリチップ３４ａ，３４ｂとの接続状態については図示を簡略化している。図２３において図５と同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。
コントローラチップ３３は、図５には図示を省略しているが外部端子５１の一つとして内部でプルアップしたテスト信号／ＴＥＳＴの入力端子（単にテスト端子／ＴＥＳＴとも記す）を有する。このテスト端子／ＴＥＳＴは、ローレベルが入力されているとき、不揮発性メモリチップ３４ａ，３４ｂとのインタフェース端子、特に出力端子及び入出力端子を高出力インピーダンス状態、又は入出力動作不可能な状態に制御する。
カード基板１には前記コントローラチップ３３のメモリインタフェース側の全ての外部端子５１に配線９１で一対一対応に接続されたデータリカバリ端子９２が形成されている。また、前記コントローラチップ３３のカードインタフェース側の外部端子５０のうちグランド電源Ｖｓｓ用の外部端子に配線９５で接続されたデータリカバリ用グランド端子９６と、同様に、前記コントローラチップ３３のカードインタフェース側の外部端子５０のうち電源Ｖｃｃ用の外部端子に配線９３で接続されたデータリカバリ用電源端子９４が設けられている。図２３において、９０で示されるものは静電破壊防止のためにカード基板１に追加されたガードリングである。このガードリング９０はカード基板１を周回し、回路のグランド電源端子に接続されている。
データ評価用端子９２，９４，９６が前記カード基板１に形成されているから、コントローラチップ３３が静電破壊等によってメモリコントロール動作不可能にされたとき、外部から前記データ評価用端子９２，９４，９６を介し前記不揮発性メモリチップ３４ａ，３４ｂを直接アクセス制御することができる。これにより、コントローラチップ３３が破壊されても、不揮発性メモリチップ３４ａ，３４ｂにデータが残っていれば、これを容易に回復することができる。
前記コントローラチップ３３は、前記不揮発性メモリに書込むデータに対して暗号化を行い、前記不揮発性メモリから読み出したデータに対して復号を行う機密保護機能を有する場合、データの回復は、ＩＣカードのメーカ若しくはその許可を得た者等が、不揮発性メモリチップから読み出したデータを復号して、データの回復を図ることになる。
《データリカバリ方法》
図２４には前記データ評価用端子を備えたＩＣカードに対するデータリカバリの処理手順が例示されている。
前記入力保護回路やバリスタによって静電破壊を免れなかった等によりコントローラが動作不良になったマルチメディアカード（ＭＭＣ）等をデータリカバリの対象にする（Ｓ１０）。その他、物理的に接続端子が破壊したＭＭＣデータリカバリ対象にすることは可能である。先ず、対象ＭＭＣからキャップ５６を外し（Ｓ１１）、データ評価用端子９２，９４，９６にテスタなどのプローブを当てる（Ｓ１２）。そしてテスト信号／ＴＥＳＴの入力端子をローレベルに固定して、コントローラチップ３３のメモリインタフェース用端子を高インピーダンス状態（入出力動作不可能な状態）に制御する（Ｓ１３）。これによって、ＭＭＣ内蔵の不揮発性メモリチップはコントローラチップの制御から解放され、データ評価用端子９２，９４，９６から直接アクセス可能にされ、この状態で、不揮発性メモリチップからデータを読み出す（Ｓ１４）。ここでは、前記コントローラチップ３３は、前記不揮発性メモリチップに書込むデータに対して暗号化を行い、前記不揮発性メモリから読み出したデータに対して復号を行う機密保護機能を有するから、コントローラチップ３３を経由せずに読み出されたデータに対しては暗号解読が行われる。このようにした暗号解読されたデータは新しいＭＭＣに通常通り接続端子３ａ〜３ｇを介して書込まれる（Ｓ１５）。これによってデータリカバリされた新しいＭＭＣがユーザに提供される（Ｓ１６）。このとき、コントローラチップの暗号仕様は、カードの製造トレースコード又は不揮発メモリに書き込んだ製造コードにより確定することができる。
これにより、コントローラチップ３３の入力回路が静電破壊しても、不揮発性メモリチップ３４ａ，３４ｂのデータが無事な場合には、メモリカードのデータを容易にリカバリすることが可能になる。
《フラッシュメモリチップ》
ここで、前記フラッシュメモリチップについて説明しておく。図２６にはフラッシュメモリチップの一例が示される。同図において、１０３で示されるものはメモリアレイであり、メモリマット、データラッチ回路及びセンスラッチ回路を有する。メモリマット１０３は電気的に消去及び書き込み可能な不揮発性のメモリセルトランジスタを多数有する。メモリセルトランジスタは、例えば図２７に例示されるように、半導体基板若しくはメモリウェルＳＵＢに形成されたソースＳ及びドレインＤと、チャンネル領域にトンネル酸化膜を介して形成されたフローティングゲートＦＧ、そしてフローティングゲートに層間絶縁膜を介して重ねられたコントロールゲートＣＧを有して構成される。コントロールゲートＣＧはワード線１０６に、ドレインＤはビット線１０５に、ソースＳは図示を省略するソース線に接続される。
外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレクサ１０７を介してＸアドレスバッファ１０８に供給される。Ｘアドレスデコーダ１０９はＸアドレスバッファ１０８から出力される内部相補アドレス信号をデコードしてワード線を駆動する。
前記ビット線１０５の一端側には、図示を省略するセンスラッチ回路が設けられ、他端には同じく図示を省略するデータラッチ回路が設けられている。ビット線１０５はＹアドレスデコーダ１１１から出力される選択信号に基づいてＹゲートアレイ回路１１３で選択される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＹアドレス信号はＹアドレスカウンタ１１２にプリセットされ、プリセット値を起点に順次インクリメントされたアドレス信号が前記Ｙアドレスデコーダ１１１に与えられる。
Ｙゲートアレイ回路１１３で選択されたビット線は、データ出力動作時には出力バッファ１１５の入力端子に導通され、データ入力動作時にはデータ制御回路１１６を介して入力バッファ１１７の出力端子に導通される。出力バッファ１１５、入力バッファ１１７と前記入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マルチプレクサ１０７で制御される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるコマンドはマルチプレクサ１０７及び入力バッファ１１７を介してモード制御回路１１８に与えられる。前記データ制御回路１１６は、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるデータの他に、モード制御回路１１８の制御に従った論理値のデータをメモリアレイ１０３に供給可能にする。
制御信号バッファ回路１１９には、アクセス制御信号として前記チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、データラッチタイミングを指示する信号／ＳＣ、リセット信号／ＲＥＳ及びコマンド・データイネーブル信号／ＣＤＥが供給される。モード制御回路１１８は、それら信号の状態に応じて外部との信号インタフェース機能などを制御し、また、コマンドコードに従って内部動作を制御する。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に対するコマンド又はデータ入力の場合、前記信号／ＣＤＥがアサートされ、コマンドであれば更に信号／ＷＥがアサート、データであれば信号／ＷＥがネゲートされる。アドレス入力であれば、前記信号／ＣＤＥがネゲートされ、信号／ＷＥがアサートされる。これにより、モード制御回路１１８は、外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７からマルチプレクス入力されるコマンド、データ及びアドレスを区別できる。モード制御回路１１８は、消去や書込み動作中にレディー・ビジー信号Ｒ／Ｂをアサートしてその状態を外部に知らせることができる。
内部電源回路１２０は、書込み、消去、ベリファイ、読み出しなどのための各種動作電源１２１を生成して、前記Ｘアドレスデコーダ１０９やメモリセルアレイ１０３に供給する。
前記モード制御回路１１８は、コマンドに従ってフラッシュメモリを全体的に制御する。フラッシュメモリの動作は、基本的にコマンドによって決定される。フラッシュメモリに割り当てられているコマンドは、読み出し、消去、書込み、等のコマンドとされる。
フラッシュメモリはその内部状態を示すためにステータスレジスタ１２２を有し、その内容は、信号／ＯＥをアサートすることによって入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から読み出すことができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、本発明はマルチメディアカード以外のメモリカード、例えばコンパクトフラッシュメモリ等にも適用することができる。また、メモリチップをずらしてスタックする構造、ＩＣカードの接続端子に対してスルーホールを偏倚させる構造、モールド領域外にスルーホールを形成する構造、スタックされた半導体集積回路チップに対するステッチボンディング、チップの端のＣＳ入力端子を配置する構造、スタックした不揮発性メモリを複数グループに分けて実装するＩＣカード、注意書き、そしてデータリカバリ端子を有するＩＣカードは、必ずしもバリスタを有する構成に適用することに限定されない。本発明のＩＣカードに実装されるメモリは不揮発性メモリに限定されるものではなく、揮発性メモリ（ＳＲＡＭ、ＤＲＡＭ等）であってもよい。また、不揮発性メモリと揮発性メモリとの双方が搭載されるＩＣカードであってもよい。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリカードに適用した場合について説明したが、本発明はそれに限定されず、通帳、クレジットカード、ＩＤカード等のＩＣカードの用途にも適用することができる。
本発明に係るＩＣカードの一例を一つの接続端子に関して図示した回路図である。 バリスタの断面構造の一例を示す軸断面図である。 バリスタの特性を示すＩ−Ｖ線図である。 マルチメディアカードの接続端子に対するバリスタの接続態様を例示する説明図である。 回路素子実装状態を主にしてマルチメディアカードの構成を平面的に例示した説明図である。 図５のマルチメディアカードの縦断面図である。 マルチメディアカードの接続端子に対してスルーホールを偏倚させた情態を示す説明図である。 不揮発性メモリチップの接続にステッチボンディングを適用したマルチメディアカードを部分的に示す平面図である。 ステッチボンディング部分の縦断面図である。 ネールヘッドボンディングを利用する場合とウェッジボンディングを利用する場合のワイヤボンディング情態を示す説明図である。 不揮発性メモリチップの４枚スタック構造のマルチメディアカードの構成を平面的に例示した説明図である。 図１１のマルチメディアカードの断面構造を例示する縦断面図である。 メモリチップの分割スタック構造とカード基板の隣接２辺に寄せて接続端子とコントローラチップとを配置する構造とを適用したマルチメディアカードを例示する平面図である。 図１３のマルチメディアカードの部分縦断面図である。 メモリチップの分割スタック構造とカード基板の隣接２辺に寄せて接続端子とコントローラチップとを配置する構造とを適用した別のマルチメディアカードを例示する平面図である。 メモリチップの上にコントローラチップを載せて両者をスタックしたメモリカードを例示する平面図である。 ＬＯＣを利用してメモリチップとコントローラチップをスタックしたメモリカードを例示する平面図である。 ＣＯＢ構造を適用したＩＣカードの別の例を示す平面図である。 図１８のＩＣカードの縦断面図である。 図１８のＩＣカードのカード基板底面に形成されている導電パターンの説明図である。 静電破壊防止用の注意書や注意表示を有するＩＣカードを例示する説明図である。 バリスタを実装したＩＣカードの組み立て方法を例示するフローチャートである。 データリカバリの観点に着目したＩＣカードの平面図である。 データ評価用端子を備えたＩＣカードに対するデータリカバリ処理の手順を例示するフローチャートである。 金属キャップの構造を数種類例示する説明図である。 フラッシュメモリチップの構成を例示するブロック図である。 フラッシュメモリチップ用の不揮発性メモリセルトランジスタの構造を概略的に示す断面図である。
符号の説明
１ カード基板
２ 半導体集積回路チップ
３ 接続端子
３ａ〜３ｇ 接続端子
４ 外部端子
６ 入力保護回路
７、８ ダイオード
９ サイリスタ
Ｑ５，Ｑ６，Ｑ７ クランプＭＯＳトランジスタ
Ｖｓｓ グランド端子
Ｖｃｃ 電源端子
１１ バリスタ
１１ａ〜１１ｅ バリスタ
３３ コントローラチップ
３４ａ，３４ｂ，３４ｃ，３４ｄ 不揮発性メモリチップ
３８、３９ ボンディングパターン
３９Ａ ボンディングパターン
３９Ｂ 配線パターン
３９Ｃ ボンディングパターン
４０ スルーホール
４１，４２ ボンディングワイヤ
４３ａ，４３ｂ，４３ｃ，４３ｄ ボンディングワイヤ
５０，５１，５２ａ，５２ｂ 外部端子（ビンディングパッド）
５５ 熱硬化性樹脂
５６ 金属キャップ
５７ ボンディングワイヤ
６０ ボンディングワイヤ
６１ 導電性シールドパターン
９０ 注意書き
９１ 注意表示
９２ 包装材
９２，９４，９６ データリカバリ端子

Claims (8)

  1. カード基板の第１面に第１の半導体集積回路チップと第２の半導体集積回路チップを有し、
    前記第１面に対向するカード基板の第２面に複数の端子電極を有し、
    前記複数の端子電極は、第１電位電源を供給されるために用いられる端子と、第２電位電源を供給されるために用いられる端子と、データ入出力に用いられる端子と、クロック入力に用いられる端子と、コマンド入力に用いられる端子とを含み、
    前記第１の半導体集積回路チップは前記複数の端子電極のそれぞれに接続され、前記コマンド入力に用いられる端子から入力されるコマンドに応じて前記第２の半導体集積回路チップへのアクセス制御を行い、
    前記第２の半導体集積回路チップは不揮発性メモリチップであり、前記第１電位電源を供給されるために用いられる端子と第２電位電源を供給されるために用いられる端子とに接続され、前記第１の半導体集積回路チップと接続される端子を有し、前記データ入出力に用いられる端子とクロック入力に用いられる端子とコマンド入力に用いられる端子とには接続されず、
    前記第１の半導体集積回路チップは前記データ入出力に用いられる端子を介して入力されたデータを暗号化して前記第２の半導体集積回路チップへ記憶させる制御が可能であり、また前記第２の半導体集積回路チップに暗号化して記憶されているデータを読み出し復号化して前記データ入出力に用いられる端子を介して出力する制御が可能である不揮発性記憶装置。
  2. 前記第２の半導体集積回路チップは複数の不揮発性メモリチップであり、
    前記複数の不揮発性メモリチップは相互に一部を重ねて積層される請求項１に記載の不揮発性記憶装置。
  3. 前記第１電位電源を供給される端子と前記第２電位電源を供給される端子との間には、容量性素子が接続される請求項１又は２に記載の不揮発性記憶装置。
  4. 前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとは樹脂によりモールドされ、前記カード基板の第１面の前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとはキャップによりカバーされ、前記カード基板の第２面に形成される前記複数の端子電極は前記キャップから露出するように形成される請求項１乃至３の何れか１項に記載の不揮発性記憶装置。
  5. 前記第１の半導体集積回路チップに接続される前記第２の半導体集積回路チップの端子には前記複数の端子電極とは別の端子電極が接続され、
    前記別の端子電極は前記キャップによりカバーされるように形成される請求項４に記載の不揮発性記憶装置。
  6. 前記第２の半導体集積回路チップに格納された暗号化されているデータを、前記別の端子電極を介して読み出し制御可能とされる請求項５に記載の不揮発性記憶装置。
  7. 前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとは積層して構成され、
    前記第１の半導体集積回路チップとカード基板とを接続するためのボンディングワイヤの接続方向と、前記第２の半導体集積回路チップとカード基板とを接続するためのボンディングワイヤの接続方向とは異なる方向とされる請求項１に記の不揮発性記憶装置。
  8. 前記複数の端子電極は矩形形状を為し、
    前記カード基板の第１辺と前記複数の端子電極の第１短辺とを近接するように配置され、
    前記カード基板の第１面の前記第１辺側に前記第１の半導体集積回路チップが配置され、
    前記カード基板の第１面の前記第１辺に対向する第２辺側に前記第２の半導体集積回路チップが配置される請求項１に記載の不揮発性記憶装置。
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