KR20150120617A - 반도체 칩 적층 패키지 - Google Patents

반도체 칩 적층 패키지 Download PDF

Info

Publication number
KR20150120617A
KR20150120617A KR1020140046368A KR20140046368A KR20150120617A KR 20150120617 A KR20150120617 A KR 20150120617A KR 1020140046368 A KR1020140046368 A KR 1020140046368A KR 20140046368 A KR20140046368 A KR 20140046368A KR 20150120617 A KR20150120617 A KR 20150120617A
Authority
KR
South Korea
Prior art keywords
circuit
signal
bonding
pad
gate
Prior art date
Application number
KR1020140046368A
Other languages
English (en)
Other versions
KR102026979B1 (ko
Inventor
이기용
김종현
김상환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140046368A priority Critical patent/KR102026979B1/ko
Priority to TW103134857A priority patent/TWI628745B/zh
Priority to US14/526,802 priority patent/US9208827B2/en
Priority to CN201510033761.1A priority patent/CN105006451B/zh
Publication of KR20150120617A publication Critical patent/KR20150120617A/ko
Application granted granted Critical
Publication of KR102026979B1 publication Critical patent/KR102026979B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H01L2224/09179—Corner adaptations, i.e. disposition of the bonding areas at the corners of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48148—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the wire connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49177—Combinations of different arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1207—Resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 칩 및 이를 갖는 스택 패키지가 개시되어 있다. 개시된 스택 패키지는, 복수개의 접속 패드들이 형성된 기판; 상기 기판상에 스택되며 패키지 레벨에서 사용되는 적어도 하나의 제1 회로부 및 패키지 레벨에서 사용되지 않는 적어도 하나의 제2 회로부를 포함하는 회로부들, 상기 회로부들에 각각 대응되며 대응하는 회로부들과 전기적으로 연결된 본딩 패드들, 상기 제2 회로부와 이에 대응되는 본딩 패드 사이에 연결되며 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 이에 대응되는 본딩 패드간을 전기적으로 분리하는 블록킹 회로를 각각 포함하는 반도체 칩들;및 상기 제1 회로부에 대응되는 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 본딩 와이어를 포함할 수 있다.

Description

반도체 칩 및 이를 갖는 스택 패키지{SEMICONDUCTOR CHIP AND STACKED PACKAGE HAVING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 반도체 칩 및 이를 갖는 스택 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 스택 패키지(stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고 실장 면적 사용의 효율성을 높일 수 있는 장점을 갖는다. 스택 패키지에서는 일반적으로 반도체 칩들과 기판간 신호 전달이 본딩 와이어를 통해 이루어지게 된다.
본 발명의 실시예들은 본딩 와이어의 전기적 연결 신뢰성을 향상시키고 반도체 칩의 본딩 패드 설계의 효율성을 향상시키기에 적합한 반도체 칩 및 이를 갖는 스택 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 칩은, 패키지 레벨에서 사용되는 적어도 하나의 제1 회로부 및 패키지 레벨에서 사용되지 않는 적어도 하나의 제2 회로부를 포함하는 회로부들; 상기 회로부들에 각각 대응되며 대응하는 회로부들과 전기적으로 연결된 본딩 패드들;및 상기 제2 회로부 및 이에 대응되는 본딩 패드 사이에 연결되며 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 이에 대응되는 본딩 패드간을 전기적으로 분리하는 블록킹 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 스택 패키지는, 복수개의 접속 패드들이 형성된 기판; 상기 기판상에 스택되며 패키지 레벨에서 사용되는 적어도 하나의 제1 회로부 및 패키지 레벨에서 사용되지 않는 적어도 하나의 제2 회로부를 포함하는 회로부들, 상기 회로부들에 각각 대응되며 대응하는 회로부들과 전기적으로 연결된 본딩 패드들, 상기 제2 회로부와 이에 대응되는 본딩 패드 사이에 연결되며 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 이에 대응되는 본딩 패드간을 전기적으로 분리하는 블록킹 회로를 각각 포함하는 반도체 칩들;및 상기 제1 회로부에 대응되는 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 본딩 와이어를 포함할 수 있다.
본 발명의 실시예들에 따르면, 패키지 레벨에서 사용되지 않는 회로부(예컨대, 테스트 로직 회로부, 비사용 옵셔널 회로부)와 이에 대응되는 본딩 패드 사이를 전기적으로 분리하는 블록킹 회로를 구비하는 반도체 칩을 이용하여 스택 패키지를 형성함으로써, 패키지 레벨에서 사용되지 않는 회로부에 대응되는 본딩 패드를 본딩 와이어가 경유되는 중간 기착점으로 사용할 수 있다. 따라서, 기판과 멀리 떨어져 있는 반도체 칩의 본딩 패드와 기판의 접속 패드간을 긴 길이의 본딩 와이어를 사용하지 않고 짧은 길이의 본딩 와이어를 사용하여 연결할 수 있으므로 본딩 와이어 형성 공정의 난이도를 낮출 수 있고, 긴 길이의 본딩 와이어 사용시 발생되었던 문제점들, 즉 본딩 와이어들이 숏트되는 문제, 본딩 와이어와 반도체 칩이 숏트되는 문제가 방지되므로 본딩 와이어의 전기적 신뢰성을 향상시킬 수 있다. 게다가, 본딩 와이어의 중간 기착점으로 사용하기 위하여 반도체 칩에 별도의 본딩 패드를 추가로 형성하지 않아도 되므로 추가 본딩 패드 형성에 따른 본딩 패드 과밀화가 방지되어 원하는 위치에 본딩 패드를 배치할 수 있게 되므로 본딩 패드 설계의 효율성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 스택 패키지를 도시한 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3은 도 1에 도시된 반도체 칩의 일 실시예를 개략적으로 도시한 도면이다.
도 4는 도 3에 도시된 블록킹 회로의 일 실시예를 도시한 회로도이다.
도 5는 도 3에 도시된 블록킹 회로의 일 실시예를 도시한 회로도이다.
도 6a는 도 3에 도시된 블록킹 회로의 일 실시예를 도시한 회로도이다.
도 6b는 도 6a에 도시된 회로도와 관련된 신호들의 동작 파형도이다.
도 7a는 도 3에 도시된 블록킹 회로의 일 실시예를 도시한 회로도이다.
도 7b는 7a에 도시된 회로도와 관련된 신호들의 동작 파형도이다.
도 8은 도 3에 도시된 블록킹 회로의 일 실시예를 도시한 회로도이다.
도 9은 도 1에 도시된 반도체 칩의 일 실시예를 도시한 도면이다.
도 10는 본 발명의 일 실시예에 따른 스택 패키지를 도시한 사시도이다.
도 11은 도 10에 도시된 반도체 칩의 일 실시예를 개략적으로 도시한 도면이다.
도 12는 도 11에 도시된 블록킹 회로의 일 실시예를 개략적으로 도시한 회로도이다.
도 13은 본 발명의 일 실시예에 따른 스택 패키지를 도시한 사시도이다.
도 14는 도 13에 도시된 반도체 칩의 일 실시예를 개략적으로 도시한 블록도이다.
도 15a는 도 14에 도시된 더미 패드 인에이블 신호 생성부의 일 실시예를 도시한 회로도이다.
도 15b는 도 14에 도시된 디스에이블 신호 생성부의 일 실시예를 도시한 회로도이다.
도 15c는 15a 및 도 15b에 도시된 회로도와 관련된 신호들의 동작 파형도이다.
도 16은 본 발명에 따른 스택 패키지가 적용된 전자 시스템을 도시한 블록도이다.
도 17은 본 발명에 따른 스택 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1 및 도 2를 참조하면, 기판(10)은 상면(11) 및 하면(12)을 가질 수 있다. 기판(10)의 상면(11)에는 복수개의 접속 패드(13)들이 형성될 수 있고, 기판(10)의 하면(12)에는 복수개의 외부 전극(14)들이 형성될 수 있다. 외부 전극(14)들 상에는 솔더볼과 같은 외부접속단자(15)들이 부착될 수 있다.
기판(10)의 상면(11) 상에는 복수개의 반도체 칩들(20A,20B,20C)이 스택될 수 있다. 본 실시예에서는 편의상 3개의 반도체 칩들(20A,20B,20C)이 스택된 경우를 나타내었으나, 본 발명의 기술적 사상은 스택되는 반도체 칩의 개수가 3개인 경우에 한정되는 것은 아니며 스택되는 반도체 칩의 개수는 2개일 수도 있고 4개 이상일 수도 있다.
반도체 칩들(20A,20B,20C)은 실질적으로 동일한 구조를 가질 수 있다.
도 3을 참조하면, 각각의 반도체 칩들(20A,20B,20C)에는 칩 동작에 필요한 다양한 기능들을 구현하기 위하여 복수개의 회로부들(IC_11,IC_12,IC_13,IC_21,IC_22,IC_23)이 형성될 수 있다. 본 실시예에는 편의상 회로부가 6개인 경우만을 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않으며 회로부의 개수는 이보다 적거나 많을 수 있다.
회로부들(IC_11,IC_12,IC_13,IC_21,IC_22,IC_23)에는, 예컨대 데이터 저장을 위한 데이터 저장 회로부(data storage circuit unit), 데이터 처리를 위한 데이터 처리 회로부(data processing circuit unit), 테스트 로직 회로부(test logic circuit unit) 및 옵셔널 회로부(optional circuit unit)들이 있을 수 있다.
테스트 로직 회로부는, 예컨대 칩 불량 여부를 테스트하기 위한 것으로서, 이러한 테스트 로직 회로부는 웨이퍼 레벨(wafer level)의 마지막 단계에서 칩 테스트를 위하여 사용되며 패키지 레벨(package level)에서는 사용되지 않을 수 있다. 옵셔널 회로부들은 동일한 칩을 다양한 종류의 패키지 및 여러 가지 상이한 어플리케이션(application)에 적용하기 위한 것으로서, 이러한 옵셔널 회로부들은 패키지의 종류나 적용되는 어플리케이션에 따라서 패키지 레벨에서 사용되거나 사용되지 않을 수 있다. 옵셔널 회로부들에는 예컨대, SD_SEL 회로부, QD_SEL 회로부, FB 회로부, INT 회로부 및 TOKEN 회로부 등이 있을 수 있다. 여기서, SD_SEL 회로부는 1개의 칩 인에이블 신호(이하, 'CE 신호'라 함)에 2개의 칩이 할당되는 DDP(Dual Die Package) 옵션을 구현하기 위한 회로를 나타내고, QD_SEL 회로부는 1개의 CE 신호에 4개의 칩이 할당되는 QDP(Quad Die Package) 옵션을 구현하기 위한 회로를 나타내고, FB(Front Back) 회로부는 DDP 옵션 또는 QDP 옵션에서 1개의 CE 신호에 할당된 칩들 간을 구별하는데 사용되는 회로를 나타내고, INT 회로는 단일 칩에 복수개의 칩 인에이블 패드(이하, 'CE 패드'라 함)가 존재하는 경우 단일 칩에 존재하는 CE 패드들간을 구별하는데 사용되는 회로를 나타낸다. 그리고, TOKEN 회로는 피크 전류(peak current)를 센싱(sensing)하는데 사용되는 회로를 나타낸다. CE 신호의 개수가 8개이고 칩의 개수도 8개인 ODP(Octa-Die Package)나 그 이상 개수의 칩을 포함하고 있는 패키지의 경우, 4개 이하의 칩을 가진 스택 패키지에 사용되는 SD_SEL 회로부, QD_SEL 회로부, FB 회로부 및 INT 회로부는 사용되지 않을 수 있다.
이처럼, 패키지 레벨에서 모든 회로부들(IC_11,IC_12,IC_13,IC_21,IC_22,IC_23)이 사용되는 것은 아니며, 일부 회로부들은 패키지 레벨에서 사용되지 않을 수 있다.
본 실시예에서, 회로부들(IC_11,IC_12,IC_13,IC_21,IC_22,IC_23) 중 도면부호 IC_11,IC_12,IC_13로 표시된 회로부들은 패키지 레벨에서 사용되는 회로부들을 나타내고, 도면부호 IC_21,IC_22,IC_23으로 표시된 회로부들은 패키지 레벨에서 사용되지 않는 회로부들을 나타낸다. 이하에서는 설명의 편의를 위하여 패키지 레벨에서 사용되는 회로부들(IC_11,IC_12,IC_13)을 제1 회로부들이라고 정의하고, 패키지 레벨에서 사용되지 않는 회로부들(IC_21,IC_22,IC_23)을 제2 회로부들라고 정의할 것이다. 상기 데이터 저장 회로부, 데이터 처리 회로부는 제1 회로부에 포함될 수 있고, 테스트 로직 회로부는 제2 회로부에 포함될 수 있다. 한편, 옵셔널 회로부들은 패키지의 종류나 적용되는 어플리케이션에 따라서 제1 회로부에 포함될 수도 있고, 제2 회로부에 포함될 수도 있다.
패키지 레벨에서 사용되는 제1 회로부들(IC_11,IC_12,IC_13)은 기판(10)과의 신호 교환을 위하여 기판(10)과의 전기적인 연결을 필요로 하는 반면에, 패키지 레벨에서 사용되지 않는 제2 회로부들(IC_21,IC_22,IC_23)은 기판(10)과의 전기적인 연결을 필요로 하지 않는다.
한편, 반도체 칩들(20A,20B,20C)의 제1 회로부들(IC_11,IC_12,IC_13) 중에는 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어도 무방한 것도 있고, 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어서는 안 되는 것도 있다. 도 3에서 도면부호 IC_11 및 IC_13으로 표시된 제1 회로부들은 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어도 무방한 제1 회로부들을 나타내고, 도면부호 IC_12로 표시된 제1 회로부는 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어서는 안 되는 제1 회로부를 나타낸다. 이하에서는 설명의 편의를 위하여, 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어도 무방한 제1 회로부들(IC_11,IC_13)은 제1 그룹에 속하는 것으로 정의하고, 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어서는 안 되는 제1 회로부(IC_12)는 제2 그룹에 속하는 것으로 정의할 것이다.
비록, 본 실시예에서는 3개의 제1 회로부들(IC_11,IC_12, IC_13) 및 3개의 제2 회로부들(IC_21,IC_22,IC_23)을 포함하는 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며 제1 회로부 및 제2 회로부가 각각 적어도 하나 이상인 모든 경우를 포함한다.
각 반도체 칩들(20A,20B,20C)의 상면에는 제1 본딩 패드(21)들, 제2 본딩 패드(22), 제3 본딩 패드들(23A,23B,23C) 및 제4 본딩 패드(24)가 형성될 수 있다.
제1 본딩 패드(21)들은 제1 그룹의 제1 회로부들(IC_11,IC_13)에 각각 대응되며 대응하는 제1 회로부들(IC_11,IC_13)과 전기적으로 연결될 수 있다. 제2 본딩 패드(22)는 제2 그룹의 제1 회로부(IC_22)에 대응되며 대응하는 제1 회로부(IC_12)와 전기적으로 연결될 수 있다. 그리고, 제3 본딩 패드들(23A,23B,23C)은 제2 회로부들(IC_21,IC_22,IC_23)에 각각 대응되며 대응하는 제2 회로부들(IC_21,IC_22,IC_23)과 전기적으로 연결될 수 있다. 그리고, 제4 본딩 패드(24)는 후술되는 블록킹 회로들(Blocking Circuits, BCs)과 전기적으로 연결될 수 있다.
본 실시예에서, 제1 본딩 패드(21)들, 제2 본딩 패드(22), 제3 본딩 패드들(23A,23B,23C) 및 제4 본딩 패드(24)는 각 반도체 칩들(20A,20B,20C)의 상면에 일측 가장자리를 따라서 1열로 배치된다. 비록, 본 실시예에서는 설명의 편의를 위하여 제1 본딩 패드(21)들, 제2 본딩 패드(22), 제3 본딩 패드들(23A,23B,23C) 및 제4 본딩 패드(24)가 각 반도체 칩들(20A,20B,20C)의 일측 가장자리를 따라서 1열로 배치된 경우만을 도시 및 설명하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 제1 본딩 패드(21)들, 제2 본딩 패드(22), 제3 본딩 패드들(23A,23B,23C) 및 제4 본딩 패드(24)는 각 반도체 칩들(20A,20B,20C)의 2개 이상의 변을 따라서 배치될 수도 있고, 2열 이상으로 배치될 수도 있다.
도 1을 다시 참조하면, 반도체 칩들(20A,20B,20C)은 제1 본딩 패드(21)들, 제2 본딩 패드(22), 제3 본딩 패드들(23A,23B,23C) 및 제4 본딩 패드(24)가 노출되도록 기판(10)의 상면(11) 상에 계단 형태로 스택될 수 있다. 기판(10)과 최하부 반도체 칩(20A) 사이 및 반도체 칩들(20A,20B,20C) 사이에는 접착 부재(30)가 형성되어 기판(10)과 반도체 칩들(20A,20B,20C)간을 상호 부착할 수 있다.
제1 본딩 패드(21)들은 제1 본딩 와이어(41)들을 통해 기판(10)의 접속 패드(13)들과 전기적으로 연결될 수 있다. 각각의 제1 본딩 와이어(41)들은 최상부 반도체 칩(20C)의 제1 본딩 패드(21)와 가운데 반도체 칩(20B)의 제1 본딩 패드(21) 사이를 연결하고, 다시 가운데 반도체 칩(20B)의 제1 본딩 패드(21)와 최하부 반도체 칩(20A)의 제1 본딩 패드(21) 사이를 연결하고, 다시 최하부 반도체 칩(20A)의 제1 본딩 패드(21)와 기판(10)의 접속 패드(13) 사이를 연결할 수 있다.
반도체 칩들(20A,20B,20C)의 제2 본딩 패드(22)들은 제2 본딩 와이어들(42A,42B,42C)를 통해 기판(10)의 접속 패드(13)들과 전기적으로 연결될 수 있다. 도면부호 42A로 표시된 제2 본딩 와이어는 최하부 반도체 칩(20A)의 제2 본딩 패드(22)와 기판(10)의 접속 패드(13)를 연결할 수 있고, 도면부호 42B로 표시된 제2 본딩 와이어는 가운데 반도체 칩(20B)의 제2 본딩 패드(22)와 기판(10)의 접속 패드(13)를 연결할 수 있다.
그리고, 도면부호 42C로 표시된 제2 본딩 와이어는 최상부 반도체 칩(20C)의 제2 본딩 패드(22)와 최하부 반도체 칩(21A)의 제3 본딩 패드(23B)를 연결하고, 다시 최하부 반도체 칩(21A)의 제3 본딩 패드(23B)와 기판(10)의 접속 패드(13)를 연결할 수 있다. 즉, 최상부 반도체 칩(20C)의 제2 본딩 패드(22)와 기판(10)의 접속 패드(13)를 전기적으로 연결해야 하는 제2 본딩 와이어(42C)는 전기적으로 연결해야 하는 피연결 대상물들간 거리가 멀기 때문에 피연결 대상물들을 직접 연결할 경우에 본딩 와이어의 길이가 길어져 긴 길이의 본딩 와이어로 인한 문제점, 즉 본딩 와이어들이 서로 숏트되는 문제 및 본딩 와이어와 반도체 칩이 숏트되는 문제가 발생되는 바, 이러한 문제를 방지하기 위하여, 본 실시예에서는 패키지 레벨에서 사용되지 않는 제2 회로부(IC_22, 도 3 참조)에 대응되는 제3 본딩 패드(23B)를 제2 본딩 와이어(42C)가 경유되는 중간 기착점으로 사용한다.
비록, 본 실시예에서는 제2 본딩 와이어(42C)가 최하부 반도체 칩(21A)의 제3 본딩 패드(23B)를 경유하는 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않으며 상기 제1 본딩 와이어(41)들 및 제2 본딩 와이어들(42A,42B,42C)을 포함하여 패키지 내에 형성되는 모든 본딩 와이어들 중에서 적어도 하나 이상이 패키지 레벨에서 사용되지 않는 제2 회로부들(IC_21,IC_22,IC_23, 도 3 참조)에 대응되는 제3 본딩 패드들(23A,23B,23C) 중에서 적어도 하나 이상을 경유하는 모든 경우를 포함할 수 있다.
제3 본딩 패드들(23A,23B,23C)을 본딩 와이어의 중간 기착점으로 사용할 수 있도록 하기 위하여, 제3 본딩 패드들(23A,23B,23C)과 제2 회로부들(IC_21,IC_22,IC_23, 도 3 참조)간을 전기적으로 분리시킬 필요가 있다. 제2 회로부들(IC_21,IC_22,IC_23)이 테스트 로직 회로부인 경우를 예로 들어 설명하면, 웨이퍼 레벨 테스트시에 제2 회로부들(IC_21,IC_22,IC_23)과 테스트 장비간 신호 전달을 위해서는 제3 본딩 패드들(23A,23B,23C)과 제2 회로부들(IC_21,IC_22,IC_23)이 전기적으로 연결되어야 하는데, 제3 본딩 패드들(23A,23B,23C)과 제2 회로부들(IC_21,IC_22,IC_23)이 전기적으로 연결된 상태에서 제3 본딩 패드들(23A,23B,23C)을 본딩 와이어의 중간 기착점으로 사용할 경우 원치 않는 전기적 연결이 형성되어 오동작이 초래되는 바, 제3 본딩 패드들(23A,23B,23C)과 제2 회로부들(IC_21,IC_22,IC_23) 사이를 전기적으로 분리시킬 필요가 있다.
도 3을 다시 참조하면, 제3 본딩 패드들(23A,23B,23C)과 제2 회로부들(IC_21,IC_22,IC_23) 사이를 전기적으로 분리시키기 위하여, 각각의 반도체 칩들(20A,23B,23C)은 제3 본딩 패드들(23A,23B,23C)과 이들에 대응되는 제2 회로부들(IC_21,IC_22,IC_23) 사이에 각각 연결된 블록킹 회로들(BCs)을 포함할 수 있다.
블록킹 회로들(BCs)은 제3 본딩 패드들(23A,23B,23C)과 이들에 대응되는 제2 회로부들(IC_21,IC_22,IC_23) 사이에 연결되며 더미 패드 인에이블 신호(DUMMY_EN)에 응답하여 제3 본딩 패드들(23A,23B,23C)과 이들에 대응되는 제2 회로부들(IC_21,IC_22,IC_23)간을 전기적으로 분리할 수 있다.
본 실시예에서, 블록킹 회로들(BCs)은 제4 본딩 패드(24)에 전기적으로 연결되어 제4 본딩 패드(24)로부터 더미 패드 인에이블 신호(DUMMY_EN)를 제공받을 수 있다.
도 1을 다시 참조하면, 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)들은 제3 본딩 와이어(43)를 통해 기판(10)의 접속 패드(13)에 연결되어 기판(10)으로부터 더미 패드 인에이블 신호(DUMMY_EN)를 제공받을 수 있다.
블록킹 회로(BC)의 다양한 실시예들이 도 4 내지 도 8에 개시되어 있다. 도 4 내지 도 8을 참조로 한 이하의 설명에서는 편의상 블록킹 회로들(BCs) 중 도면부호 23A로 표시된 제3 본딩 패드와 도면부호 IC_21로 표시된 제2 회로부 사이에 연결된 블록킹 회로(BC)를 대표로 설명할 것이다.
도 4를 참조하면, 블록킹 회로(BC)는 소오스(S)가 제3 본딩 패드(23A)에 연결되고 드레인(D)이 제2 회로부(IC_21)에 연결되고, 게이트(G)에 더미 패드 인에이블 신호(DUMMY_EN)가 입력되는 PMOS 트랜지스터(P1)로 구성될 수 있다.
이 경우, 도 1에 도시된 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)는 제3 본딩 와이어(43)를 통해 기판(10)의 접속 패드(13)들 중 전원 전압용 접속 패드와 전기적으로 연결될 수 있다. 따라서, 기판(10)의 전원 전압용 접속 패드로부터 전원 전압 레벨, 즉 하이 레벨의 더미 패드 인에이블 신호(DUMMY_EN)가 제3 본딩 와이어(43)를 통해 각 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)로 입력될 수 있다.
도 4를 다시 참조하면, 블록킹 회로(BC)를 구성하는 PMOS 트랜지스터(P1)는 제4 본딩 패드(24)로부터 입력되는 하이 레벨의 더미 패드 인에이블 신호(DUMMY_EN)에 응답하여 턴 오프(turn off)되며 이에 따라 제3 본딩 패드(23A)는 제2 회로부(IC_21)와 전기적으로 분리된다. 따라서, 제3 본딩 패드(23A)를 본딩 와이어의 중간 기착점으로 사용할 수 있게 된다.
도 5를 참조하면, 블록킹 회로(BC)는 드레인(D)이 제3 본딩 패드(23A)에 연결되고 소오스(S)가 제2 회로부(IC_21)에 연결되고, 게이트(G)에 더미 패드 인에이블 신호(DUMMY_EN)가 입력되는 NMOS 트랜지스터(N1)로 구성될 수 있다.
이 경우, 도 1에 도시된 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)는 제3 본딩 와이어(43)를 통해 기판(10)의 접속 패드(13)들 중 접지 전압용 접속 패드와 전기적으로 연결될 수 있다. 따라서, 기판(10)의 접지 전압용 접속 패드로부터 접지 전압 레벨, 즉 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)가 제3 본딩 와이어(43)를 통해 각 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)로 입력될 수 있다.
도 5를 다시 참조하면, 블록킹 회로(BC)의 NMOS 트랜지스터(N1)는 제4 본딩 패드(24)로부터 입력되는 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)에 응답하여 턴 오프(turn off)되며, 이에 따라 제3 본딩 패드(23A)는 제2 회로부(IC_21)와 전기적으로 분리된다. 따라서, 제3 본딩 패드(23A)를 본딩 와이어의 중간 기착점으로 사용할 수 있게 된다.
도 6a를 참조하면, 블록킹 회로(BC)는 제3 본딩 패드(23A)와 이에 대응되는 제2 회로부(IC_21) 사이에 연결되며 더미 패드 인에이블 신호(DUMMY_EN)에 응답하여 디스에이블되는 입력 버퍼(input buffer)로 구성될 수 있다.
입력 버퍼는 입력 인에이블바 신호(IN_EN_N)를 반전하여 입력 인에이블 신호(IN_EN)를 생성하는 제1 인버터(INV1), 더미 패드 인에이블 신호(DUMMY_EN)와 입력 인에이블 신호(IN_EN)를 낸드링하여 입력 버퍼 인에이블 컨트롤바 신호(INBUF_ENC_N)를 생성하는 제1 낸드 게이트(NAND1), 입력 버퍼 인에이블 컨트롤바 신호(INBUF_ENC_N)를 반전하여 입력 버퍼 인에이블 컨트롤 신호(INBUF_ENC)를 출력하는 제2 인버터(INV2), 일단이 전원 전압(VCCQ)에 연결되고 게이트에 입력 버퍼 인에이블 컨트롤바 신호(INBUF_ENC_N)가 입력되는 제1 PMOS 트랜지스터(P_01), 일단이 제1 PMOS 트랜지스터의 타단에 연결되고 게이트가 제3 본딩 패드(23A)에 연결된 제2 PMOS 트랜지스터(P_02), 제2 PMOS 트랜지스터(P_02)의 타단과 접지 전압(VSSQ) 사이에 연결되고 게이트가 제3 본딩 패드(23A)에 연결된 제1 NMOS 트랜지스터(N_01), 일단이 제2 PMOS 트랜지스터(P_02)의 타단에 연결되고 타단이 접지 전압(VSSQ)에 연결되고 게이트에 입력 버퍼 인에이블 컨트롤 신호(INBUF_ENC)가 입력되는 제2 NMOS 트랜지스터(N_02), 일단이 전원 전압(VCCQ)에 연결되고 게이트가 제2 NMOS 트랜지스터(N_02)의 일단에 연결된 제3 PMOS 트랜지스터(P_03), 제3 PMOS 트랜지스터(P_03)의 타단과 접지 전압(VSSQ) 사이에 연결되고 게이트가 제2 NMOS 트랜지스터(N_02)의 일단에 연결된 제3 NMOS 트랜지스터(N_03)로 구성될 수 있다.
이 경우, 도 1에 도시된 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)는 제3 본딩 와이어(43)를 통해 기판(10)의 접속 패드(13)들 중 접지 전압용 접속 패드와 전기적으로 연결될 수 있다. 따라서, 기판(10)의 접지 전압용 접속 패드로부터 접지 전압 레벨, 즉 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)가 제3 본딩 와이어(43)를 통해 각 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)로 입력될 수 있다.
도 6a 및 도 6b를 참조하면, 제4 본딩 패드(24, 도 1 참조)로부터 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)가 제1 낸드 게이트(NAND1)에 입력되면, 제1 낸드 게이트(NAND1)는 입력 인에이블 신호(IN_EN)에 관계없이 하이 레벨의 입력 버퍼 인에이블 컨트롤바 신호(INBUF_ENC_N)를 출력하고, 제2 인버터(INV2)는 입력 버퍼 인에이블 컨트롤바 신호(INBUF_ENC_N)를 반전하여 로우 레벨의 입력 버퍼 인에이블 컨트롤 신호(INBUF_ENC)를 출력한다.
그리고, 하이 레벨의 입력 버퍼 인에이블 컨트롤바 신호(INBUF_ENC_N)에 응답하여 제1 PMOS 트랜지스터(P_01)가 턴오프(turn-off)되고, 로우 레벨의 입력 버퍼 인에이블 컨트롤 신호(INBUF_ENC)에 응답하여 제2 NMOS 트랜지스터(N_02)가 턴오프된다. 따라서, 제3 본딩 패드(23A)의 신호에 관계없이 제2 회로부(IC_21)에는 아무런 신호가 입력되지 않는다. 즉, 제3 본딩 패드(23A)와 제2 회로부(IC_21)가 전기적으로 분리된다. 그러므로, 제3 본딩 패드(23A)를 본딩 와이어의 중간 기착점으로 사용할 수 있게 된다.
도 7a를 참조하면, 블록킹 회로(BC)는 제3 본딩 패드(23A)와 이에 대응되는 제2 회로부(IC_21)사이에 연결되며, 더미 패드 인에이블 신호(DUMMY_EN)에 응답하여 디스에이블되는 출력 버퍼(output buffer)로 구성될 수 있다.
구체적으로, 출력 버퍼는 출력 인에이블바 신호(OUT_EN_N)를 반전하여 출력 인에이블 신호(OUT_EN)를 생성하는 제3 인버터(INV3), 더미 패드 인에이블 신호(DUMMY_EN)와 출력 인에이블 신호(OUT_EN)를 낸드링하여 출력 버퍼 인에이블 컨트롤바 신호(OUTBUF_ENC_N)를 생성하는 제2 낸드 게이트(NAND2), 출력 버퍼 인에이블 컨트롤바 신호(OUTBUF_ENC_N)를 반전하여 출력 버퍼 인에이블 컨트롤 신호(OUTBUF_ENC)를 생성하는 제4 인버터(INV4), 일단이 전원전압(VCCQ)에 연결되고 게이트에 출력 버퍼 인에이블 컨트롤바 신호(OUTBUF_ENC_N)가 입력되는 제4 PMOS 트랜지스터(P_04), 일단이 제4 PMOS 트랜지스터(P_04)의 타단에 연결되고 게이트가 제2 회로부(IC_21)에 연결된 제5 PMOS 트랜지스터(P_05), 일단이 제5 PMOS 트랜지스터(P_05)의 타단에 연결되고 게이트가 제2 회로부(IC_21)에 연결된 제4 NMOS 트랜지스터(N_04), 제4 NMOS 트랜지스터(N_04)의 타단과 접지 전압(VSSQ) 사이에 연결되고 게이트에 출력 버퍼 인에이블 컨트롤 신호(OUTBUF_ENC)가 입력되는 제5 NMOS 트랜지스터(N_05), 일단이 전원 전압(VCCQ)에 연결되고 타단이 제5 PMOS 트랜지스터(P_05)의 타단에 연결되고 게이트에 출력 버퍼 인에이블 컨트롤 신호(OUTBUF_ENC)가 입력되는 제6 PMOS 트랜지스터(P_06), 일단이 전원 전압(VCCQ)에 연결되고 타단이 제1 저항(R1)을 통해 제3 본딩 패드(23A)에 연결되고 게이트가 제6 PMOS 트랜지스터(P_06)의 타단에 연결된 제7 PMOS 트랜지스터(P_07), 일단이 전원전압(VCCQ)에 연결되고 게이트에 출력 버퍼 인에이블 컨트롤바 신호(OUTBUF_ENC_N)가 입력되는 제8 PMOS 트랜지스터(P_08), 일단이 제8 PMOS 트랜지스터(P_08)의 타단에 연결되고 게이트가 제2 회로부(IC_21)에 연결된 제9 PMOS 트랜지스터(P_09), 일단이 제9 PMOS 트랜지스터(P_09)의 타단에 연결되고 게이트가 제2 회로부(IC_21)에 연결된 제6 NMOS 트랜지스터(N_06), 제6 NMOS 트랜지스터(N_06)의 타단과 접지 전압(VSSQ) 사이에 연결되고 게이트에 출력 버퍼 인에이블 컨트롤 신호(OUTBUF_ENC)가 입력되는 제7 NMOS 트랜지스터(N_07), 일단이 제9 PMOS 트랜지스터(P_09)의 타단에 연결되고 타단이 접지 전압(VCCQ)에 연결되고 게이트에 출력 버퍼 인에이블 컨트롤바 신호(OUTBUF_ENC_N)가 입력되는 제8 NMOS 트랜지스터(N_08), 일단이 제2 저항(R2)을 통해 제3 본딩 패드(23A)에 연결되고 타단이 접지 전압(VSSQ)에 연결되고 게이트가 상기 제8 NMOS 트랜지스터(N_08)의 일단에 연결된 제9 NMOS 트랜지스터(P_09)를 포함할 수 있다.
이 경우, 도 1에 도시된 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)는 제3 본딩 와이어(43)를 통해 기판(10)의 접속 패드(13)들 중 접지 전압용 접속 패드와 전기적으로 연결될 수 있다. 따라서, 기판(10)의 접지 전압용 접속 패드로부터 접지 전압 레벨, 즉 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)가 제3 본딩 와이어(43)를 통해 각 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)로 입력될 수 있다.
도 7a 및 도 7b를 참조하면, 제4 본딩 패드(24, 도 1 참조)로부터의 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)가 제2 낸드 게이트(NAND2)에 입력되면, 제2 낸드 게이트(NAND2)는 출력 인에이블 신호(OUT_EN)에 관계없이 하이 레벨의 출력 버퍼 인에이블 컨트롤바 신호(OUTBUF_ENC_N)를 출력하고, 제4 인버터(INV4)는 출력 버퍼 인에이블 컨트롤바 신호(OUTBUF_ENC_N)를 반전하여 로우 레벨의 출력 버퍼 인에이블 컨트롤 신호(OUTBUF_ENC)를 출력한다.
제4, 제8 PMOS 트랜지스터(P_04, P_08)는 하이 레벨의 출력 버퍼 인에이블 컨트롤바 신호(OUTBUF_ENC_N)에 응답하여 턴오프되고 제5,제 7 NMOS 트랜지스터(N_05, N_07)는 로우 레벨의 출력 버퍼 인에이블 컨트롤 신호(OUTBUF_ENC)에 응답하여 턴오프된다. 그리고, 제6 PMOS 트랜지스터(P_06)는 로우 레벨의 출력 버퍼 인에이블 컨트롤 신호(OUTBUF_ENC)에 응답하여 턴온되고, 제8 NMOS 트랜지스터(N_08)는 하이 레벨의 출력 버퍼 인에이블 컨트롤바 신호(OUTBUF_ENC_N)에 응답하여 턴온된다. 그리고, 제6 PMOS 트랜지스터(P_06)가 턴온되어 제7 PMOS 트랜지스터(P_07)의 게이트에 전원 전압(VCCQ)이 입력됨에 따라서 제7 PMOS 트랜지스터(P_07)가 턴오프되고, 제8 NMOS 트랜지스터(N_08)가 턴온되어 제9 NMOS 트랜지스터(N_09)의 게이트에 접지 전압(VSSQ)이 입력됨에 따라서 제9 NMOS 트랜지스터(N_09)가 턴오프된다. 따라서, 제2 회로부(IC_21)에서 출력되는 신호에 관계없이 제3 본딩 패드(23A)로 아무런 신호가 출력되지 않는다. 즉, 제3 본딩 패드(23A)와 제2 회로부(IC_21)가 전기적으로 분리된다. 따라서, 제3 본딩 패드(23A)를 본딩 와이어의 중간 기착점으로 사용할 수 있게 된다.
도 8을 참조하면, 블록킹 회로(BC)는 제3 본딩 패드(23A)와 이에 대응되는 제2 회로부(IC_21) 사이에 연결되며 더미 패드 인에이블 신호(DUMMY_EN)에 응답하여 디스에이블되는 트랜스퍼 게이트(transfer gate)로 구성될 수 있다.
구체적으로, 트랜스퍼 게이트는 제3 본딩 패드(23A)와 이에 대응되는 제2 회로부(IC_21) 사이에 연결되고 게이트에 더미 패드 인에이블 신호(DUMMY_EN)가 입력되는 제10 NMOS 트랜지스터(N_10)와, 더미 패드 인에이블 신호(DUMMY_EN)를 반전하여 더미 패드 인에이블바 신호(DUMMY_EN_N)를 출력하는 제5 인버터(INV5)와, 제3 본딩 패드(23A) 및 이에 대응되는 제2 회로부(IC_21) 사이에 연결되고 게이트에 더미 패드 인에이블바 신호(DUMMY_EN_N)가 입력되는 제10 PMOS 트랜지스터(P_10)를 포함할 수 있다.
이 경우, 도 1에 도시된 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)는 제3 본딩 와이어(43)를 통해 기판(10)의 접속 패드(13)들 중 접지 전압용 접속 패드와 전기적으로 연결될 수 있다. 따라서, 기판(10)의 접지 전압용 접속 패드로부터 접지 전압 레벨, 즉 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)가 제3 본딩 와이어(43)를 통해 각 반도체 칩들(20A,20B,20C)의 제4 본딩 패드(24)로 입력될 수 있다.
도 8을 다시 참조하면, 제4 본딩 패드(24, 도 1 참조)로부터의 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)가 입력되면, 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)에 응답하여 제10 NMOS 트랜지스터(N_10)가 턴오프되고, 하이 레벨의 더미 패드 인에이블바 신호(DUMMY_EN_N)에 응답하여 제10 PMOS 트랜지스터(P_10)가 턴오프되어 제3 본딩 패드(23A)와 제2 회로부(IC_21)가 전기적으로 분리된다. 따라서, 제3 본딩 패드(23A)를 본딩 와이어가 경유되는 중간 기착점으로 사용할 수 있게 된다.
앞서, 도 4 내지 도 8을 참조로 한 실시예들에서는 도면부호 23A로 표시된 제3 본딩 패드와 이에 대응되는 제2 회로부(IC_21) 사이에 연결된 블록킹 회로(BC)만을 나타내었으나, 도면부호 23B,23C로 표시된 제3 본딩 패드들과 이들에 대응되는 제2 회로부들(IC_22, IC_23) 사이에 연결된 블록킹 회로들(BCs)도 도 4 내지 도 8에 도시된 블록킹 회로(BC)와 동일한 구조를 가질 수 있다. 따라서, 제3 본딩 패드(23A)와 마찬가지로 제3 본딩 패드들(23B, 23C)도 본딩 와이어의 중간 기착점으로 사용될 수 있다.
도 1 내지 도 3을 참조로 한 실시예에서는, 제3 본딩 패드들(23A,23B,23C)이 제1 본딩 패드(21)들 및 제2 본딩 패드(22)와 동일한 사이즈를 갖는 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예컨대, 도 9에 도시된 바와 같이 다양한 형상의 본딩 와이어가 경유될 수 있도록 제3 본딩 패드들(23A,23B,23C)을 제1 본딩 패드(21)들 및 제2 본딩 패드(22) 보다 큰 사이즈로 형성할 수도 있다.
본 발명은 도 1 내지 도 9를 참조로 하여 설명된 실시예들에 한정되지 않고 다양한 형태로 변경 가능하며, 이러한 변경 가능한 실시예들은 이하의 설명을 통해 보다 명백해질 것이다.
도 10을 참조하면, 복수개의 접속 패드(13)들이 형성된 기판(10) 상면(11) 상에 반도체 칩들(20A,20B,20C)이 스택되어 있다.
도 11을 참조하면, 각각의 반도체 칩들(20A,20B,20C)은 패키지 레벨에서 사용되는 제1 회로부들(IC_11,IC_12,IC_13) 및 패키지 레벨에서 사용되지 않는 제2 회로부들(IC_21,IC_22,IC_23)을 포함할 수 있다.
한편, 반도체 칩들(20A,20B,20C)의 제1 회로부들(IC_11,IC_12,IC_13) 중에는 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어도 무방한 것도 있고, 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어서는 안되는 것도 있다. 도 11에서 도면부호 IC_11 및 IC_13으로 표시된 제1 회로부들은 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어도 무방한 제1 회로부들을 나타내고, 도면부호 IC_12로 표시된 제1 회로부는 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어서는 안되는 제1 회로부를 나타낸다. 이하에서는 설명의 편의를 위하여, 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어도 무방한 제1 회로부들(IC_11,IC_13)은 제1 그룹에 속하는 것으로 정의하고, 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어서는 안되는 제1 회로부(IC_12)는 제2 그룹에 속하는 것으로 정의할 것이다.
비록, 본 실시예에서는 3개의 제1 회로부들(IC_11,IC_12, IC_13) 및 3개의 제2 회로부들(IC_21,IC_22,IC_23)을 포함하는 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며 제1 회로부 및 제2 회로부가 각각 적어도 하나 이상인 모든 경우를 포함한다.
각 반도체 칩들(20A,20B,20C)의 상면 가장자리에는 제1 본딩 패드(21)들, 제2 본딩 패드(22) 및 제3 본딩 패드들(23A,23B,23C)이 형성되어 있다. 제1 본딩 패드(21)들은 제1 그룹에 속하는 제1 회로부들(IC_11,IC_13)에 각각 대응되며 대응하는 제1 회로부들(IC_11,IC_13)과 전기적으로 연결될 수 있다. 제2 본딩 패드(22)는 제2 그룹에 속하는 제1 회로부(IC_12)에 대응되며 대응하는 제1 회로부(IC_12)와 전기적으로 연결될 수 있다. 제3 본딩 패드들(23A,23B,23C)은 제2 회로부들(IC_21,IC_22,IC_23)에 각각 대응되며 대응하는 제2 회로부들(IC_21,IC_22,IC_23)과 전기적으로 연결될 수 있다.
도 10을 다시 참조하면, 반도체 칩들(20A,20B,20C)은 제1 본딩 패드(21)들, 제2 본딩 패드(22) 및 제3 본딩 패드들(23A,23B,23C)이 노출되도록 계단 형태로 스택될 수 있다. 기판(10)과 최하부 반도체 칩(20A) 사이, 및 반도체 칩들(20A,20B,20C) 사이에는 접착 부재(30)가 형성되어 기판(10)과 반도체 칩들(20A,20B,20C)간을 상호 부착할 수 있다.
제1 본딩 패드(21)들은 제1 본딩 와이어(41)들을 통해 기판(10)의 접속 패드(13)들과 전기적으로 연결될 수 있다. 각각의 제1 본딩 와이어(41)들은 최상부 반도체 칩(20C)의 제1 본딩 패드(21)와 가운데 반도체 칩(20B)의 제1 본딩 패드(21) 사이를 연결하고, 다시 가운데 반도체 칩(20B)의 제1 본딩 패드(21)와 최하부 반도체 칩(20A)의 제1 본딩 패드(21) 사이를 연결하고, 다시 최하부 반도체 칩(20A)의 제1 본딩 패드(21)와 기판(10)의 접속 패드(13) 사이를 연결할 수 있다.
반도체 칩들(20A,20B,20C)의 제2 본딩 패드(22)들은 제2 본딩 와이어들(42A,42B,42C)를 통해 기판(10)의 접속 패드(13)들에 각각 전기적으로 연결될 수 있다. 여기서, 도면부호 42A로 표시된 제2 본딩 와이어는 최하부 반도체 칩(20A)의 제2 본딩 패드(22)와 기판(10)의 접속 패드(13)를 연결할 수 있고, 도면부호 42B로 표시된 제2 본딩 와이어는 가운데 반도체 칩(20B)의 제2 본딩 패드(22)와 기판(10)의 접속 패드(13)를 연결할 수 있다. 그리고, 도면부호 42C로 표시된 제2 본딩 와이어는 최상부 반도체 칩(20C)의 제2 본딩 패드(22)와 최하부 반도체 칩(21A)의 제3 본딩 패드(23B)를 연결하고, 다시 최하부 반도체 칩(21A)의 제3 본딩 패드(23B)와 기판(10)의 접속 패드(13)를 연결할 수 있다.
즉, 최상부 반도체 칩(20C)의 제2 본딩 패드(22)와 기판(10)의 접속 패드(13)를 전기적으로 연결하는 제2 본딩 와이어(42C)는 전기적으로 연결해야 하는 피연결 대상물들간 거리가 멀기 때문에 피연결 대상물들을 직접 연결할 경우에 본딩 와이어의 길이가 길어지게 되어, 긴 길이의 본딩 와이어로 인한 문제점, 본딩 와이어들이 숏트되는 문제점 및 본딩 와이어와 반도체 칩이 숏트되는 문제점이 발생되는 바, 이러한 문제점을 방지하기 위하여 패키지 레벨에서 사용되지 않는 제2 회로부(IC_22, 도 11 참조)에 대응되는 제3 본딩 패드(23B)를 제2 본딩 와이어(42C)의 중간 기착점으로 사용하는 것이다.
비록, 본 실시예에서는 제2 본딩 와이어(42C)가 최하부 반도체 칩(21A)의 제3 본딩 패드(23B)를 경유하는 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않으며 전술한 제1 본딩 와이어(41)들 및 제2 본딩 와이어들(42A,42B,42C)을 포함하여 스택 패키지 내에 형성되는 모든 본딩 와이어들 중에서 적어도 하나 이상이 패키지 레벨에서 사용되지 않는 제2 회로부들(IC_21,IC_22,IC_23, 도 3 참조)에 대응되는 제3 본딩 패드들(23A,23B,23C) 중 적어도 하나 이상을 경유하는 모든 경우를 포함할 수 있다.
도 11을 다시 참조하면, 제3 본딩 패드들(23A,23B,23C)을 본딩 와이어의 중간 기착점으로 사용할 수 있도록 하기 위하여 제3 본딩 패드들(23A,23B,23C)과 제2 회로부들(IC_21,IC_22,IC_23)간을 전기적으로 분리시킬 필요가 있다.
제3 본딩 패드들(23A,23B,23C)과 제2 회로부들(IC_21,IC_22,IC_23)간을 전기적으로 분리시키기 위하여, 각각의 반도체 칩들(20A,23B,23C)은 블록킹 회로들(BCs)을 포함할 수 있다. 블록킹 회로들(BCs)은 제3 본딩 패드들(23A,23B,23C)과 이들에 대응되는 제2 회로부들(IC_21,IC_22,IC_23) 사이에 각각 연결되어 제3 본딩 패드들(23A,23B,23C)과 이들에 대응되는 제2 회로부들(IC_21,IC_22,IC_23)간을 전기적으로 분리할 수 있다.
블록킹 회로(BC)의 일 실시예가 도 12에 개시되어 있다. 도 12를 참조로 한 실시예에서는 설명의 편의를 위하여 블록킹 회로들(BCs) 중 도면부호 23A로 표시된 제3 본딩 패드와 도면부호 IC_21로 표시된 제2 회로부 사이에 연결된 블록킹 회로(BC)를 대표로 설명할 것이다.
도 12를 참조하면, 블록킹 회로(BC)는 제3 본딩 패드(23A)와 이에 대응되는 제2 회로부(IC_21) 사이에 연결된 퓨즈(Fuse)로 구성될 수 있다. 도시하지는 않았지만, 퓨즈(Fuse)는 패키지 조립 전에 제3 본딩 패드(23A)을 통해 입력되는 고전압 레벨의 더미 패드 인에이블 신호(DUMMY_EN)에 의해 컷팅될 수 있다. 따라서, 패키지로 조립된 상태에서 퓨즈(Fuse)는 컷팅된(cutted)된 상태이며, 컷팅된 퓨즈(Fuse)로 인하여 제3 본딩 패드(23A)와 제2 회로부(IC_21)는 전기적으로 분리된다. 따라서, 제3 본딩 패드(23A)를 본딩 와이어의 중간 기착점으로 사용할 수 있게 되는 것이다.
도 10 내지 도 12를 참조로 한 실시예에서는 도면부호 23A로 표시된 제3 본딩 패드와 이에 대응되는 제2 회로부(IC_21) 사이에 연결된 블록킹 회로(BC)만을 나타내었으나, 도면부호 23B,23C로 표시된 제3 본딩 패드들과 이들에 대응되는 제2 회로부들(IC_22, IC_23) 사이에 연결된 블록킹 회로들(BCs)도 도 12에 도시된 블록킹 회로(BC)와 동일한 구조를 가질 수 있다. 따라서, 제3 본딩 패드(23A)와 마찬가지로 제3 본딩 패드들(23B, 23C)도 본딩 와이어의 중간 기착점으로 사용될 수 있다.
본 실시예에 의하면, 더미 패드 인에이블 신호(DUMMY_EN)의 입력을 위하여 반도체 칩들(20A,20B,20C)에 별도의 본딩 패드를 형성하지 않아도 되므로, 더미 패드 인에이블 신호(DUMMY_EN) 입력을 위한 추가 본딩 패드 형성에 따른 본딩 패드 과밀화 이슈가 발생되지 않아 본딩 패드 설계의 효율성을 향상시킬 수 있다. 또한, 더미 패드 인에이블 신호(DUMMY_EN) 입력을 위해 본딩 패드와 기판간을 연결하는 본딩 와이어를 형성하지 않아도 되므로, 본딩 와이어 개수가 감소되어 와이어 본딩 공정의 난이도를 줄일 수 있다.
앞서, 도 1 내지 도 12를 참조로 하여 설명된 실시예들에서는 외부 장치에서 제공되는 더미 패드 인에이블 신호(DUMMY_EN)를 사용하는 경우를 나타내었으나, 외부 장치에서 제공되는 더미 패드 인에이블 신호(DUMMY_EN)를 사용하지 않고 반도체 칩들(20A,20B,20C) 내부에서 더미 패드 인에이블 신호(DUMMY_EN)를 생성하여 사용할 수도 있다. 이러한 실시예는 도 13 내지 도 15b를 참조로 한 이하의 설명을 통해서 보다 명백해질 것이다.
도 13 참조하면, 복수개의 접속 패드(13)들이 형성된 기판(100)의 상면(11)에 상에 반도체 칩들(20A,20B,20C)이 스택되어 있다. 도시하지 않았지만, 기판(100)의 상면(11)과 대향하는 기판(10)의 하면에는 복수개의 외부 전극들이 형성될 수 있고, 외부 전극 상에는 솔더볼과 같은 외부접속단자들이 부착될 수 있다.
도 14를 참조하면, 각각의 반도체 칩들(20A,20B,20C)은 칩 동작에 필요한 다양한 기능들을 구현하기 위한 복수개의 회로부들(IC_11,IC_12,IC_13,IC_21,IC_EO1,IC_EO2)을 포함할 수 있다. 그리고, 각 반도체 칩들(20A,20B,20C)의 상면에는 회로부들(IC_11,IC_12,IC_13,IC_21,IC_EO1,IC_EO2)에 각각 대응되며 대응하는 회로부들(IC_11,IC_12,IC_13,IC_21,IC_EO1,IC_EO2)과 전기적으로 연결된 본딩 패드들(21,22,23,25A,25B)이 형성될 수 있다.
도 13을 다시 참조하면, 반도체 칩들(20A,20B,20C)은 본딩 패드들(21,22,23,25A,25B)이 노출되도록 계단 형태로 스택될 수 있다. 기판(10)과 반도체 칩(20A) 사이 및 반도체 칩들(20A,20B,20C) 사이에는 접착 부재(30)가 형성되어 기판(10)과 반도체 칩들(20A,20B,20C)간을 상호 부착할 수 있다.
도 14를 다시 참조하면, 상기 회로부들(IC_11,IC_12,IC_13,IC_21,IC_EO1,IC_EO2)에는, 예컨대 데이터 저장을 위한 데이터 저장 회로부, 데이터 처리를 위한 데이터 처리 회로부, 테스트 로직 회로부 및 옵셔널 회로부들이 있을 수 있다. 여기서, 테스트 로직 회로부는 칩 불량 여부를 테스트하기 위한 것으로서 이러한 테스트 로직 회로부들은 웨이퍼 레벨 마지막 단계에서 칩 테스트를 위하여 사용되며 패키지 레벨에서는 사용되지 않는다. 옵셔널 회로부들은 동일한 칩을 다양한 종류의 패키지 및 여러 가지 상이한 어플리케이션에 적용하기 위한 것으로서 이러한 옵셔널 회로부들은 패키지의 종류나 적용되는 어플리케이션에 따라서 패키지 레벨에서 사용되거나 사용되지 않을 수 있다. 옵셔널 회로부는 자신에 대응되는 본딩 패드를 통해 인에이블 신호가 입력되는 경우에 인에이블되어 사용될 수 있다. 즉, 옵셔널 회로부를 사용하기 위해서는 사용하고자 하는 옵셔널 회로부에 대응되는 본딩 패드에 인에이블 신호가 입력되어야 한다.
한편, 옵셔널 회로부들 중에는 동시에 사용될 수 없는 배타적인 옵셔널 회로들이 있을 수 있다. 예컨대, 1개의 CE(chip enable) 신호에 2개의 칩이 할당되는 DDP 옵션을 구현하기 위한 SD_SEL 회로와 1개의 CE 신호에 4개의 칩이 할당되는 QDP 옵션을 구현하기 위한 QD_SEL 회로는 동시에 사용될 수 없는 배타적인 옵셔널 회로부들에 해당된다. 도 14에서 도면부호 IC_EO1,IC_EO2으로 표시된 회로부들은 배타적 옵셔널 회로부들을 나타낸다.
그리고, 배타적 옵셔널 회로부들(IC_EO1,IC_EO2)을 제외한 나머지 회로부들(IC_11,IC_12,IC_13,IC_21) 중에서 도면부호 IC_11,IC_12,IC_13로 표시된 회로부들은 패키지 레벨에서 사용되는 회로부들을 나타내고, 도면부호 IC_21로 표시된 회로부는 패키지 레벨에서 사용되는 회로부를 나타낸다. 이하에서는 설명의 편의를 위하여 패키지 레벨에서 사용되는 회로부들(IC_11,IC_13)을 제1 회로부라고 정의하고, 패키지 레벨에서 사용되지 않는 회로부(IC_21)를 제2 회로부라고 정의할 것이다.
한편, 각 반도체 칩(20A,20B,20C)의 제1 회로부들(IC_11,IC_12,IC_13) 중에는 함께 스택되는 다른 반도체 칩의 제1 회로부들(IC_11,IC_12,IC_13)과 전기적으로 연결되어도 무방한 것도 있고, 함께 스택되는 다른 반도체 칩의 제1 회로부들(IC_11,IC_12,IC_13)과 전기적으로 연결되어서는 안되는 것도 있다. 도 14에서 도면부호 IC_11 및 IC_13으로 표시된 제1 회로부들은 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어도 무방한 제1 회로부들을 나타내고, 도면부호 IC_12로 표시된 제1 회로부는 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어서는 안되는 제1 회로부를 나타낸다. 이하에서는 설명의 편의를 위하여 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어도 무방한 제1 회로부들(IC_11,IC_13)은 제1 그룹에 속하는 것으로 정의하고, 함께 스택되는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어서는 안되는 제1 회로부(IC_12)는 제2 그룹에 속하는 것으로 정의할 것이다.
본딩 패드들(21,22,23) 중 도면 부호 21로 표시된 본딩 패드들은 제1 그룹에 속하는 제1 회로부들(IC_11,IC_13)에 각각 대응되며 대응하는 제1 회로부들(IC_11,IC_13)과 전기적으로 연결될 수 있다. 그리고, 도면 부호 22로 표시된 본딩 패드는 제2 그룹에 속하는 제1 회로부(IC_12)에 대응되며 대응하는 제1 회로부(IC_12)와 전기적으로 연결될 수 있다. 도면 부호 23으로 표시된 본딩 패드는 제2 회로부(IC_21)에 대응되며 대응하는 제2 회로부(IC_21)와 전기적으로 연결될 수 있다.
이하, 설명의 편의를 위하여 제1 그룹의 제1 회로부들(IC_11,IC_13)에 대응되는 본딩 패드(21)들을 제1 본딩 패드들이라고 정의하고, 제2 그룹의 제1 회로부(IC_12)에 대응되는 본딩 패드(22)를 제2 본딩 패드라고 정의하고, 제2 회로부들(IC_21)에 대응되는 본딩 패드(23)를 제3 본딩 패드라고 정의할 것이다.
도 13을 다시 참조하면, 제1 본딩 패드(21)들은 제1 본딩 와이어(41)들을 통해 기판(10)의 접속 패드(13)들과 전기적으로 연결될 수 있다. 각각의 제1 본딩 와이어들(41)은 최상부 반도체 칩(20C)의 제1 본딩 패드(21)와 가운데 반도체 칩(20B)의 제1 본딩 패드(21) 사이를 연결하고, 다시 가운데 반도체 칩(20B)의 제1 본딩 패드(21)와 최하부 반도체 칩(20A)의 제1 본딩 패드(21) 사이를 연결하고, 다시 최하부 반도체 칩(20A)의 제1 본딩 패드(21)와 기판(10)의 접속 패드(13) 사이를 연결할 수 있다.
반도체 칩들(20A,20B,20C)의 제2 본딩 패드(22)들은 제2 본딩 와이어들(42A,42B,42C)를 통해 기판(10)의 접속 패드(13)들에 전기적으로 연결될 수 있다. 구체적으로, 도면부호 42A로 표시된 제2 본딩 와이어는 최하부 반도체 칩(20A)의 제2 본딩 패드(22)와 기판(10)의 접속 패드(13) 사이를 전기적으로 연결할 수 있고, 도면부호 42B로 표시된 제2 본딩 와이어는 가운데 반도체 칩(20B)의 제2 본딩 패드(22)와 기판(10)의 접속 패드(13) 사이를 전기적으로 연결할 수 있다.
그리고, 도면부호 42C로 표시된 제2 본딩 와이어는 최상부 반도체 칩(20C)의 제2 본딩 패드(22)와 최하부 반도체 칩(21A)의 제3 본딩 패드(23)를 연결하고, 다시 최하부 반도체 칩(21A)의 제3 본딩 패드(23)와 기판(10)의 접속 패드(13)를 연결할 수 있다. 즉, 최상부 반도체 칩(20C)의 제2 본딩 패드(22)와 기판(10)의 접속 패드(13)를 전기적으로 연결해야 하는 제2 본딩 와이어(42C)는 전기적으로 연결해야 하는 피연결 대상물들간 거리가 멀기 때문에 피연결 대상물들을 직접 연결할 경우에 본딩 와이어의 길이가 길어지게 되어 긴 길이의 본딩 와이어로 인한 문제점, 즉 본딩 와이어들이 서로 숏트되는 문제점 및 본딩 와이어와 반도체 칩이 숏트되는 문제점이 발생되는 바, 이러한 문제점을 방지하기 위하여 패키지 레벨에서 사용되지 않는 제2 회로부(IC_21, 도 14 참조)에 대응되는 제3 본딩 패드(23)를 제2 본딩 와이어(42C)의 중간 기착점으로 사용하는 것이다.
비록, 본 실시예에서는 제2 본딩 와이어(42C)가 최하부 반도체 칩(21A)의 제3 본딩 패드(23)를 경유하는 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않으며 전술한 제1 본딩 와이어(41)들 및 제2 본딩 와이어들(42A,42B,42C)을 포함하여 스택 패키지 내에 형성되는 모든 본딩 와이어들 중에서 적어도 하나 이상이 패키지 레벨에서 사용되지 않는 제2 회로부(IC_21, 도 14 참조)에 대응되는 제3 본딩 패드(23)를 경유하는 모든 경우를 포함할 수 있다.
제3 본딩 패드(23)를 본딩 와이어의 중간 기착점으로 사용할 수 있도록 하기 위하여, 제3 본딩 패드(23)와 제2 회로부(IC_21)간을 전기적으로 분리시킬 필요가 있다.
도 14를 참조하면, 제3 본딩 패드(23)와 제2 회로부(IC_21)간을 전기적으로 분리하기 위하여, 각각의 반도체 칩들(20A,20B,20C)은 블록킹 회로(BC)를 포함할 수 있다. 블록킹 회로(BC)는 제3 본딩 패드(23)와 이에 대응되는 제2 회로부(IC_21) 사이에 연결되어 제3 본딩 패드(23)와 이에 대응되는 제2 회로부(IC_21)간을 전기적으로 분리할 수 있다. 블록킹 회로(BC)의 구성은 앞서, 도 4 내지 도 8 및 도 10을 참조로 하여 설명된 블록킹 회로와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 한다.
블록킹 회로(BC)에 더미 패드 인에이블 신호(DUMMY_EN)를 제공하기 위하여, 각각의 반도체 칩들(20A,20B,20C)은 더미 패드 인에이블 신호 생성부(50)를 포함할 수 있다.
더미 패드 인에이블 신호 생성부(50)는 배타적 옵셔널 회로부들(IC_EO1, IC_EO2)에 대응되는 본딩 패드들(25A,25B)에 전기적으로 연결되어, 배타적 옵셔널 회로부들(IC_EO1, IC_EO2)에 대응되는 본딩 패드들(25A,25B)에 동시에 하이 레벨의 인에이블 신호가 입력되는 경우에 본딩 패드들(25A,25B)을 통해 입력되는 인에이블 신호들에 응답하여 더미 패드 인에이블 신호(DUMMY_EN)를 생성할 수 있다. 더미 패드 인에이블 신호 생성부(50)의 일 실시예가 도 15a에 도시되어 있다.
도 15a을 참조하면, 더미 패드 인에이블 신호 생성부(50)는 배타적 옵셔널 회로부들(IC_EO1,IC_EO2)에 대응되는 본딩 패드들(25A,25B)을 통해서 입력되는 신호들을 낸드링하여 더미 패드 인에이블 신호(DUMMY_EN)를 생성하는 제3 낸드 게이트(NAND3)와, 더미 패드 인에이블 신호(DUMMY_EN)를 반전하여 더미 패드 인에이블바 신호(DUMMY_EN_N)를 생성하는 제5 인버터(INV5)를 포함할 수 있다.
배타적 옵셔널 회로부들(IC_EO1, IC_EO2)에 대응되는 본딩 패드들(25A,25B) 동시에 하이 레벨의 인에이블 신호가 입력되는 경우에, 본딩 패드들(25A,25B)을 통해 입력되는 인에이블 신호들에 의해 배타적 옵셔널 회로부들(IC_EO1, IC_EO2)이 동시에 인에이블되는 동작 오류를 방지하기 위하여, 각각의 반도체 칩들(20A,20B,20C)은 디스에이블 신호 제공부들(60A,60B)을 포함할 수 있다.
디스에이블 신호 제공부들(60A,60B)은 배타적 옵셔널 회로부들(IC_EO1, IC_EO2)과 이에 대응되는 본딩 패드들(25A,25B) 사이에 각각 연결되어, 더미 패드 인에이블 신호 생성부(50)로부터 입력되는 더미 패드 인에이블 신호(DUMMY_EN)에 응답하여 배타적 옵셔널 회로부들(IC_EO1,IC_EO2)에 디스에이블 신호들(D_EN1,D_EN2, 도 15b 참조)를 제공할 수 있다. 디스에이블 신호 제공부들(60A,60B)의 일 실시예가 도 15b에 도시되어 있다.
도 15b를 참조하면, 디스에이블 신호 제공부들(60A,60B)은 실질적으로 동일한 구성을 가질 수 있다. 구체적으로, 각각의 디스에이블 신호 제공부들(60A,60B)은 입력 버퍼(61), 지연 회로(62), 제4 낸드 게이트(NAND4) 및 제6 인버터(INV6)를 포함할 수 있다.
입력 버퍼(61)는 배타적 옵셔널 회로부 (IC_EO1,IC_EO2)에 대응되는 본딩 패드(25A 또는 25B)를 통해 입력되는 신호를 버퍼링하여 출력하고, 지연 회로(62)는 직렬 연결된 다수개의 인버터들(INV_01 내지 INV_04)로 구성되며 더미 패드 인에이블 신호 생성부(50)에서 제공되는 더미 패드 인에이블 신호(DUMMY_EN)와의 타이밍을 맞추기 위하여 입력 버퍼(61)에서 출력되는 신호를 일정 시간 지연시킨다. 제4 낸드 게이트(NAND4)는 더미 패드 인에이블 신호(DUMMY_EN)와 지연 회로(62)의 출력 신호를 낸드링하고, 제6 인버터(INV6)는 제4 낸드 게이트(NAND4)와 배타적 옵셔널 회로부 (IC_EO1 또는 IC_EO2) 사이에 연결되어 제4 낸드 게이트(NAND4)의 출력 신호를 반전하여 디스에이블 신호(D_EN1 또는 D_EN2)를 생성하여 배타적 옵셔널 회로부(IC_EO1 또는 IC_EO2)에 제공한다.
도 13을 다시 참조하면, 배타적 옵셔널 회로부(IC_EO1,IC_EO2)에 대응되는 본딩 패드들(25A,25B)에 동시에 하이 레벨의 인에이블 신호가 입력될 수 있도록, 배타적 옵셔널 회로부(IC_EO1,IC_EO2)에 대응되는 본딩 패드들(25A,25B)은 제4 본딩 와이어들(44A,44B)를 통해 기판(10)의 접속 패드(13)들 중 전원 전압용 접속 패드와 전기적으로 연결될 수 있다.
도 13 및 도 15a를 다시 참조하면, 기판(10)의 전원 전압용 접속 패드로부터 전원 전압 레벨, 즉 하이 레벨의 인에이블 신호가 제4 본딩 와이어들(44A,44B)를 통해 배타적 옵셔널 회로부들(IC_EO1,IC_EO2)에 대응되는 본딩 패드들(25A,25B)에 동시에 입력되면, 더미 패드 인에이블 신호 생성부(50)의 제3 낸드 게이트(NAND3)는 본딩 패드들(25A,25B)을 통해 입력되는 인에이블 신호들을 낸드링하여 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)를 출력할 수 있다.
도 15b 및 도 15c를 참조하면, 더미 패드 인에이블 신호 생성부(50)로부터 로우 레벨의 더미 패드 인에이블 신호(DUMMY_EN)가 입력되면, 디스에이블 신호 제공부들(60A, 60B)의 제4 낸드 게이트(NAND4)는 하이 레벨의 신호를 출력하고, 제6 인버터(INV6)는 제4 낸드 게이트(NAND4)의 출력 신호를 반전하여 로우 레벨의 디스에이블 신호(D_EN1,D_EN2)를 배타적 회로부들(IC_EO1,IC_EO2)에 제공한다. 따라서, 배타적 옵셔널 회로부들(IC_EO1,IC_EO2)은 디스에이블 신호 제공부들(60A,60B)로부터 제공되는 로우 레벨의 디스에이블 신호들(D_EN1, D_EN2)에 의해 디스에이블되어 사용되지 않게 된다.
본 실시예에서는, 더미 패드 인에이블 신호 생성부(50) 및 디스에이블 신호 제공부들(60A,60B)를 구비하는 반도체 칩들(20A,20B,20C)을 이용하여 스택 패키지를 구성함으로써, 배타적 옵셔널 회로부들(IC_EO1,IC_EO2)의 동작에 영향을 주지 않으면서 배타적 옵셔널 회로부들(IC_EO1,IC_EO2)에 대응되는 본딩 패드들(25A,25B)을 통해 입력되는 인에이블 신호들을 이용하여 더미 패드 인에이블 신호(DUMMY_EN)를 생성하여 사용할 수 있다. 따라서, 더미 패드 인에이블 신호(DUMMY_EN) 입력을 위하여 반도체 칩들(20A,20B,20C)에 별도의 본딩 패드를 형성하지 않아도 되므로, 더미 패드 인에이블 신호(DUMMY_EN) 입력을 위한 추가 본딩 패드 형성에 따른 패드 과밀화 이슈가 발생되지 않아 본딩 패드 설계의 효율성을 향상시킬 수 있다.
이상에서 설명된 본 발명의 실시예들에 따르면, 본 발명의 실시예들에 따르면, 본 발명의 실시예들에 따르면, 패키지 레벨에서 사용되지 않는 회로부(예컨대, 테스트 로직 회로부, 비사용 옵셔널 회로부)와 이에 대응되는 본딩 패드 사이를 전기적으로 분리하는 블록킹 회로를 구비하는 반도체 칩을 이용하여 스택 패키지를 형성함으로써, 패키지 레벨에서 사용되지 않는 회로부에 대응되는 본딩 패드를 본딩 와이어가 경유되는 중간 기착점으로 사용할 수 있다. 따라서, 기판과 멀리 떨어져 있는 반도체 칩의 본딩 패드와 기판의 접속 패드간을 긴 길이의 본딩 와이어를 사용하지 않고 짧은 길이의 본딩 와이어를 사용하여 연결할 수 있으므로 본딩 와이어 형성 공정의 난이도를 낮출 수 있고, 긴 길이의 본딩 와이어 사용시 발생되었던 문제점들, 즉 본딩 와이어들이 숏트되는 문제, 본딩 와이어와 반도체 칩이 숏트되는 문제가 방지되므로 본딩 와이어의 전기적 신뢰성을 향상시킬 수 있다. 게다가, 본딩 와이어의 중간 기착점으로 사용하기 위하여 반도체 칩에 별도의 본딩 패드를 추가로 형성하지 않아도 되므로 추가 본딩 패드 형성에 따른 본딩 패드 과밀화가 방지되어 원하는 위치에 본딩 패드를 배치할 수 있게 되므로 본딩 패드 설계의 효율성을 향상시킬 수 있다.
전술한 스택 패키지는 다양한 전자 시스템 및 전자 장치에 적용될 수 있다.
도 17을 참조하면, 본 발명의 실시예들에 따른 스택 패키지는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(715)를 통해서 상호 커플링될 수 있다.
컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
메모리(713)는 본 발명의 실시예에 따른 스택 패키지를 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다. 메모리(713)는 DRAM과 같은 휘발성 메모리 소자 또는/및 플래시 메모리 소자와 같은 비휘발성 메모리 소자를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플레시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다.
전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다. 이러한 인터페이스(714)는 버스(715)를 통해 메모리(713), 입출력부(712) 및 컨트롤러(711)와 커플링될 수 있다.
전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.
전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다.
도 18을 참조하면, 본 발명의 실시예들에 따른 스택 패키지는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.
메모리(810)는 본 발명의 실시예들에 따른 스택 패키지를 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판
20A,20B,20C: 반도체 칩들
IC_11,IC_12,IC_13: 제1 회로부들
IC_21,IC_22,IC_23: 제2 회로부들
BC: 블록킹 회로
41: 제1 본딩 와이어
42A,42B,42C: 제2 본딩 와이어들
43: 제3 본딩 와이어
44A,44B: 제4 본딩 와이어들

Claims (52)

  1. 패키지 레벨에서 사용되는 적어도 하나의 제1 회로부 및 패키지 레벨에서 사용되지 않는 적어도 하나의 제2 회로부를 포함하는 회로부들;
    상기 회로부들에 각각 대응되며 대응하는 회로부들과 전기적으로 연결된 본딩 패드들;
    상기 제2 회로부 및 이에 대응되는 본딩 패드 사이에 연결되며 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 이에 대응되는 본딩 패드간을 전기적으로 분리하는 블록킹 회로;
    를 포함하는 반도체 칩.
  2. 제1 항에 있어서, 상기 제1 회로부는 다른 반도체 칩의 제1 회로부와 전기적으로 연결되어도 무방한 제1 그룹의 제1 회로부;및
    다른 반도체 칩의 제1 회로부와 전기적으로 연결되어서는 안되는 제2 그룹의 제1 회로부;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  3. 제2 항에 있어서, 상기 본딩 패드들은, 상기 제1 그룹의 제1 회로부에 대응되며 대응하는 제1 그룹의 제1 회로부와 전기적으로 연결된 제1 본딩 패드;
    상기 제2 그룹의 제1 회로부에 대응되며 대응하는 제2 그룹의 제1 회로부와 전기적으로 연결된 제2 본딩 패드;및
    상기 제2 회로부에 대응되며 대응하는 제2 회로부와 전기적으로 연결된 제3 본딩 패드;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  4. 제3 항에 있어서, 상기 제3 본딩 패드는 상기 제1,제2 본딩 패드와 동일한 사이즈를 갖는 것을 특징으로 하는 반도체 칩.
  5. 제3 항에 있어서, 상기 제3 본딩 패드는 상기 제1,제2 본딩 패드보다 큰 사이즈를 갖는 것을 특징으로 하는 반도체 칩.
  6. 제3 항에 있어서, 상기 블록킹 회로는 상기 제3 본딩 패드에 소오스가 연결되고 상기 제2 회로부에 드레인이 연결되고 게이트에 상기 더미 패드 인에이블 신호가 입력되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제3 항에 있어서, 상기 블록킹 회로는 상기 제3 본딩 패드에 드레인이 연결되고 상기 제2 회로부에 소오스가 연결되고 게이트에 상기 더미 패드 인에이블 신호가 입력되는 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제3 항에 있어서, 상기 블록킹 회로는 상기 제2 회로부와 상기 제3 본딩 패드 사이에 연결된 퓨즈를 포함하는 것을 특징으로 하는 반도체 칩.
  9. 제7 항에 있어서, 상기 퓨즈는 상기 제3 본딩 패드를 통해 입력된 상기 더미 패드 인에이블 신호에 응답하여 절단된 것을 특징으로 하는 반도체 칩.
  10. 제3 항에 있어서, 상기 블록킹 회로는 상기 제2 회로부 및 이에 대응되는 제3 본딩 패드 사이에 연결되며 상기 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 상기 제3 본딩 패드 사이를 전기적으로 분리하는 입력 버퍼를 포함하는 것을 특징으로 하는 반도체 칩.
  11. 제 10항에 있어서, 상기 입력 버퍼는 입력 인에이블바 신호를 반전하여 입력 인에이블 신호를 생성하는 제1 인버터;
    상기 입력 인에이블 신호와 상기 더미 패드 인에이블 신호를 낸드링하여 입력 버퍼 인에이블 컨트롤바 신호를 생성하는 제1 낸드 게이트;
    상기 입력 버퍼 인에이블 컨트롤바 신호를 반전하여 입력 버퍼 인에이블 컨트롤 신호를 출력하는 제2 인버터;
    일단이 전원 전압에 연결되고 게이트에 상기 입력 버퍼 인에이블 컨트롤바 신호가 입력되는 제1 PMOS 트랜지스터;
    일단이 상기 제1 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제3 본딩 패드에 연결된 제2 PMOS 트랜지스터;
    일단이 상기 제2 PMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트가 상기 제3 본딩 패드에 연결된 제1 NMOS 트랜지스터;
    일단이 상기 제2 PMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트에 상기 입력 버퍼 인에이블 컨트롤 신호가 입력되는 제2 NMOS 트랜지스터;
    일단이 전원 전압에 연결되고 타단이 제2 회로부에 연결되고 게이트가 상기 제2 NMOS 트랜지스터의 일단에 연결된 제3 PMOS 트랜지스터;및
    일단이 상기 제2 회로부에 연결되고 타단이 접지 전압에 연결되고 게이트가 상기 제2 NMOS 트랜지스터의 일단에 연결된 제3 NMOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  12. 제3 항에 있어서, 상기 블록킹 회로는 상기 제2 회로부 및 이에 대응되는 상기 제3 본딩 패드 사이에 연결되며, 상기 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 상기 제3 본딩 패드 사이를 전기적으로 분리하는 출력 버퍼를 포함하는 것을 특징으로 하는 반도체 칩.
  13. 제12 항에 있어서, 상기 출력 버퍼는 출력 인에이블바 신호를 반전하여 출력 인에이블 신호를 생성하는 제3 인버터;
    상기 출력 인에이블 신호와 상기 더미 패드 인에이블 신호를 낸드링하여 출력 버퍼 인에이블 컨트롤바 신호를 생성하는 제2 낸드 게이트;
    상기 출력 버퍼 인에이블 컨트롤바 신호를 반전하여 출력 버퍼 인에이블 컨트롤 신호를 생성하는 제4 인버터;
    일단이 전원 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤바 신호가 입력되는 제4 PMOS 트랜지스터;
    일단이 상기 제4 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제2 회로부에 연결된 제5 PMOS 트랜지스터;
    일단이 상기 제5 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제2 회로부에 연결된 제4 NMOS 트랜지스터;
    일단이 상기 제4 NMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤 신호가 입력되는 제5 NMOS 트랜지스터;
    일단이 전원전압에 연결되고 타단이 제5 PMOS 트랜지스터의 타단에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤 신호가 입력되는 제6 PMOS 트랜지스터;
    일단이 전원전압에 연결되고 타단이 제1 저항을 통해 상기 제3 본딩 패드에 연결되고 게이트가 상기 제6 PMOS 트랜지스터의 타단에 연결된 제7 PMOS 트랜지스터;
    일단이 전원 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤바 신호가 입력되는 제8 PMOS 트랜지스터;
    일단이 상기 제8 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제2 회로부에 연결된 제9 PMOS 트랜지스터;
    일단이 상기 제9 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제2 회로부에 연결된 제6 NMOS 트랜지스터;
    일단이 상기 제6 NMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤 신호가 입력되는 제7 NMOS 트랜지스터;
    일단이 제9 PMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤바 신호가 입력되는 제8 NMOS 트랜지스터;및
    일단이 제2 저항을 통해 상기 제3 본딩 패드에 연결되고 타단이 접지 전압에 연결되고 게이트가 상기 제8 NMOS 트랜지스터의 일단에 연결된 제9 NMOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  14. 제3 항에 있어서, 상기 블록킹 회로는 상기 제2 회로부 및 이에 대응되는 제3 본딩 패드 사이에 연결되며, 상기 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 상기 제3 본딩 패드를 전기적으로 분리하는 트랜스퍼 게이트를 포함하는 것을 특징으로 하는 반도체 칩.
  15. 제14 항에 있어서, 상기 트랜스퍼 게이트는 상기 제2 회로부와 이에 대응되는 제3 본딩 패드 사이에 연결되며 게이트에 상기 더미 패드 인에이블 신호가 입력되는 제 10 NMOS 트랜지스터;
    상기 더미 패드 인에이블 신호를 반전하여 더미 패드 인에이블바 신호를 생성하는 제5 인버터;및
    상기 제2 회로부와 이에 대응되는 제3 본딩 패드 사이에 연결되며 게이트에 상기 더미 패드 인에이블바 신호가 입력되는 제 10 PMOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  16. 제3 항에 있어서, 상기 블록킹 회로와 전기적으로 연결되어 상기 블록킹 회로에 상기 더미 패드 인에이블 신호를 제공하는 제4 본딩 패드를 더 포함하는 것을 특징으로 하는 반도체 칩.
  17. 제1 항에 있어서, 상기 제1 회로부는 데이터 저장 회로부, 데이터 처리 회로부 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 칩.
  18. 제1 항에 있어서, 상기 제2 회로부는 테스트 로직 회로부를 포함하는 것을 특징으로 하는 반도체 칩.
  19. 제1 항에 있어서, 상기 회로부들은 패키지의 종류나 적용되는 어플리케이션에 따라서 상기 제1 회로부에 포함되거나 상기 제2 회로부에 포함되는 적어도 하나의 옵셔널 회로부를 포함하는 것을 특징으로 하는 반도체 칩.
  20. 제19 항에 있어서, 상기 옵셔널 회로부는 동시에 사용이 불가능한 배타적 옵셔널 회로부들을 포함하는 것을 특징으로 하는 반도체 칩.
  21. 제20 항에 있어서, 상기 배타적 옵셔널 회로부들에 대응되는 본딩 패드들에 전기적으로 연결되며 상기 배타적 옵셔널 회로부들에 대응되는 본딩 패드들에 동시에 인에이블 신호가 입력되는 경우에 상기 인에이블 신호들에 응답하여 상기 더미 패드 인에이블 신호를 생성하는 더미 패드 인에이블 신호 생성부;및
    상기 배타적 옵셔널 회로부들과 이들에 대응되는 본딩 패드들 사이에 각각 연결되며 상기 더미 패드 인에이블 신호에 응답하여 상기 배타적 옵셔널 회로부들에 디스에이블 신호를 제공하는 디스에이블 신호 제공부들;
    을 더 포함하는 것을 특징으로 하는 반도체 칩.
  22. 제21 항에 있어서, 상기 더미 패드 인에이블 신호 생성부는 상기 배타적 옵셔널 회로부들에 대응되는 본딩 패드들을 통해 입력되는 신호들을 낸드링하여 상기 더미 패드 인에이블 신호를 생성하는 제3 낸드 게이트;및
    상기 더미 패드 인에이블 신호를 반전하여 더미 패드 인에이블바 신호를 생성하는 제5 인버터;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  23. 제21 항에 있어서, 상기 각각의 디스에이블 신호 제공부들은 자신과 연결된 상기 본딩 패드를 통해 입력되는 신호와 상기 더미 패드 인에이블 신호를 낸드링하는 제4 낸드 게이트;및
    상기 제4 낸드 게이트의 출력 신호를 반전하여 상기 디스에이블 신호를 생성하여 상기 디스에이블 신호를 상기 배타적 옵셔널 회로부로 출력하는 제6 인버터;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  24. 제23 항에 있어서, 상기 각각의 디스에이블 신호 제공부들은 자신과 연결된 상기 본딩 패드를 통해 입력되는 신호를 버퍼링하는 입력 버퍼;및
    상기 입력 버퍼에서 출력되는 신호를 지연시키어 상기 제3 낸드 게이트의 입력측에 제공하는 지연 회로;
    를 더 포함하는 것을 특징으로 하는 반도체 칩.
  25. 복수개의 접속 패드들이 형성된 갖는 기판;
    상기 기판상에 스택되며 패키지 레벨에서 사용되는 적어도 하나의 제1 회로부 및 패키지 레벨에서 사용되지 않는 적어도 하나의 제2 회로부를 포함하는 회로부들과, 상기 회로부들에 각각 대응되며 대응하는 회로부들과 전기적으로 연결된 본딩 패드들과, 상기 제2 회로부와 이에 대응되는 본딩 패드 사이에 연결되며 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 이에 대응되는 본딩 패드간을 전기적으로 분리하는 블록킹 회로를 각각 포함하는 반도체 칩들; 및
    상기 제1 회로부에 대응되는 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 본딩 와이어를 포함하는 것을 특징으로 하는 스택 패키지.
  26. 제25 항에 있어서, 상기 반도체 칩들은 상기 본딩 패드들이 노출되도록 계단형으로 스택된 것을 특징으로 하는 스택 패키지.
  27. 제25 항에 있어서, 상기 각 반도체 칩들의 상기 제1 회로부는 함께 스택된 다른 반도체 칩들의 제1 회로부와 전기적으로 연결되어도 무방한 제1 그룹의 제1 회로부;및
    함께 스택된 다른 반도체 칩들의 제1 회로부와 전기적으로 연결되어서는 안되는 제2 그룹의 제1 회로부를 포함하는 것을 특징으로 하는 스택 패키지.
  28. 제27 항에 있어서, 상기 각 반도체 칩들의 상기 본딩 패드들은, 상기 제1 그룹의 제1 회로부에 대응되는 제1 본딩 패드;
    상기 제2 그룹의 제1 회로부에 대응되는 제2 본딩 패드;및
    상기 제2 회로부에 대응되는 제3 본딩 패드;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  29. 제28 항에 있어서, 상기 본딩 와이어는,
    상기 반도체 칩들의 상기 제1 본딩 패드와 상기 기판의 접속 패드들을 전기적으로 연결하는 제1 본딩 와이어;및
    상기 반도체 칩들의 상기 제2 본딩 패드와 상기 기판의 접속 패드들을 각각 전기적으로 연결하는 제2 본딩 와이어들;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  30. 제29 항에 있어서, 상기 제1 본딩 와이어들 및 제2 본딩 와이어들 중 적어도 하나는 상기 제3 본딩 패드를 경유하도록 형성된 것을 특징으로 하는 스택 패키지.
  31. 제28 항에 있어서, 상기 제3 본딩 패드는 상기 제1,제2 본딩 패드와 동일한 사이즈를 갖는 것을 특징으로 하는 스택 패키지.
  32. 제28 항에 있어서, 상기 제3 본딩 패드는 상기 제1,제2 본딩 패드보다 큰 사이즈를 갖는 것을 특징으로 하는 스택 패키지.
  33. 제28 항에 있어서, 상기 블록킹 회로는 상기 제3 본딩 패드에 소오스가 연결되고 상기 제2 회로부에 드레인이 연결되고 게이트에 상기 더미 패드 인에이블 신호가 입력되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 스택 패키지.
  34. 제28 항에 있어서, 상기 블록킹 회로는 상기 제3 본딩 패드에 드레인이 연결되고 상기 제2 회로부에 소오스가 연결되고 게이트에 상기 더미 패드 인에이블 신호가 입력되는 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 스택 패키지.
  35. 제28 항에 있어서, 상기 블록킹 회로는 상기 제2 회로부와 상기 제3 본딩 패드 사이에 연결된 퓨즈를 포함하는 것을 특징으로 하는 스택 패키지.
  36. 제35 항에 있어서, 상기 퓨즈는 상기 제3 본딩 패드에 입력된 상기 더미 패드 인에이블 신호에 응답하여 절단된 것을 특징으로 하는 스택 패키지.
  37. 제28 항에 있어서, 상기 블록킹 회로는 상기 제2 회로부 및 이에 대응되는 제3 본딩 패드 사이에 연결되며 상기 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 상기 제3 본딩 패드 사이를 전기적으로 분리하는 입력 버퍼를 포함하는 것을 특징으로 하는 스택 패키지.
  38. 제 37항에 있어서, 상기 입력 버퍼는 입력 인에이블바 신호를 반전하여 입력 인에이블 신호를 생성하는 제1 인버터;
    상기 입력 인에이블 신호와 상기 더미 패드 인에이블 신호를 낸드링하여 입력 버퍼 인에이블 컨트롤바 신호를 생성하는 제1 낸드 게이트;
    상기 입력 버퍼 인에이블 컨트롤바 신호를 반전하여 입력 버퍼 인에이블 컨트롤 신호를 출력하는 제2 인버터;
    일단이 전원 전압에 연결되고 게이트에 상기 입력 버퍼 인에이블 컨트롤바 신호가 입력되는 제1 PMOS 트랜지스터;
    일단이 상기 제1 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제3 본딩 패드에 연결된 제2 PMOS 트랜지스터;
    일단이 상기 제2 PMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트가 상기 제3 본딩 패드에 연결된 제1 NMOS 트랜지스터;
    일단이 상기 제2 PMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트에 상기 입력 버퍼 인에이블 컨트롤 신호가 입력되는 제2 NMOS 트랜지스터;
    일단이 전원 전압에 연결되고 타단이 제2 회로부에 연결되고 게이트가 상기 제2 NMOS 트랜지스터의 일단에 연결된 제3 PMOS 트랜지스터;및
    일단이 상기 제2 회로부에 연결되고 타단이 접지 전압에 연결되고 게이트가 상기 제2 NMOS 트랜지스터의 일단에 연결된 제3 NMOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  39. 제28 항에 있어서, 상기 블록킹 회로는 상기 제2 회로부 및 이에 대응되는 상기 제3 본딩 패드 사이에 연결되며, 상기 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 상기 제3 본딩 패드 사이를 전기적으로 분리하는 출력 버퍼를 포함하는 것을 특징으로 하는 스택 패키지.
  40. 제39 항에 있어서, 상기 출력 버퍼는 출력 인에이블바 신호를 반전하여 출력 인에이블 신호를 생성하는 제3 인버터;
    상기 출력 인에이블 신호와 상기 더미 패드 인에이블 신호를 낸드링하여 출력 버퍼 인에이블 컨트롤바 신호를 생성하는 제2 낸드 게이트;
    상기 출력 버퍼 인에이블 컨트롤바 신호를 반전하여 출력 버퍼 인에이블 컨트롤 신호를 생성하는 제4 인버터;
    일단이 전원 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤바 신호가 입력되는 제4 PMOS 트랜지스터;
    일단이 상기 제4 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제2 회로부에 연결된 제5 PMOS 트랜지스터;
    일단이 상기 제5 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제2 회로부에 연결된 제4 NMOS 트랜지스터;
    일단이 상기 제4 NMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤 신호가 입력되는 제5 NMOS 트랜지스터;
    일단이 전원전압에 연결되고 타단이 제5 PMOS 트랜지스터의 타단에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤 신호가 입력되는 제6 PMOS 트랜지스터;
    일단이 전원전압에 연결되고 타단이 제1 저항을 통해 상기 제3 본딩 패드에 연결되고 게이트가 상기 제6 PMOS 트랜지스터의 타단에 연결된 제7 PMOS 트랜지스터;
    일단이 전원 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤바 신호가 입력되는 제8 PMOS 트랜지스터;
    일단이 상기 제8 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제2 회로부에 연결된 제9 PMOS 트랜지스터;
    일단이 상기 제9 PMOS 트랜지스터의 타단에 연결되고 게이트가 상기 제2 회로부에 연결된 제6 NMOS 트랜지스터;
    일단이 상기 제6 NMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤 신호가 입력되는 제7 NMOS 트랜지스터;
    일단이 제9 PMOS 트랜지스터의 타단에 연결되고 타단이 접지 전압에 연결되고 게이트에 상기 출력 버퍼 인에이블 컨트롤바 신호가 입력되는 제8 NMOS 트랜지스터;및
    일단이 제2 저항을 통해 상기 제3 본딩 패드에 연결되고 타단이 접지 전압에 연결되고, 게이트가 상기 제8 NMOS 트랜지스터의 일단에 연결된 제9 NMOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  41. 제28 항에 있어서, 상기 블록킹 회로는 상기 제2 회로부 및 이에 대응되는 제3 본딩 패드 사이에 연결되며, 상기 더미 패드 인에이블 신호에 응답하여 상기 제2 회로부와 상기 제3 본딩 패드를 전기적으로 분리하는 트랜스퍼 게이트를 포함하는 것을 특징으로 하는 스택 패키지.
  42. 제41 항에 있어서, 상기 트랜스퍼 게이트는 상기 제2 회로부와 이에 대응되는 제3 본딩 패드 사이에 연결되며 게이트에 상기 더미 패드 인에이블 신호가 입력되는 제 10 NMOS 트랜지스터;
    상기 더미 패드 인에이블 신호를 반전하여 더미 패드 인에이블바 신호를 생성하는 제5 인버터;및
    상기 제2 회로부와 이에 대응되는 제3 본딩 패드 사이에 연결되며 게이트에 상기 더미 패드 인에이블바 신호가 입력되는 제 10 PMOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  43. 제25 항에 있어서, 상기 각각의 반도체 칩들은 상기 블록킹 회로와 전기적으로 연결되어 상기 블록킹 회로에 상기 더미 패드 인에이블 신호를 제공하는 제4 본딩 패드를 더 포함하는 것을 특징으로 하는 스택 패키지.
  44. 제43 항에 있어서, 상기 제4 본딩 패드에 상기 더미 패드 인에이블 신호를 제공하기 위하여 상기 반도체 칩들의 제4 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 제3 본딩 와이어를 더 포함하는 것을 특징으로 하는 스택 패키지.
  45. 제25 항에 있어서, 상기 제1 회로부는 데이터 저장 회로부, 데이터 처리 회로부 중 어느 하나 이상을 포함하고, 상기 제2 회로부는 테스트 로직 회로부를 포함하는 것을 특징으로 하는 스택 패키지.
  46. 제25 항에 있어서, 상기 회로부들은 패키지의 종류나 적용되는 어플리케이션에 따라서 상기 제1 회로부에 포함되거나 상기 제2 회로부에 포함되는 적어도 하나의 옵셔널 회로부를 포함하는 것을 특징으로 하는 스택 패키지.
  47. 제46 항에 있어서, 상기 옵셔널 회로부는 동시에 사용이 불가능한 배타적 옵셔널 회로부들을 포함하는 것을 특징으로 하는 스택 패키지.
  48. 제47에 있어서, 상기 각각의 반도체 칩들은 상기 배타적 옵셔널 회로부들에 대응되는 본딩 패드들에 전기적으로 연결되며 상기 배타적 옵셔널 회로부들에 대응되는 본딩 패드들에 동시에 인에이블 신호가 제공된 경우에 상기 인에이블 신호들에 응답하여 상기 더미 패드 인에이블 신호를 생성하는 더미 패드 인에이블 신호 생성부; 및
    상기 배타적 옵셔널 회로부들과 이들에 대응되는 본딩 패드들 사이에 각각 연결되며 상기 더미 패드 인에이블 신호에 응답하여 상기 배타적 옵셔널 회로부들에 디스에이블 신호를 제공하는 디스에이블 신호 제공부들;
    을 더 포함하는 것을 특징으로 하는 스택 패키지.
  49. 제48에 있어서, 상기 배타적 옵셔널 회로부들에 대응되는 본딩 패드들에 인에이블 신호를 제공하기 위하여 상기 배타적 옵셔널 회로부들에 대응되는 본딩 패드들과 상기 기판의 접속 패드들을 전기적으로 연결하는 제4 본딩 와이어들을 더 포함하는 것을 특징으로 하는 스택 패키지.
  50. 제48 항에 있어서, 상기 더미 패드 인에이블 신호 생성부는 상기 배타적 옵셔널 회로부들에 대응되는 본딩 패드들을 통해 입력되는 신호들을 낸드링하여 상기 더미 패드 인에이블 신호를 생성하는 제3 낸드 게이트;및
    상기 더미 패드 인에이블 신호를 반전하여 더미 패드 인에이블바 신호를 생성하는 제5 인버터;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  51. 제48 항에 있어서, 상기 각각의 디스에이블 신호 제공부들은 자신과 연결된 상기 본딩 패드를 통해 입력되는 신호와 상기 더미 패드 인에이블 신호를 낸드링하는 제4 낸드 게이트;및
    상기 제4 낸드 게이트의 출력 신호를 반전하여 상기 디스에이블 신호를 생성하여 상기 디스에이블 신호를 상기 배타적 옵셔널 회로부로 출력하는 제6 인버터;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  52. 제51 항에 있어서, 상기 각각의 디스에이블 신호 제공부들은 자신과 연결된 상기 본딩 패드를 통해 입력되는 신호를 버퍼링하는 입력 버퍼;및
    상기 입력 버퍼에서 출력되는 신호를 지연시키어 상기 제3 낸드 게이트의 입력측에 제공하는 지연 회로;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
KR1020140046368A 2014-04-18 2014-04-18 반도체 칩 적층 패키지 KR102026979B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140046368A KR102026979B1 (ko) 2014-04-18 2014-04-18 반도체 칩 적층 패키지
TW103134857A TWI628745B (zh) 2014-04-18 2014-10-07 半導體堆疊封裝
US14/526,802 US9208827B2 (en) 2014-04-18 2014-10-29 Semiconductor stacked package
CN201510033761.1A CN105006451B (zh) 2014-04-18 2015-01-23 半导体堆叠封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140046368A KR102026979B1 (ko) 2014-04-18 2014-04-18 반도체 칩 적층 패키지

Publications (2)

Publication Number Publication Date
KR20150120617A true KR20150120617A (ko) 2015-10-28
KR102026979B1 KR102026979B1 (ko) 2019-09-30

Family

ID=54322559

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140046368A KR102026979B1 (ko) 2014-04-18 2014-04-18 반도체 칩 적층 패키지

Country Status (4)

Country Link
US (1) US9208827B2 (ko)
KR (1) KR102026979B1 (ko)
CN (1) CN105006451B (ko)
TW (1) TWI628745B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10298285B2 (en) 2017-01-31 2019-05-21 SK Hynix Inc. Semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170026755A (ko) * 2015-08-27 2017-03-09 삼성디스플레이 주식회사 표시 장치
JP2017050450A (ja) * 2015-09-03 2017-03-09 株式会社東芝 半導体装置
US10020252B2 (en) 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
KR102579877B1 (ko) * 2016-11-22 2023-09-18 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102337647B1 (ko) 2017-05-17 2021-12-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10141932B1 (en) 2017-08-04 2018-11-27 Micron Technology, Inc. Wiring with external terminal
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device
CN109147834B (zh) * 2018-09-27 2024-02-13 长鑫存储技术有限公司 电源系统及半导体封装集合体
KR20220097725A (ko) 2020-12-31 2022-07-08 삼성전자주식회사 반도체 패키지

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000073345A (ko) * 1999-05-10 2000-12-05 윤종용 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로
JP2006164302A (ja) * 2006-01-17 2006-06-22 Renesas Technology Corp 不揮発性記憶装置
JP2008177265A (ja) * 2007-01-17 2008-07-31 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
KR20090000490A (ko) * 2007-06-28 2009-01-07 삼성전자주식회사 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
KR20090113679A (ko) * 2008-04-28 2009-11-02 주식회사 하이닉스반도체 스택 패키지
KR20090131684A (ko) * 2007-05-04 2009-12-29 마이크론 테크놀로지, 인크. 적층된 집적 회로 다이들을 상호접속하기 위한 회로 및 방법
KR20100105536A (ko) * 2007-12-20 2010-09-29 모사이드 테크놀로지스 인코퍼레이티드 데이터 저장 및 적층가능 구성
KR20100117977A (ko) * 2009-04-27 2010-11-04 삼성전자주식회사 반도체 패키지
JP2010278318A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
KR20120006352A (ko) * 2010-07-12 2012-01-18 삼성전자주식회사 고밀도 반도체 패키지, 패키지 온 패키지 및 그의 제조방법
KR20120024099A (ko) * 2010-09-06 2012-03-14 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
JP2012114241A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体チップおよび半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843137B1 (ko) * 2004-12-27 2008-07-02 삼성전자주식회사 반도체 소자 패키지
US8710675B2 (en) * 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands
KR100910229B1 (ko) * 2007-11-13 2009-07-31 주식회사 하이닉스반도체 적층 반도체 패키지
US8304286B2 (en) * 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
KR101685057B1 (ko) * 2010-01-22 2016-12-09 삼성전자주식회사 반도체 소자의 적층 패키지
US8982581B2 (en) * 2010-06-30 2015-03-17 Xilinx, Inc. Electro-static discharge protection for die of a multi-chip module
JP5587123B2 (ja) * 2010-09-30 2014-09-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102033784B1 (ko) * 2012-07-13 2019-10-17 에스케이하이닉스 주식회사 칩 스택 패키지 및 이를 포함하는 시스템 인 패키지와 그 동작방법

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000073345A (ko) * 1999-05-10 2000-12-05 윤종용 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로
JP2006164302A (ja) * 2006-01-17 2006-06-22 Renesas Technology Corp 不揮発性記憶装置
JP2008177265A (ja) * 2007-01-17 2008-07-31 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
KR20090131684A (ko) * 2007-05-04 2009-12-29 마이크론 테크놀로지, 인크. 적층된 집적 회로 다이들을 상호접속하기 위한 회로 및 방법
KR20090000490A (ko) * 2007-06-28 2009-01-07 삼성전자주식회사 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
KR20100105536A (ko) * 2007-12-20 2010-09-29 모사이드 테크놀로지스 인코퍼레이티드 데이터 저장 및 적층가능 구성
KR20090113679A (ko) * 2008-04-28 2009-11-02 주식회사 하이닉스반도체 스택 패키지
KR20100117977A (ko) * 2009-04-27 2010-11-04 삼성전자주식회사 반도체 패키지
JP2010278318A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
KR20120006352A (ko) * 2010-07-12 2012-01-18 삼성전자주식회사 고밀도 반도체 패키지, 패키지 온 패키지 및 그의 제조방법
KR20120024099A (ko) * 2010-09-06 2012-03-14 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
JP2012114241A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体チップおよび半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10298285B2 (en) 2017-01-31 2019-05-21 SK Hynix Inc. Semiconductor device

Also Published As

Publication number Publication date
CN105006451B (zh) 2018-11-02
TW201541559A (zh) 2015-11-01
KR102026979B1 (ko) 2019-09-30
CN105006451A (zh) 2015-10-28
TWI628745B (zh) 2018-07-01
US9208827B2 (en) 2015-12-08
US20150302900A1 (en) 2015-10-22

Similar Documents

Publication Publication Date Title
KR20150120617A (ko) 반도체 칩 적층 패키지
US10276220B2 (en) ZQ calibration method of memory device with shared ZQ pin and memory device performing the ZQ calibration method
US9245825B2 (en) I/O pin capacitance reduction using TSVS
CN106815177B (zh) 具有多列的半导体装置
TW202236267A (zh) 半導體裝置
US20200219582A1 (en) Integrated circuit chip and die test without cell array
US11164833B2 (en) Semiconductor device using wires and stacked semiconductor package
US9318420B2 (en) Chip stack packages, system in packages including the same, and methods of operating the same
US8788738B2 (en) Semiconductor device and method of manufacturing the same
US9576936B2 (en) Semiconductor system having semiconductor apparatus and method of determining delay amount using the semiconductor apparatus
KR20150034305A (ko) 반도체 칩 및 이를 갖는 스택 패키지
US10403331B2 (en) Semiconductor device having a floating option pad, and a method for manufacturing the same
CN109920455B (zh) 半导体存储装置、其制造方法及数据选通信号的输出方法
US8369176B2 (en) Multi-chip memory device
KR20150145873A (ko) 신호 전달을 위한 주 경로 및 우회 경로를 갖는 집적 회로 및 그것을 포함하는 집적 회로 패키지
US9177906B1 (en) Semiconductor package including an extended bandwidth
US10255954B1 (en) Memory device
US20040190328A1 (en) Semiconductor memory integrated circuit
US9443826B2 (en) Stack package and reduction of standby current
US20140353664A1 (en) Semiconductor chip, semiconductor apparatus having the same and method of arranging the same
KR20110004649A (ko) 멀티칩 시스템
JP2015028802A (ja) 半導体装置
JP2015041400A (ja) 積層型半導体装置
KR20140088782A (ko) 3차원 적층 반도체 집적회로
KR102083497B1 (ko) 반도체 장치, 이를 제조하는 방법, 및 이를 포함하는 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant