TW202236267A - 半導體裝置 - Google Patents

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TW
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semiconductor device
buffer
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TW111104673A
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奧野晋也
長坂繁輝
小內俊之
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日商鎧俠股份有限公司
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Abstract

根據實施形態，本發明之半導體裝置具備記憶電路、第1 FIFO、第2 FIFO、及輸入輸出電路。上述記憶電路輸出資料。上述第1 FIFO自上述記憶電路接收資料，與第1時脈信號同步地輸出資料。上述第2 FIFO接收自上述第1 FIFO輸出之資料，與上述第1時脈信號同步地輸出資料。上述輸入輸出電路輸出自上述第2 FIFO輸出之資料。上述第2 FIFO較第1 FIFO更接近上述輸入輸出電路而配置。

Description

半導體裝置
本發明之實施形態係關於一種半導體裝置。
近年來，於半導體裝置中，處理越來越大量之資料，從而需要高速之資料傳輸。自核心電路向輸入輸出電路傳輸之資料與外部讀出用時脈係非同步動作。因此，於半導體裝置中，為了使資料傳輸與外部讀出用時脈同步化，而使用FIFO(first-in first-out，先進先出)電路(以下，簡稱為｢FIFO｣)。FIFO配置於儘可能距各輸入輸出電路等距離之位置，將相對於讀出用時脈而同步化之資料向各輸入輸出電路分配及傳輸。
本發明之實施形態提供一種可減少讀出用時脈與輸出資料之同步之偏移之半導體裝置。 實施形態之半導體裝置具備記憶電路、第1 FIFO、第2 FIFO、及輸入輸出電路。上述記憶電路輸出資料。上述第1 FIFO自上述記憶電路接收資料，與第1時脈信號同步地輸出資料。上述第2 FIFO接收自上述第1 FIFO輸出之資料，與上述第1時脈信號同步地輸出資料。上述輸入輸出電路輸出自上述第2 FIFO輸出之資料。上述第2 FIFO較第1 FIFO更接近上述輸入輸出電路而配置。
[相關申請案] 本申請案享有以美國臨時專利申請案62/167703號(申請日：2015年5月28日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案，而包含基礎申請案之所有內容。 以下，參照圖式，對實施形態之半導體裝置進行說明。於以下之說明中，對具有相同功能及構成之構成要素標註相同符號。又，以下所示之各實施形態係例示用以使該實施形態之技術思想具體化之裝置或方法者，構成零件之材質、形狀、構造、配置等並不特定於下述者。 1.第1實施形態 對第1實施形態之半導體裝置進行說明。 1.1半導體裝置之構成 圖1係表示第1實施形態之半導體裝置之電路構成之佈局圖。半導體裝置100具備核心電路10、第1 FIFO(first-in first-out)20、第2 FIFO(first-in first-out)30-0、30-1、30-2、…、30-7、輸入輸出焊墊40-0、40-1、40-2、…、40-7、及其他焊墊40-8、40-9、…、40-n。半導體裝置100包含1個半導體晶片。此處，n為9以上之自然數。 核心電路10例如包含NAND(Not And，反及)快閃記憶體等記憶電路11及緩衝電路12。記憶電路11具有記憶資料之複數個記憶胞。緩衝電路12暫時記憶自記憶電路11讀出之資料或寫入至記憶電路11之資料。緩衝電路12將所記憶之資料向FIFO20輸出。此時，緩衝電路12係以第1位元數(例如64位元)之匯流排寬度向FIFO20傳輸資料。 FIFO20記憶自緩衝電路12輸出之資料。進而，FIFO20與自外部分別供給至焊墊40-8、40-9之讀出賦能信號REn、BREn同步地，將所記憶之資料向FIFO30-0～30-7輸出。此時，FIFO20係以上述第1位元數(例如64位元)之匯流排寬度向FIFO30-0～30-7傳輸資料。即，自FIFO20向FIFO30-0～30-7之資料傳輸係以與自核心電路10向FIFO20之資料傳輸相同之匯流排寬度而進行。 FIFO30-0～30-7記憶自FIFO20輸出之資料。進而，FIFO30-0～30-7與讀出賦能信號REn、BREn同步地，將所記憶之資料分別向輸入輸出焊墊40-0～40-7輸出。 輸入輸出焊墊40-0～40-7將資料輸出至外部、或自外部輸入資料。如上所述，焊墊40-8、40-9係自外部供給讀出賦能信號REn、BREn之焊墊。讀出賦能信號BREn係讀出賦能信號REn之相位反轉信號。焊墊40-8～40-n係輸入輸出其他電源或信號、例如電源電壓VCC、基準電壓(例如，接地電壓VSS)、或指令等之焊墊。 1.2另一半導體裝置之構成 作為第1實施形態之另一半導體裝置，係表示為了確保較大之記憶體容量，而應用於多晶片封裝體之例。 圖2係表示第1實施形態之多晶片封裝體之剖面構造之圖。多晶片封裝體200係於封裝基板210上配置介面晶片(半導體晶片)220及積層核心晶片230而封裝化。積層核心晶片230具有經積層之複數個核心晶片(半導體晶片)230a、230b、…、230h。於封裝基板210與積層核心晶片230之間配置有介面晶片220。複數個核心晶片230a～230h積層之方式係使用TSV(Through Silicon Via，矽貫通電極)方式。 以下，對多晶片封裝體200之構成進行詳細敍述。於封裝基板210之上表面上設置有介面晶片220。於介面晶片220及封裝基板210之上表面之上方設置有積層核心晶片230。 積層核心晶片230包含複數個核心晶片230a～230h。複數個核心晶片230a～230h自下方側(封裝基板210側)起依序積層。至少於除最上層之核心晶片230h以外之各核心晶片230a～230g設置有自其上表面到達至下表面之TSV(貫通電極)231。TSV231係自各核心晶片之上表面電性導通至下表面之導通孔。於各TSV231之間設置有凸塊232。TSV231及凸塊232將各核心晶片230a～230h與介面晶片220之間電性連接。 於最下層之核心晶片220a之下表面上設置有配線233。於該配線233與介面晶片220之間設置有凸塊221。另一方面，於配線233與封裝基板210之間設置有凸塊211。例如，核心晶片230a經由TSV231及凸塊221電性連接於介面晶片220。又，核心晶片230b經由第1 TSV231、凸塊232、第2 TSV231、及凸塊221電性連接於介面晶片220。 於封裝基板210之下表面上設置有凸塊212。於半導體裝置為BGA(Ball grid array，球狀柵格陣列)封裝之情形時，凸塊212係焊錫球。封裝基板210經由凸塊212電性連接於外部。 積層核心晶片230包含核心電路例如NAND快閃記憶體等記憶電路、及控制記憶電路之記憶體控制器。記憶電路記憶資料，又，輸出所記憶之資料。即，積層核心晶片230記憶來自外部之資料等，又，將所記憶之資料向介面晶片220輸出。 介面晶片220包含介面電路。介面電路包含邏輯電路及類比電路等。介面晶片220於封裝基板210與積層核心晶片230之間，傳輸資料及其他電源或信號、例如電源電壓VCC、基準電壓(例如接地電壓VSS)、或指令等。 封裝基板210將自介面晶片220輸出之資料輸出至外部。又，自外部對封裝基板210供給資料及其他電源或信號、例如電源電壓VCC、接地電壓VSS、或指令等。封裝基板210經由介面晶片220將資料供給至積層核心晶片230。封裝基板210經由介面晶片220或者直接將電源電壓VCC或接地電壓VSS供給至積層核心晶片230。 圖3係表示圖2所示之多晶片封裝體200之介面晶片220之構成之佈局圖。介面晶片220具備凸塊221、第1 FIFO20、第2 FIFO30-0、30-1、30-2、…、30-7、輸入輸出焊墊40-0、40-1、40-2、…、40-7、及其他焊墊40-8、40-9、…、40-(n-1)、40-n。 凸塊221連接於積層核心晶片230之記憶電路。進而，凸塊221連接於FIFO20。其他FIFO30-0～30-7、輸入輸出焊墊40-0～40-7、及焊墊40-8～40-n於介面晶片220上之佈局不同，但連接及功能與上述圖所示之半導體裝置相同。 介面晶片220內之FIFO20自積層核心晶片230內之核心晶片230a～230h之記憶電路接收資料，將所接收之資料向FIFO30-0～30-7傳輸。對複數個核心晶片230a～230h設置有1個介面晶片220。介面晶片220係由複數個核心晶片230a～230h所共用之晶片。 1.3核心電路至輸入輸出焊墊之構成 圖4係表示第1實施形態之多晶片封裝體200中之核心電路10至輸入輸出焊墊40-0～40-9之構成之概略圖。積層核心晶片230內之核心電路10將所記憶之資料向介面晶片220內之FIFO20輸出。此時，核心電路10係以第1位元數(例如，64位元)之匯流排寬度向FIFO20傳輸資料。即，積層核心晶片230經由TSV231以第1位元數(例如，64位元)之匯流排寬度將資料向介面晶片220傳輸。FIFO20保持自核心電路10輸出之資料。自外部經由焊墊40-8、40-9對FIFO20供給有讀出賦能信號REn、BREn來作為讀出用時脈信號。可使用讀出賦能信號REn、BREn中之任一信號，但此處係使用讀出賦能信號REn。 FIFO20與讀出賦能信號REn同步地，將所保持之資料向FIFO30-0～30-7輸出。此時，FIFO20係以上述第1位元數(例如，64位元)之匯流排寬度將資料向FIFO30-0～30-7傳輸。即，自介面晶片220內之FIFO20向FIFO30-0～30-7之資料傳輸係以與自積層核心晶片230向介面晶片220之資料傳輸相同之匯流排寬度而進行。FIFO30-0～30-7保持自FIFO20輸出之資料。 對FIFO30-0～30-7供給有讀出賦能信號REn、BREn來作為讀出用時脈信號。FIFO30-0～30-7與讀出賦能信號REn同步地，將所保持之資料分別向輸入輸出焊墊40-0～40-7輸出。FIFO30-0～30-7之各者分別配置於較FIFO20與輸入輸出焊墊40-0～40-7之各者之配線之中間點更靠輸入輸出焊墊40-0～40-7側。再者，於FIFO30-0～30-7與輸入輸出焊墊40-0～40-7之間配置有多工器及輸入輸出電路等，但此處將其等省略。 繼而，對圖1及4所示之核心電路10至1個輸入輸出焊墊40-0之構成進行詳細說明。核心電路10至其他輸入輸出焊墊40-1、40-2、…、40-7之各者之構成係與核心電路10至輸入輸出焊墊40-0之構成相同。自核心電路10至FIFO20、及自FIFO20至FIFO30-0～30-7，係以64位元之匯流排寬度傳輸資料。此處，FIFO30-0～30-7包含8個FIFO，故而於FIFO20與FIFO30-0之間，匯流排寬度成為1/8，而以8位元之匯流排寬度傳輸資料。同樣地，於FIFO20與FIFO30-1～FIFO30-7之各者之間，亦是匯流排寬度成為1/8，而以8位元之匯流排寬度傳輸資料。 圖5係表示核心電路10至輸入輸出焊墊40-0之詳細之電路構成之圖。此處，於FIFO20至FIFO30-0之間，匯流排寬度為8位元，故而係以對應於FIFO30-0之8位元之匯流排寬度之量表示核心電路10至FIFO20之間。 如圖示般，核心電路10與FIFO20之間係藉由資料匯流排DB10-0、DB10-1、DB10-2、…、DB10-7而連接。FIFO20與FIFO30-0之間係藉由資料匯流排DB20-0、DB20-1、DB20-2、…、DB20-7而連接。 於FIFO30-0與輸入輸出焊墊40-0之間配置有多工器31e、31o。於多工器31e、31o與輸入輸出焊墊40-0之間配置有多工器32。即，於FIFO30-0之後段並聯地配置有多工器31e、31o，於多工器31e、31o之後段配置有多工器32。 FIFO30-0與多工器31e之間係藉由資料匯流排DB30-0、DB30-1、DB30-2、DB30-3而連接。FIFO30-0與多工器31o之間係藉由資料匯流排DB30-4、DB30-5、DB30-6、DB30-7而連接。多工器31e、31o與多工器32之間係分別藉由資料匯流排DB31-e、DB31-o而連接。進而，多工器32與輸入輸出焊墊40-0之間係藉由資料匯流排DB32而連接。 多工器31e自利用資料匯流排DB30-0、DB30-1、DB30-2、DB30-3輸入之4個資料選擇1個資料而輸出。多工器31o自利用資料匯流排DB30-4、DB30-5、DB30-6、DB30-7輸入之4個資料選擇1個資料而輸出。多工器32自利用資料匯流排DB31-e、DB31-o輸入之2個資料選擇1個資料而輸出。 又，自外部將讀出賦能信號REn供給至焊墊40-8。供給至焊墊40-8之讀出賦能信號REn被供給至多工器32。 於連接於焊墊40-8且傳送讀出賦能信號REn之配線依序連接有分頻電路33及脈衝寬度調整電路34。分頻電路33例如對讀出賦能信號REn進行4分頻，將經分頻之時脈信號CLKB供給至多工器31e、31o。脈衝寬度調整電路34調整利用分頻電路33分頻後之時脈信號CLKB之脈衝寬度，並將經調整之時脈信號CLKA供給至FIFO20及FIFO30-0。具體而言，脈衝寬度調整電路34係以如下方式調整脈衝寬度，即，藉由使時脈信號CLKB之脈衝之「H(High)」部分變長，即便於脈衝波形稍微變形之情形時，亦使FIFO20及FIFO30-0正常動作。 1.4核心電路至輸入輸出焊墊之電路動作 圖6係圖5所示之電路中之時脈信號與資料輸入輸出之時序圖。圖7係表示符合圖6所示之時序圖之資料傳輸之狀態之圖。 核心電路10保持even側之資料與odd側之資料。even側之資料係自資料匯流排DB10-0～DB10-3輸出。odd側之資料係自資料匯流排DB10-4～DB10-7輸出。此處，對even側之資料之輸出進行說明。odd側之資料之輸出係與even側相同，故而省略記載。 核心電路10經由資料匯流排DB10-0～DB10-3向FIFO20輸出資料。對FIFO20供給有時脈信號PICLK、及經4分頻後之時脈CLKA-0～時脈CLKA-3。 FIFO20與時脈信號PICLK同步地，依序保持自核心電路10輸出之資料。具體而言，FIFO20與時脈信號PICLK之第1時脈同步地，保持資料a、b、c、d(DATA-0)。接著，FIFO20與時脈信號PICLK之第2時脈同步地，保持資料0、1、2、3(DATA-1)。然後，FIFO20與時脈信號PICLK之第3時脈同步地，保持資料4、5、6、7(DATA-2)。以後同樣地，保持資料，FIFO20與時脈信號PICLK之第8時脈同步地，保持資料W、X、Y、Z(DATA-7)。藉此，FIFO20例如保持even側之4位元組之資料。若加上經由資料匯流排DB10-4～DB10-7輸入之odd側之資料，則FIFO20例如保持8位元組之資料。再者，此處僅表示FIFO20所具有之64位元之匯流排寬度中之8位元之量，故而雖然資料保持容量為8位元組，但於FIFO20整體，資料保持容量為64位元組。 又，自外部輸入之讀出賦能信號(時脈信號)REn被供給至分頻電路33及多工器32。分頻電路33對讀出賦能信號REn進行分頻，而產生4個時脈信號CLKB-0、CLKB-1、CLKB-2、CLKB-3。該等時脈信號CLKB-0～CLKB-3被供給至脈衝寬度調整電路34、FIFO30-0、及多工器31e、31o。以後，將包含時脈信號CLKB-0～CLKB-3之時脈信號記作CLKB。 脈衝寬度調整電路34調整時脈信號CLKB-0～CLKB-3之脈衝寬度，分別產生時脈信號CLKA-0、CLKA-1、CLKA-2、CLKA-3。該等時脈信號CLKA-0～CLKA-3被供給至FIFO20及FIFO30-0。再者，於圖6中，為了便於進行說明，時脈信號CLKA-0～CLKA-3係以與時脈信號CLKB-0～CLKB-3相同之波形而表示，但實際上係使用不同波形。以後，將包含時脈信號CLKA-0～CLKA-3之時脈信號記作CLKA。 接著，FIFO20與時脈信號CLKA同步地，依序將所保持之資料向FIFO30-0輸出。具體而言，FIFO20與時脈信號CLKA-0之第1週期之時脈(0)之上升同步地，輸出資料「0」(DATA0)。然後，FIFO20與時脈信號CLKA-1之第1週期之時脈(1)之上升同步地，輸出資料「1」(DATA1)。繼而，FIFO20與時脈信號CLKA-2之第1週期之時脈(2)之上升同步地，輸出資料「2」(DATA2)。進而，FIFO20與時脈信號CLKA-3之第1週期之時脈(3)之上升同步地，輸出資料「3」(DATA3)。再者，此處係表示FIFO20輸出上述資料0、1、2、3之前已經輸出資料a、b、c、d之例。 接著，將自FIFO20輸出之資料保持於FIFO30-0。FIFO30-0與時脈信號CLKA同步地，保持資料0、1、2、3。具體而言，FIFO30-0與時脈信號CLKA-0之第1週期之時脈(0)之上升同步地，保持資料「0」(DATA0)。然後，FIFO30-0與時脈信號CLKA-1之第1週期之時脈(1)之上升同步地，保持資料「1」(DATA1)。繼而，FIFO30-0與時脈信號CLKA-2之第1週期之時脈(2)之上升同步地，保持資料「2」(DATA2)。進而，FIFO30-0與時脈信號CLKA-3之第1週期之時脈(3)之上升同步地，保持資料「3」(DATA3)。 另一方面，odd側之資料藉由與上述even側之資料相同之輸入輸出動作，被輸入至FIFO30-0。再者，FIFO30-0例如將even側之4位元之資料與odd側之4位元之資料保持，而合併保持8位元(1位元組)之資料。若將所有FIFO30-0～30-7合併，則保持8位元組之資料。 接著，FIFO30-0及多工器31e、31o與時脈信號CLKB同步地，輸出保持於FIFO30-0之資料，並且自該等資料選擇1個資料並輸出。藉此，多工器31e與時脈信號CLKB同步地，輸出even側之資料(DATA-e)。另一方面，多工器31o與時脈信號CLKB同步地，輸出odd側之資料(DATA-o)。 具體而言，多工器31e與時脈信號CLKB-0之第1週期之時脈(a)之上升同步地，輸出資料「a」(DATA-e)。接著，多工器31e與時脈信號CLKB-1之第1週期之時脈(b)之上升同步地，輸出資料「b」(DATA-e)。然後，多工器31e與時脈信號CLKB-2之第1週期之時脈(c)之上升同步地，輸出資料「c」(DATA-e)。進而，多工器31e與時脈信號CLKB-3之第1週期之時脈(d)之上升同步地，輸出資料「d」(DATA-e)。 另一方面，多工器31o與時脈信號CLKB-0之第1週期之時脈(a)之上升同步地，輸出資料「a」(DATA-o)。接著，多工器31o與時脈信號CLKB-1之第1週期之時脈(b)之上升同步地，輸出資料「b」(DATA-o)。然後，多工器31o與時脈信號CLKB-2之第1週期之時脈(c)之上升同步地，輸出資料「c」(DATA-o)。進而，多工器31o與時脈信號CLKB-3之第1週期之時脈(d)之上升同步地，輸出資料「d」(DATA-o)。 接著，將自多工器31e輸出之even側之資料輸入至多工器32。另一方面，亦將自多工器31o輸出之odd側之資料輸入至多工器32。 多工器32與讀出賦能信號REn同步地，將輸入至多工器32之資料向輸入輸出焊墊40-0輸出。具體而言，多工器32與讀出賦能信號REn之時脈(a)之上升同步地，輸出even側之資料「a」(DATA-e)。多工器32與讀出賦能信號REn之時脈(a)之下降同步地，輸出odd側之資料「a」(DATA-o)。 繼而，多工器32與讀出賦能信號REn之時脈(b)之上升同步地，輸出even側之資料「b」(DATA-e)。多工器32與讀出賦能信號REn之時脈(b)之下降同步地，輸出odd側之資料「b」(DATA-o)。同樣地，多工器32與讀出賦能信號REn之時脈(c)、(d)、…、(3)、…之上升及下降同步地，輸出even側及odd側之資料「c」、「d」、…、「3」、…。再者，係利用「a」、「b」、「c」、…等相同符號表示even側及odd側之資料，但even側與odd側之資料亦可為不同值。 又，雖然表示有將核心電路10與FIFO20之間、及FIFO20與FIFO30-0～30-7之間之匯流排寬度設為64位元，將FIFO20與FIFO30-0～30-7之各者之間之匯流排寬度設為8位元之例，但並不限於此，該等匯流排寬度可根據封裝形式自由地變更。 又，雖然表示有圖7中之FIFO20之資料保持容量為8位元組、FIFO30-0之資料保持容量為1位元組、圖1及4中之FIFO20之資料保持尺寸為64位元組、將FIFO30-0～FIFO30-7合併之資料保持尺寸為8位元組之例，但並不限於此，第1 FIFO20與第2 FIFO30之資料保持容量可根據封裝形式自由地變更。 1.5第1實施形態之效果 於第1實施形態中，於輸出資料之記憶電路與輸入輸出焊墊(或輸入輸出電路)之間配置第1 FIFO20與第2 FIFO30，藉由第1 FIFO20使記憶電路之輸出資料相對於讀出用時脈(輸出用時脈)而同步化，進而，藉由第2 FIFO30使第1 FIFO20之輸出資料相對於讀出用時脈再次同步化。藉此，可減少讀出用時脈與輸出資料之同步之偏移。 進而，於輸入輸出焊墊(或輸入輸出電路)之各者之附近配置第2 FIFO30，藉由第2 FIFO30使輸入輸出焊墊之輸出資料與讀出用時脈同步化。藉此，可更有效地減少輸入輸出焊墊之輸出資料與讀出用時脈之同步之偏移。 以下，使用圖8所示之比較例，對第1實施形態之效果進行詳細敍述。於該比較例中，保持於FIFO20之資料係藉由時脈信號CLKA而同步而向多工器31e、31o輸出。進而，輸入至多工器31e、31o之資料由多工器31e、31o選擇，而向多工器32輸出。 於此種比較例中，與第1實施形態相比，多工器31e、31o至多工器32之距離非常長。因此，於自多工器31e、31o輸出之資料傳輸至多工器32之期間，因配線之電阻及電容、預驅動器之段數增加、或電源雜訊等，而使讀出用時脈與輸出資料之同步之偏移增大。於進行高速之資料傳輸之電路中，要求該同步偏移儘可能小。 根據第1實施形態，利用第1 FIFO將記憶電路之輸出資料同步化之後，藉由配置於輸入輸出焊墊之附近之第2 FIFO將第1 FIFO之輸出資料再次同步化。藉此，可減少讀出用時脈與輸出資料之同步之偏移。 進而，由於第2 FIFO至輸入輸出焊墊之距離極短，故而可減少配線之電阻及電容、削減讀出用時脈與資料輸出之預驅動器之段數、及縮小電源雜訊。進而，由於可縮短第2 FIFO與輸入輸出焊墊之間之距離，故而可減少傳輸資料與讀出用時脈之抖動、及減少工作週期(duty cycle)之不均。 2.第2實施形態 對第2實施形態之半導體裝置進行說明。於第1實施形態中，係於第1 FIFO之後段，於輸入輸出焊墊之附近配置有第2 FIFO，但於第2實施形態中，係表示於輸入輸出焊墊之附近配置有第1 FIFO之例。 2.1核心電路至輸入輸出電路之構成 圖9係表示第2實施形態中之核心電路至1個輸入輸出焊墊之詳細構成之圖。於該半導體裝置中，FIFO20配置於輸入輸出焊墊(或輸入輸出電路)40-0之附近。自核心電路10輸出之資料被輸入至輸入輸出焊墊40-0附近之FIFO20，而保持於FIFO20。其後，FIFO20與時脈信號CLKB同步地，將所保持之資料向多工器31e、31o輸出。輸入至多工器31e、31o之資料由多工器31e、31o及多工器32選擇，而向輸入輸出焊墊40-0輸出。 自核心電路10輸出之資料係直接保持於FIFO20，故而FIFO20之保持資料之容量為64位元以上。其他構成及動作係與第1實施形態相同。 2.2第2實施形態之效果 於第2實施形態中，係藉由配置於輸入輸出焊墊(或輸入輸出電路)之附近之FIFO20而將記憶電路之輸出資料同步化。藉此，可減少讀出用時脈與輸出資料之同步之偏移。 於此情形時，係藉由FIFO20而使自核心電路10輸出之資料相對於讀出用時脈同步化而輸出，故而與第1實施形態所使用之第1 FIFO20同樣地，例如可實現64位元以上之資料保持。又，FIFO20係配置於輸入輸出焊墊之附近，故而無需調整時脈信號CLKB之脈衝寬度。因此，將第1實施形態所使用之脈衝寬度調整電路34刪除。其他構成及效果係與上述第1實施形態相同。 3.變化例等 於第1實施形態中，係將記憶電路11設為包含NAND快閃記憶體者而進行了說明，但並不限定於此，無論為揮發性記憶體還是非揮發性記憶體，可應用於各種種類之半導體記憶裝置。例如，亦可應用於MRAM(Magnetoresistive Random Access Memory，磁阻隨機存取記憶體)、ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)、PCRAM(Phase-Change Random Access Memory，相變隨機存取記憶體)等。 雖然對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
0,1,2,3,4,5,6,7:資料 10:核心電路 11:記憶電路 12:緩衝電路 20:第1 FIFO 30-0~30-7:第2 FIFO 31e:多工器 31o:多工器 32:多工器 33:分頻電路 34:脈衝寬度調整電路 40-0~40-7:輸入輸出焊墊 40-8~40-n:焊墊 100:半導體裝置 200:多晶片封裝體 210:封裝基板 211:凸塊 212:凸塊 220:介面晶片 221:凸塊 230:積層核心晶片 230a~230h:核心晶片 231:TSV 232:凸塊 233:配線 a,b,c,d:資料 CLKA:時脈信號 CLKA-0~CLKA-3:時脈信號 CLKB:時脈信號 CLKB-0~CLKB-3:時脈信號 DATA0~DATA3:資料 DATA-e:資料 DATA-o:資料 DB10-0~DB10-7:資料匯流排 DB20-0~DB20-7:資料匯流排 DB30-0~DB30-7:資料匯流排 DB31-e:資料匯流排 DB31-o:資料匯流排 DB32:資料匯流排 PICLK:時脈信號 REn:讀出賦能信號 W,X,Y,Z:資料
圖1係表示第1實施形態之半導體裝置之電路構成之佈局圖。 圖2係表示第1實施形態之多晶片封裝體之剖面構造之圖。 圖3係表示圖2所示之多晶片封裝體之介面晶片之構成之佈局圖。 圖4係表示第1實施形態之半導體裝置中之核心電路至輸入輸出焊墊之構成之概略圖。 圖5係表示第1實施形態中之核心電路至輸入輸出焊墊之詳細構成之圖。 圖6係圖5所示之電路中之時脈信號與資料輸入輸出之時序圖。 圖7係表示符合圖6所示之時序圖之資料傳輸之狀態之圖。 圖8係表示比較例之核心電路至輸入輸出焊墊之構成之圖。 圖9係表示第2實施形態中之核心電路至輸入輸出焊墊之詳細構成之圖。
10:核心電路
11:記憶電路
12:緩衝電路
20:第1 FIFO
30-0~30-7:第2 FIFO
40-0~40-7:輸入輸出焊墊
40-8~40-n:焊墊
100:半導體裝置

Claims (14)

  1. 一種半導體裝置，其包含： 第1記憶體晶片，其包括第1記憶胞陣列； 第2記憶體晶片，其包括：第2記憶胞陣列；導通孔(via)，其自上述第2記憶體晶片之上表面導通(conduct)至上述第2記憶體晶片之下表面；及第1導電構件；上述第2記憶體晶片係經由上述導通孔而連接至上述第1記憶體晶片；及 半導體晶片，其包括：第2導電構件；第1緩衝器，其經由上述導通孔接收自上述第1記憶體晶片或上述第2記憶體晶片讀取的資料；第2緩衝器，其自上述第1緩衝器接收上述資料；及輸入/輸出電路，其輸出自上述第2緩衝器接收之上述資料； 其中上述第2記憶體晶片之上述第1導電構件與上述半導體晶片之上述第2導電構件接合在一起； 上述第2緩衝器係：與上述第1緩衝器相比，位於較靠近上述輸入/輸出電路。
  2. 如請求項1之半導體裝置，其中 上述第1緩衝器自上述第1記憶體晶片接收複數位元之上述資料； 上述第2緩衝器包括：自上述第1緩衝器接收上述資料之複數個第2緩衝器；且 上述輸入/輸出電路包括：複數個焊墊，其等藉由分別自上述複數個第2緩衝器接收上述資料而輸出上述資料。
  3. 如請求項2之半導體裝置，其中 於上述半導體晶片中， 上述數個第2緩衝器之至少一部分係沿著第1方向設置， 上述數個第2緩衝器之至少另一部分係沿著上述第1方向設置，且 上述第1緩衝器係：於與上述第1方向不同之第2方向上，設置於上述數個第2緩衝器之上述一部分與上述數個第2緩衝器之上述另一部分之間。
  4. 如請求項3之半導體裝置，其中 上述數個焊墊之至少一部分係沿著上述第1方向而設置於上述半導體晶片之頂表面(top surface)側之第1邊緣部分(first edge portion)， 上述數個焊墊之至少另一部分係沿著上述第1方向而設置於上述半導體晶片之上述頂表面側之第2邊緣部分，且 上述第1邊緣部分與上述第2邊緣部分係於上述第2方向上相互對向(opposite from each other)。
  5. 如請求項3之半導體裝置，其中上述數個焊墊係：分別於上述第2緩衝器之附近(vicinity)，而位於上述半導體晶片之上述頂表面側。
  6. 如請求項5之半導體裝置，其中 上述第1緩衝器及上述第2緩衝器係：於上述第2方向上，設置於上述數個焊墊之上述一部分與上述數個焊墊之上述另一部分之間。
  7. 如請求項5之半導體裝置，其中 上述數個第2緩衝器之一者與上述數個焊墊之對應一者之間的距離係：在實體佈局中，小於上述數個第2緩衝器之上述一者與上述數個焊墊之另一者之間的距離。
  8. 如請求項2之半導體裝置，其進一步包含： 第1凸塊，其設置於上述第1記憶體晶片之頂表面側；及 第2凸塊，其設置於上述第1記憶體晶片之背表面(back surface)側；其中 上述第1記憶體晶片包括：第1配線(interconnect)，其自上述第1記憶體晶片之上述背表面側延伸至上述頂表面側； 上述第1凸塊於上述第1配線之一端與上述第1配線電性連接，且 上述第2凸塊於上述第1配線之另一端與上述第1配線電性連接； 其中上述第1記憶體晶片與上述半導體晶片係經由上述第1配線及上述第2凸塊而電性連接。
  9. 如請求項2之半導體裝置，其中 上述第1緩衝器自上述第1記憶體晶片接收上述資料，且與第1時脈(first clock)同步地輸出上述資料。
  10. 如請求項9之半導體裝置，其中 自上述數個焊墊之一者輸出之資料係與第2時脈信號同步；且 上述半導體裝置進一步包含：分頻電路(frequency division circuit)，其將上述第2時脈信號進行分頻(frequency-dividing)，藉而產生上述第1時脈信號。
  11. 如請求項10之半導體裝置，其進一步包含： 多工器，其配置於上述第1緩衝器與上述數個焊墊之上述一者之間，上述多工器於上述第2時脈信號之上升及下降時，輸出上述資料。
  12. 如請求項2之半導體裝置，其中 上述第2記憶體晶片包括：自上述第2記憶體晶片之背表面側延伸至頂表面之第2配線，上述第2記憶體晶片之上述背表面側與上述第1記憶體晶片之上述頂表面側面向彼此，以經由上述第2配線而建立上述第2記憶體晶片與上述第1記憶體晶片之間的電性連接；其中 自上述第2記憶體晶片輸出之資料係經由上述第2配線而輸入至上述半導體晶片之上述第1緩衝器；且 上述第1緩衝器自上述第2記憶體晶片接收上述資料，且與第1時脈同步地輸出上述資料。
  13. 如請求項1之半導體裝置，其中 上述第1記憶體晶片與上述半導體晶片之間的匯流排寬度(bus width)係與上述半導體晶片中之上述第1緩衝器之匯流排寬度相同。
  14. 如請求項1之半導體裝置，其中 上述第1記憶體晶片包括：輸出上述資料之記憶電路。
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