CN106201431B - 半导体装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够减少读出用时钟与输出数据的同步的偏移的半导体装置。根据实施方式，半导体装置具备存储电路、第一FIFO、第二FIFO、及输入输出电路。所述存储电路输出数据。所述第一FIFO自所述存储电路接收数据，与第一时脉信号同步地输出数据。所述第二FIFO接收自所述第一FIFO输出的数据，与所述第一时脉信号同步地输出数据。所述输入输出电路输出自所述第二FIFO输出的数据。所述第二FIFO较第一FIFO更接近所述输入输出电路而配置。

Description

半导体装置
[相关申请案]
本申请案享有以美国临时专利申请案62/167703号(申请日：2015年5月28日)为基础申请案的优先权。本申请案通过参照该基础申请案，而包含基础申请案的所有内容。
技术领域
本发明的实施方式是关于一种半导体装置。
背景技术
近年来，在半导体装置中，处理越来越大量的数据，从而需要高速的数据传输。自核心电路向输入输出电路传输的数据与外部读出用时钟是非同步动作。因此，在半导体装置中，为了使数据传输与外部读出用时钟同步化，而使用FIFO(first-in first-out，先进先出)电路(以下，简称为「FIFO」)。FIFO配置在尽能够能距各输入输出电路等距离的位置，将相对于读出用时钟而同步化的数据向各输入输出电路分配及传输。
发明内容
本发明的实施方式提供一种能够减少读出用时钟与输出数据的同步的偏移的半导体装置。
实施方式的半导体装置具备存储电路、第一FIFO、第二FIFO、及输入输出电路。所述存储电路输出数据。所述第一FIFO自所述存储电路接收数据，与第一时钟信号同步地输出数据。所述第二FIFO接收自所述第一FIFO输出的数据，与所述第一时钟信号同步地输出数据。所述输入输出电路输出自所述第二FIFO输出的数据。所述第二FIFO 较第一FIFO更接近所述输入输出电路而配置。
附图说明
图1是表示第一实施方式的半导体装置的电路构成的布局图。
图2是表示第一实施方式的多芯片封装体的剖面构造的图。
图3是表示图2所示的多芯片封装体的接口芯片的构成的布局图。
图4是表示第一实施方式的半导体装置中的核心电路至输入输出焊垫的构成的概略图。
图5是表示第一实施方式中的核心电路至输入输出焊垫的详细构成的图。
图6是图5所示的电路中的时钟信号与数据输入输出的时序图。
图7是表示符合图6所示的时序图的数据传输的状态的图。
图8是表示比较例的核心电路至输入输出焊垫的构成的图。
图9是表示第二实施方式中的核心电路至输入输出焊垫的详细构成的图。
具体实施方式
以下，参照附图，对实施方式的半导体装置进行说明。在以下的说明中，对具有相同功能及构成的构成要素标注相同符号。另外，以下所示的各实施方式是例示用以使该实施方式的技术思想具体化的装置或方法，构成零件的材质、形状、构造、配置等并不特定为下述实施方式。
1.第一实施方式
对第一实施方式的半导体装置进行说明。
1.1半导体装置的构成
图1是表示第一实施方式的半导体装置的电路构成的布局图。半导体装置100具备核心电路10、第一FIFO(first-in first-out)20、第二FIFO(first-in first-out)30-0、30-1、30-2、…、 30-7、输入输出焊垫40-0、40-1、40-2、…、40-7、及其他焊垫40-8、40-9、…、40-n。半导体装置100包含1个半导体芯片。此处，n为9以上的自然数。
核心电路10例如包含NAND(Not And，反及)闪存等存储电路11及缓冲电路12。存储电路11具有存储数据的多个存储单元。缓冲电路12暂时存储自存储电路11读出的数据或写入至存储电路11的数据。缓冲电路12将所存储的数据向FIFO20输出。此时，缓冲电路12是以第一比特数(例如64比特)的总线宽度向FIFO20传输数据。
FIFO20存储自缓冲电路12输出的数据。进而，FIFO20与自外部分别供给至焊垫40-8、40-9的读出赋能信号REn、BREn同步地，将所存储的数据向FIFO30-0～30-7输出。此时，FIFO20是以所述第一比特数(例如64比特)的总线宽度向FIFO30-0～30-7传输数据。即，自FIFO20向FIFO30-0～30-7的数据传输是以与自核心电路10向FIFO20 的数据传输相同的总线宽度而进行。
FIFO30-0～30-7存储自FIFO20输出的数据。进而，FIFO30-0～30-7与读出赋能信号REn、BREn同步地，将所存储的数据分别向输入输出焊垫40-0～40-7输出。
输入输出焊垫40-0～40-7将数据输出至外部、或自外部输入数据。如上所述，焊垫40-8、40-9是自外部供给读出赋能信号REn、BREn的焊垫。读出赋能信号BREn是读出赋能信号REn的相位反转信号。焊垫40-8～40-n是输入输出其他电源或信号、例如电源电压VCC、基准电压(例如，接地电压VSS)、或指令等的焊垫。
1.2另一半导体装置的构成
作为第一实施方式的另一半导体装置，是表示为了确保较大的存储器容量，而应用于多芯片封装体的例。
图2是表示第一实施方式的多芯片封装体的剖面构造的图。多芯片封装体200是在封装衬底210上配置接口芯片(半导体芯片)220及积层核心芯片230而封装化。积层核心芯片230具有经积层的多个核心芯片(半导体芯片)230a、230b、…、230h。在封装衬底210与积层核心芯片230之间配置着接口芯片220。多个核心芯片230a～230h积层的方式是使用TSV(Through Silicon Via，硅贯通电极)方式。
以下，对多芯片封装体200的构成进行详细叙述。在封装衬底210的上表面上设置着接口芯片220。在接口芯片220及封装衬底210的上表面的上方设置着积层核心芯片 230。
积层核心芯片230包含多个核心芯片230a～230h。多个核心芯片230a～230h自下方侧(封装衬底210侧)起依序积层。至少在除最上层的核心芯片230h以外的各核心芯片230a～230g设置着自其上表面到达至下表面的TSV(贯通电极)231。TSV231是自各核心芯片的上表面电性导通至下表面的通孔。在各TSV231之间设置着凸块232。TSV231及凸块232将各核心芯片230a～230h与接口芯片220之间电性连接。
在最下层的核心芯片220a的下表面上设置着配线233。在该配线233与接口芯片220之间设置着凸块221。另一方面，在配线233与封装衬底210之间设置着凸块211。例如，核心芯片230a经由TSV231及凸块221电性连接在接口芯片220。另外，核心芯片230b经由第一TSV231、凸块232、第二TSV231、及凸块221电性连接在接口芯片 220。
在封装衬底210的下表面上设置着凸块212。在半导体装置为BGA(Ball gridarray，球状栅 格阵列)封装的情况下，凸块212是焊锡球。封装衬底210经由凸块212电性连接在外部。
积层核心芯片230包含核心电路例如NAND闪存等存储电路、及控制存储电路的存储器控制器。存储电路存储数据，另外，输出所存储的数据。即，积层核心芯片230存储来自外部的数据等，另外，将所存储的数据向接口芯片220输出。
接口芯片220包含接口电路。接口电路包含逻辑电路及模拟电路等。接口芯片220在封装衬底210与积层核心芯片230之间，传输数据及其他电源或信号、例如电源电压 VCC、基准电压(例如接地电压VSS)、或指令等。
封装衬底210将自接口芯片220输出的数据输出至外部。另外，自外部对封装衬底210供给数据及其他电源或信号、例如电源电压VCC、接地电压VSS、或指令等。封装衬底210经由接口芯片220将数据供给至积层核心芯片230。封装衬底210经由接口芯片220或者直接将电源电压VCC或接地电压VSS供给至积层核心芯片230。
图3是表示图2所示的多芯片封装体200的接口芯片220的构成的布局图。接口芯片220具备凸块221、第一FIFO20、第二FIFO30-0、30-1、30-2、…、30-7、输入输出焊垫40-0、40-1、40-2、…、40-7、及其他焊垫40-8、40-9、…、40-(n-1)、40-n。
凸块221连接在积层核心芯片230的存储电路。进而，凸块221连接在FIFO20。其他FIFO30-0～30-7、输入输出焊垫40-0～40-7、及焊垫40-8～40-n在接口芯片220上的布局不同，但连接及功能与所述图所示的半导体装置相同。
接口芯片220内的FIFO20自积层核心芯片230内的核心芯片230a～230h的存储电路接收数据，将所接收的数据向FIFO30-0～30-7传输。对多个核心芯片230a～230h设置着1个接口芯片220。接口芯片220是由多个核心芯片230a～230h所共用的芯片。
1.3核心电路至输入输出焊垫的构成
图4是表示第一实施方式的多芯片封装体200中的核心电路10至输入输出焊垫40-0～40-9的构成的概略图。积层核心芯片230内的核心电路10将所存储的数据向接口芯片220内的FIFO20输出。此时，核心电路10是以第一比特数(例如，64比特)的总线宽度向FIFO20传输数据。即，积层核心芯片230经由TSV231以第一比特数(例如， 64比特)的总线宽度将数据向接口芯片220传输。FIFO20保持自核心电路10输出的数据。自外部经由焊垫40-8、40-9对FIFO20供给有读出赋能信号REn、BREn来作为读出用时钟信号。可使用读出赋能信号REn、BREn中的任一信号，但此处是使用读出赋能信号REn。
FIFO20与读出赋能信号REn同步地，将所保持的数据向FIFO30-0～30-7输出。此时，FIFO20是以所述第一比特数(例如，64比特)的总线宽度将数据向FIFO30-0～30-7 传输。即，自接口芯片220内的FIFO20向FIFO30-0～30-7的数据传输是以与自积层核心芯片230向接口芯片220的数据传输相同的总线宽度而进行。FIFO30-0～30-7保持自 FIFO20输出的数据。
对FIFO30-0～30-7供给读出赋能信号REn、BREn来作为读出用时钟信号。 FIFO30-0～30-7与读出赋能信号REn同步地，将所保持的数据分别向输入输出焊垫 40-0～40-7输出。FIFO30-0～30-7的各者分别配置在较FIFO20与输入输出焊垫40-0～ 40-7的各者的配线的中间点更靠输入输出焊垫40-0～40-7侧。此外，在FIFO30-0～30-7 与输入输出焊垫40-0～40-7之间配置着多工器及输入输出电路等，但此处省略。
继而，对图1及4所示的核心电路10至1个输入输出焊垫40-0的构成进行详细说明。核心电路10至其他输入输出焊垫40-1、40-2、…、40-7的各者的构成是与核心电路10至输入输出焊垫40-0的构成相同。自核心电路10至FIFO20、及自FIFO20至 FIFO30-0～30-7，是以64比特的总线宽度传输数据。此处，FIFO30-0～30-7包含8个 FIFO，因此在FIFO20与FIFO30-0之间，总线宽度成为1/8，而以8比特的总线宽度传输数据。同样地，在FIFO20与FIFO30-1～FIFO30-7的各者之间，也是总线宽度成为 1/8，而以8比特的总线宽度传输数据。
图5是表示核心电路10至输入输出焊垫40-0的详细的电路构成的图。此处，在FIFO20至FIFO30-0之间，总线宽度为8比特，因此是以对应在FIFO30-0的8比特的总线宽度的量表示核心电路10至FIFO20之间。
如图示般，核心电路10与FIFO20之间是通过数据总线DB10-0、DB10-1、DB10-2、…、DB10-7而连接。FIFO20与FIFO30-0之间是通过数据总线DB20-0、DB20-1、DB20-2、…、 DB20-7而连接。
在FIFO30-0与输入输出焊垫40-0之间配置着多工器31e、31o。在多工器31e、31o与输入输出焊垫40-0之间配置着多工器32。即，在FIFO30-0的后段并联地配置着多工器31e、31o，在多工器31e、31o的后段配置着多工器32。
FIFO30-0与多工器31e之间是通过数据总线DB30-0、DB30-1、DB30-2、DB30-3 而连接。FIFO30-0与多工器31o之间是通过数据总线DB30-4、DB30-5、DB30-6、DB30-7 而连接。多工器31e、31o与多工器32之间是分别通过数据总线DB31-e、DB31-o而连接。进而，多工器32与输入输出焊垫40-0之间是通过数据总线DB32而连接。
多工器31e自利用数据总线DB30-0、DB30-1、DB30-2、DB30-3输入的4个数据选择1个数据而输出。多工器31o自利用数据总线DB30-4、DB30-5、DB30-6、DB30-7 输入的4个数据选择1个数据而输出。多工器32自利用数据总线DB31-e、DB31-o输入的2个数据选择1个数据而输出。
另外，自外部将读出赋能信号REn供给至焊垫40-8。供给至焊垫40-8的读出赋能信号REn被供给至多工器32。
在连接在焊垫40-8且传送读出赋能信号REn的配线依序连接有分频电路33及脉冲宽度调整电路34。分频电路33例如对读出赋能信号REn进行4分频，将已分频的时钟信号CLKB供给至多工器31e、31o。脉冲宽度调整电路34调整利用分频电路33分频后的时钟信号CLKB的脉冲宽度，并将已调整的时钟信号CLKA供给至FIFO20及FIFO30-0。具体而言，脉冲宽度调整电路34是以如下方式调整脉冲宽度，即，通过使时钟信号CLKB 的脉冲的“H(High)”部分变长，即便在脉冲波形稍微变形的情况下，也使FIFO20及 FIFO30-0正常动作。
1.4核心电路至输入输出焊垫的电路动作
图6是图5所示的电路中的时钟信号与数据输入输出的时序图。图7是表示符合图6所示的时序图的数据传输的状态的图。
核心电路10保持even侧的数据与odd侧的数据。even侧的数据是自数据总线DB10-0～DB10-3输出。odd侧的数据是自数据总线DB10-4～DB10-7输出。此处，对 even侧的数据的输出进行说明。odd侧的数据的输出是与even侧相同，因此省略记载。
核心电路10经由数据总线DB10-0～DB10-3向FIFO20输出数据。对FIFO20供给时钟信号PICLK、及被4分频后的时钟CLKA-0～时钟CLKA-3。
FIFO20与时钟信号PICLK同步地，依序保持自核心电路10输出的数据。具体而言，FIFO20与时钟信号PICLK的第一时钟同步地，保持数据a、b、c、d(DATA-0)。接着， FIFO20与时钟信号PICLK的第二时钟同步地，保持数据0、1、2、3(DATA-1)。然后， FIFO20与时钟信号PICLK的第三时钟同步地，保持数据4、5、6、7(DATA-2)。以后同样地，保持数据，FIFO20与时钟信号PICLK的第8时钟同步地，保持数据W、X、Y、 Z(DATA-7)。由此，FIFO20例如保持even侧的4字节的数据。若加上经由数据总线 DB10-4～DB10-7输入的odd侧的数据，则FIFO20例如保持8字节的数据。此外，此处仅表示FIFO20所具有的64比特的总线宽度中的8比特的量，因此虽然数据保持容量为 8字节，但在FIFO20整体，数据保持容量为64字节。
另外，自外部输入的读出赋能信号(时钟信号)REn被供给至分频电路33及多工器32。分频电路33对读出赋能信号REn进行分频，而产生4个时钟信号CLKB-0、CLKB-1、 CLKB-2、CLKB-3。这些时钟信号CLKB-0～CLKB-3被供给至脉冲宽度调整电路34、 FIFO30-0、及多工器31e、31o。以后，将包含时钟信号CLKB-0～CLKB-3的时钟信号记作CLKB。
脉冲宽度调整电路34调整时钟信号CLKB-0～CLKB-3的脉冲宽度，分别产生时钟信号CLKA-0、CLKA-1、CLKA-2、CLKA-3。这些时钟信号CLKA-0～CLKA-3被供给至FIFO20及FIFO30-0。此外，在图6中，为了便在进行说明，时钟信号CLKA-0～CLKA-3 是以与时钟信号CLKB-0～CLKB-3相同的波形而表示，但实际上是使用不同波形。以后，将包含时钟信号CLKA-0～CLKA-3的时钟信号记作CLKA。
接着，FIFO20与时钟信号CLKA同步地，依序将所保持的数据向FIFO30-0输出。具体而言，FIFO20与时钟信号CLKA-0的第一周期的时钟(0)的上升同步地，输出数据“0”(DATA0)。然后，FIFO20与时钟信号CLKA-1的第一周期的时钟(1)的上升同步地，输出数据“1”(DATA1)。继而，FIFO20与时钟信号CLKA-2的第一周期的时钟(2)的上升同步地，输出数据“2”(DATA2)。进而，FIFO20与时钟信号CLKA-3的第一周期的时钟(3)的上升同步地，输出数据“3”(DATA3)。此外，此处是表示FIFO20输出所述数据0、1、2、3的前已经输出数据a、b、c、d的例。
接着，将自FIFO20输出的数据保持在FIFO30-0。FIFO30-0与时钟信号CLKA同步地，保持数据0、1、2、3。具体而言，FIFO30-0与时钟信号CLKA-0的第一周期的时钟(0)的上升同步地，保持数据“0”(DATA0)。然后，FIFO30-0与时钟信号CLKA-1的第一周期的时钟(1)的上升同步地，保持数据“1”(DATA1)。继而，FIFO30-0与时钟信号CLKA-2的第一周期的时钟(2)的上升同步地，保持数据“2”(DATA2)。进而，FIFO30-0 与时钟信号CLKA-3的第一周期的时钟(3)的上升同步地，保持数据“3”(DATA3)。
另一方面，odd侧的数据通过与所述even侧的数据相同的输入输出动作，而输入至FIFO30-0。此外，FIFO30-0例如将even侧的4比特的数据与odd侧的4比特的数据保持并合并，而保持8比特(1字节)的数据。若将所有FIFO30-0～30-7合并，则保持8字节的数据。
接着，FIFO30-0及多工器31e、31o与时钟信号CLKB同步地，输出保持在FIFO30-0的数据，并且自这些数据选择并输出1个数据。由此，多工器31e与时钟信号CLKB同步地，输出even侧的数据(DATA-e)。另一方面，多工器31o与时钟信号CLKB同步地，输出odd侧的数据(DATA-o)。
具体而言，多工器31e与时钟信号CLKB-0的第一周期的时钟(a)的上升同步地，输出数据“a”(DATA-e)。接着，多工器31e与时钟信号CLKB-1的第一周期的时钟(b)的上升同步地，输出数据“b”(DATA-e)。然后，多工器31e与时钟信号CLKB-2的第一周期的时钟(c)的上升同步地，输出数据“c”(DATA-e)。进而，多工器31e与时钟信号 CLKB-3的第一周期的时钟(d)的上升同步地，输出数据“d”(DATA-e)。
另一方面，多工器31o与时钟信号CLKB-0的第一周期的时钟(a)的上升同步地，输出数据“a”(DATA-o)。接着，多工器31o与时钟信号CLKB-1的第一周期的时钟(b)的上升同步地，输出数据“b”(DATA-o)。然后，多工器31o与时钟信号CLKB-2的第一周期的时钟(c)的上升同步地，输出数据“c”(DATA-o)。进而，多工器31o与时钟信号 CLKB-3的第一周期的时钟(d)的上升同步地，输出数据“d”(DATA-o)。
接着，将自多工器31e输出的even侧的数据输入至多工器32。另一方面，也将自多工器31o输出的odd侧的数据输入至多工器32。
多工器32与读出赋能信号REn同步地，将输入至多工器32的数据向输入输出焊垫40-0输出。具体而言，多工器32与读出赋能信号REn的时钟(a)的上升同步地，输出even 侧的数据“a”(DATA-e)。多工器32与读出赋能信号REn的时钟(a)的下降同步地，输出 odd侧的数据“a”(DATA-o)。
继而，多工器32与读出赋能信号REn的时钟(b)的上升同步地，输出even侧的数据“b”(DATA-e)。多工器32与读出赋能信号REn的时钟(b)的下降同步地，输出odd侧的数据“b”(DATA-o)。同样地，多工器32与读出赋能信号REn的时钟(c)、(d)、…、(3)、…的上升及下降同步地，输出even侧及odd侧的数据“c”、“d”、…、“3”、…。此外，是利用“a”、“b”、“c”、…等相同符号表示even侧及odd侧的数据，但even侧与odd侧的数据也可为不同值。
另外，虽然表示了将核心电路10与FIFO20之间、及FIFO20与FIFO30-0～30-7之间的总线宽度设为64比特，将FIFO20与FIFO30-0～30-7的各者之间的总线宽度设为8 比特的例，但并不限于此，这些总线宽度能够根据安装形式自由地变更。
另外，虽然表示了图7中的FIFO20的数据保持容量为8字节、FIFO30-0的数据保持容量为1字节、图1及4中的FIFO20的数据保持尺寸为64字节、将FIFO30-0～ FIFO30-7合并的数据保持尺寸为8字节的例，但并不限于此，第一FIFO20与第二FIFO30 的数据保持容量能够根据安装形式自由地变更。
1.5第一实施方式的效果
在第一实施方式中，在输出数据的存储电路与输入输出焊垫(或输入输出电路)之间配置第一FIFO20与第二FIFO30，通过第一FIFO20使存储电路的输出数据相对在读出用时钟(输出用时钟)而同步化，进而，通过第二FIFO30使第一FIFO20的输出数据相对在读出用时钟再次同步化。由此，能够减少读出用时钟与输出数据的同步的偏移。
进而，在输入输出焊垫(或输入输出电路)的各者的附近配置第二FIFO30，通过第二 FIFO30使输入输出焊垫的输出数据与读出用时钟同步化。由此，能够更有效地减少输入输出焊垫的输出数据与读出用时钟的同步的偏移。
以下，使用图8所示的比较例，对第一实施方式的效果进行详细叙述。在该比较例中，保持在FIFO20的数据是通过时钟信号CLKA而同步而向多工器31e、31o输出。进而，输入至多工器31e、31o的数据由多工器31e、31o选择，而向多工器32输出。
在此种比较例中，与第一实施方式相比，多工器31e、31o至多工器32的距离非常长。因此，在自多工器31e、31o输出的数据传输至多工器32的期间，因配线的电阻及电容、预驱动器的段数增加、或电源噪音等，而使读出用时钟与输出数据的同步的偏移增大。在进行高速的数据传输的电路中，要求该同步偏移尽能够能小。
根据第一实施方式，利用第一FIFO将存储电路的输出数据同步化之后，通过配置在输入输出焊垫的附近的第二FIFO将第一FIFO的输出数据再次同步化。由此，能够减少读出用时钟与输出数据的同步的偏移。
进而，由于第二FIFO至输入输出焊垫的距离极短，因此能够减少配线的电阻及电容、削减读出用时钟与数据输出的预驱动器的段数、及缩小电源噪音。进而，由于能够缩短第二FIFO与输入输出焊垫之间的距离，因此能够减少传输数据与读出用时钟的抖动、及减少工作周期(duty cycle)的不均。
2.第二实施方式
对第二实施方式的半导体装置进行说明。在第一实施方式中，是在第一FIFO的后段，在输入输出焊垫的附近配置着第二FIFO，但在第二实施方式中，是表示在输入输出焊垫的附近配置着第一FIFO的例。
2.1核心电路至输入输出电路的构成
图9是表示第二实施方式中的核心电路至1个输入输出焊垫的详细构成的图。在该半导体装置中，FIFO20配置在输入输出焊垫(或输入输出电路)40-0的附近。自核心电路 10输出的数据被输入至输入输出焊垫40-0附近的FIFO20，而保持在FIFO20。然后， FIFO20与时钟信号CLKB同步地，将所保持的数据向多工器31e、31o输出。输入至多工器31e、31o的数据由多工器31e、31o及多工器32选择，而向输入输出焊垫40-0输出。
自核心电路10输出的数据是直接保持在FIFO20，因此FIFO20的保持数据的容量为64比特以上。其他构成及动作是与第一实施方式相同。
2.2第二实施方式的效果
在第二实施方式中，是通过配置在输入输出焊垫(或输入输出电路)的附近的FIFO20 而将存储电路的输出数据同步化。由此，能够减少读出用时钟与输出数据的同步的偏移。
在此情况下，是通过FIFO20而使自核心电路10输出的数据相对于读出用时钟同步化而输出，因此与第一实施方式所使用的第一FIFO20同样地，例如能够实现64比特以上的数据保持。另外，FIFO20是配置在输入输出焊垫的附近，因此无需调整时钟信号 CLKB的脉冲宽度。因此，将第一实施方式所使用的脉冲宽度调整电路34删除。其他构成及效果是与所述第一实施方式相同。
3.变化例等
在第一实施方式中，是将存储电路11设为包含NAND闪存而进行了说明，但并不限定于此，无论为挥发性存储器还是非挥发性存储器，能够应用在各种种类的半导体存储装置。例如，也能够应用在MRAM(Magnetoresistive Random Access Memory，磁阻随机存取存储器)、ReRAM(Resistive Random Access Memory，电阻式随机存取存储器)、 PCRAM(Phase-Change Random Access Memory，相变随机存取存储器)等。
虽然对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体装置，其特征在于包括：
存储电路，输出数据；
第一先进先出电路，自所述存储电路接收数据，与第一时钟信号同步地输出数据；
第二先进先出电路，接收自所述第一先进先出电路输出的数据，与所述第一时钟信号同步地输出数据；及
输入输出电路，输出自所述第二先进先出电路输出的数据；且
所述第二先进先出电路较第一先进先出电路更接近所述输入输出电路而配置。
2.根据权利要求1所述的半导体装置，其特征在于：所述输入输出电路包含第一输入输出电路及第二输入输出电路，所述第二先进先出电路包含第三先进先出电路及第四先进先出电路；且
所述第三先进先出电路配置在所述第一先进先出电路与所述第一输入输出电路之间，所述第四先进先出电路配置在所述第一先进先出电路与所述第二输入输出电路之间。
3.根据权利要求1所述的半导体装置，其特征在于：所述第二先进先出电路配置在较将所述第一先进先出电路与所述输入输出电路连接的配线的中间点更靠所述输入输出电路侧。
4.根据权利要求1所述的半导体装置，其特征在于：所述第二先进先出电路的数据保持容量小于所述第一先进先出电路的数据保持容量。
5.根据权利要求1所述的半导体装置，其特征在于包含：第二时钟信号，使来自所述输入输出电路的数据输出相对在所述第二时钟信号而同步化；且
还包含分频电路，该分频电路对所述第二时钟信号进行分频，而产生所述第一时钟信号。
6.根据权利要求5所述的半导体装置，其特征在于进而包含：多工器，配置在所述第二先进先出电路与所述输入输出电路之间，所述多工器在所述第二时钟信号的上升及下降输出数据。
7.一种半导体装置，其特征在于包括：
第一半导体芯片，输出数据；
第一先进先出电路，自所述第一半导体芯片接收数据，与第一时钟信号同步地输出数据；
第二先进先出电路，接收自所述第一先进先出电路输出的数据，与所述第一时钟信号同步地输出数据；及
输入输出电路，输出自所述第二先进先出电路输出的数据；且
所述第二先进先出电路较第一先进先出电路更接近所述输入输出电路而配置。
8.根据权利要求7所述的半导体装置，其特征在于：所述输入输出电路包含第一输入输出电路及第二输入输出电路，所述第二先进先出电路包含第三先进先出电路及第四先进先出电路；且
所述第三先进先出电路配置在所述第一先进先出电路与所述第一输入输出电路之间，所述第四先进先出电路配置在所述第一先进先出电路与所述第二输入输出电路之间。
9.根据权利要求7所述的半导体装置，其特征在于：所述第二先进先出电路配置在较将所述第一先进先出电路与所述输入输出电路连接的配线的中间点更靠所述输入输出电路侧。
10.根据权利要求7所述的半导体装置，其特征在于：所述第二先进先出电路的数据保持容量小于所述第一先进先出电路的数据保持容量。
11.根据权利要求7所述的半导体装置，其特征在于包含：第二时钟信号，使来自所述输入输出电路的数据输出相对在所述第二时钟信号而同步化；且
还包含分频电路，该分频电路对所述第二时钟信号进行分频，而产生所述第一时钟信号。
12.根据权利要求11所述的半导体装置，其特征在于还包含：多工器，配置在所述第二先进先出电路与所述输入输出电路之间，所述多工器在所述第二时钟信号的上升及下降输出数据。
13.根据权利要求7所述的半导体装置，其特征在于包括：第二半导体芯片，包含所述第一先进先出电路、所述第二先进先出电路、及所述输入输出电路。
14.根据权利要求13所述的半导体装置，其特征在于：所述第一半导体芯片具有自其上表面导通至下表面的第一通孔，所述第一通孔与所述第二半导体芯片之间是利用第一凸块而连接；且
自所述第一半导体芯片输出的数据经由所述第一通孔及第一凸块被输入至所述第二半导体芯片的所述第一先进先出电路。
15.根据权利要求13所述的半导体装置，其特征在于进而包含：输出数据的第三半导体芯片；且
所述第一先进先出电路自所述第三半导体芯片接收数据，与所述第一时钟信号同步地输出数据。
16.根据权利要求15所述的半导体装置，其特征在于：所述第一半导体芯片包含自其上表面导通至下表面的第一通孔，所述第一通孔与所述第二半导体芯片之间是利用第一凸块而连接；
所述第三半导体芯片配置在所述第一半导体芯片上，包含自其上表面导通至下表面的第二通孔，所述第二通孔与所述第一通孔之间是利用第二凸块而连接；且
自所述第三半导体芯片输出的数据经由所述第二通孔、所述第二凸块、所述第一通孔、及第一凸块而输入至所述第二半导体芯片的所述第一先进先出电路。
17.根据权利要求13所述的半导体装置，其特征在于：所述第一半导体芯片与所述第一先进先出电路之间的总线宽度和所述第一先进先出电路与所述第二先进先出电路之间的总线宽度相同。
18.根据权利要求15所述的半导体装置，其特征在于：所述第三半导体芯片与所述第一先进先出电路之间的总线宽度和所述第一先进先出电路与所述第二先进先出电路之间的总线宽度相同。
19.根据权利要求7所述的半导体装置，其特征在于：所述第一半导体芯片包含存储电路，所述存储电路输出数据。
20.根据权利要求8所述的半导体装置，其特征在于：所述第一半导体芯片与所述第一先进先出电路之间的总线宽度和所述第一先进先出电路与所述第二先进先出电路之间的总线宽度相同；
所述第三先进先出电路配置在较所述第一先进先出电路更靠近所述第一输入输出电路的位置，所述第四先进先出电路配置在较所述第一先进先出电路更靠近所述第二输入输出电路的位置；且
所述第三先进先出电路及所述第四先进先出电路分别分割接收自所述第一先进先出电路输出的数据的至少一部分，与所述第一时钟信号同步地，自所述第一输入输出电路及所述第二输入输出电路输出所述所接收的数据。
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