JP2012108590A - 半導体装置 - Google Patents

Abstract

【課題】リードデータの衝突を回避すること。
【解決手段】本発明の半導体装置は、複数のメモリチップと、前記複数のメモリチップから内部データバスに出力されたリードデータを入力し、入力されたリードデータを外部データバスに出力するＩ／Ｆチップと、を有する。また、前記内部データバスは、前記複数のメモリチップごとに設けられている。また、前記Ｉ／Ｆチップは、前記複数のメモリチップから前記内部データバスを介して入力されたリードデータをバッファリングするＦＩＦＯ回路と、前記ＦＩＦＯ回路にバッファリングされたリードデータの前記外部データバスへの出力タイミングを調整するＦＩＦＯコントローラと、を有する。
【選択図】図１

Description

本発明は、複数のメモリチップを基板上に積層してなる半導体装置に関する。

従来、複数のＤＲＡＭ（Dynamic Random Access Memory）等のメモリチップを基板上に積層し、これら複数のメモリチップをＩ／Ｆ（Interface）チップを介して基板に接続する半導体装置がある（特許文献１，２）。

また、半導体装置においては、低消費電力を目的として、クロック信号と出力データのタイミング調整回路（一例としてはＤＬＬ（Delay Locked Loop）回路がある。）を搭載しない場合や、タイミング調整回路を搭載していても、当該回路の機能をオフにして動作させる場合がある。

ここで、２つのメモリチップを積層した半導体装置の一例を図１１に示す。図１１は、半導体装置におけるリードデータに係るパス構成の概念図である。

図１１に示した半導体装置においては、２つのメモリチップ２０−０，２０−１に共通の内部データバス（Common Internal DQ Bus）が設けられている。メモリチップ２０−０，２０−１のリードデータは、共通の内部データバスを介してＩ／Ｆチップ１００に入力され、Ｉ／Ｆチップ１００から外部データバス（External DQ Bus）を介して外部に出力される。

特開２００４−３２７４７４号公報 特開２００６−２７７８７０号公報

しかしながら、図１１に示した半導体装置においては、２つのメモリチップ２０−０，２０−１の内部データバスが共通である。

そのため、メモリチップ２０−０，２０−１がタイミング調整回路を未搭載の場合や、当該回路の機能をオフにしている場合、メモリチップ２０−０，２０−１から連続してリードデータを読み出すと、内部データバスにおいて、リードデータが衝突する可能性があるという課題がある。

以下、この課題について図１２および図１３を参照して説明する。

図１２は、メモリチップ２０−０，２０−１がタイミング調整回路の機能をオンにして動作する場合のデータを読み出す時のタイミングチャートであり、また、図１３は、メモリチップ２０−０，２０−１がタイミング調整回路を未搭載の場合や当該回路の機能をオフにして動作する場合のデータ読み出し時のタイミングチャートである。

なお、図１２および図１３においては、時刻Ｔ０において、メモリチップ２０−０に対するリードコマンド（ＲＤ）が発行され、時刻Ｔ１において、メモリチップ２０−１に対するリードコマンドが発行されるものとする。

この場合、メモリチップ２０−０においては、時刻Ｔ０からＣＬ＋ｔＡＣ後に、ＤＱ０端子からリードデータＤ０が出力され、また、メモリチップ２０−１においては、時刻Ｔ１からＣＬ＋ｔＡＣ後に、ＤＱ１端子からリードデータＤ１が出力される。ここで、ＣＬは、ＣＡＳレイテンシ、ｔＡＣは、ＣＬＫ（外部クロック）の立ち上がりエッジからリードデータが出力されるまでのタイミングである。

図１２に示すように例では、メモリチップ２０−０，２０−１がタイミング調整回路の機能をオンにして動作する場合は、ｔＡＣのばらつきが小さく、メモリチップ２０−０からリードデータＤ０の出力が完了した後に、メモリチップ２０−１からリードデータＤ１が出力される。したがって、内部データバスにおいて、リードデータＤ０とリードデータＤ１との衝突が発生することはない。また、データが衝突することがある場合でも、実使用上問題のないレベルで収まる。

一方、図１３に示すように、メモリチップ２０−０，２０−１がタイミング調整回路を未搭載の場合や当該回路の機能をオフにして動作する場合は、ｔＡＣのばらつきが大きい。そのため、メモリチップ２０−０からリードデータＤ０の出力が完了する前に、メモリチップ２０−１からリードデータＤ１が出力される場合がある。その際、内部データバスにおいて、リードデータＤ０とリードデータＤ１とが衝突してしまう。

本発明の半導体装置は、
複数のメモリチップと、前記複数のメモリチップから内部データバスに出力されたリードデータを入力し、入力されたリードデータを外部データバスに出力するＩ／Ｆチップと、を有してなる半導体装置であって、
前記内部データバスは、前記複数のメモリチップごとに設けられており、
前記Ｉ／Ｆチップは、
前記複数のメモリチップから前記内部データバスを介して入力されたリードデータをバッファリングするＦＩＦＯ回路と、
前記ＦＩＦＯ回路にバッファリングされたリードデータの前記外部データバスへの出力タイミングを調整するＦＩＦＯコントローラと、を有する。

本発明によれば、複数のメモリチップごとに、内部データバスを設けている。

そのため、メモリチップがタイミング調整回路を未搭載の場合や当該回路の機能をオフにして動作する場合のように、積層されたチップ間のｔＡＣのばらつきが大きい場合でも、内部データバスにおける、リードデータの衝突を回避できる。

また、Ｉ／Ｆチップは、メモリチップから入力されたリードデータをバッファリングし、出力タイミングを調整してから、外部データバスにリードデータを出力する。

そのため、出力タイミングにバラツキがあるリードデータを、リードコマンドの発行順にリタイミングして、外部データバスに出力することができるという効果が得られる。

また、Ｉ／Ｆチップでクロックと出力データのタイミング調整を行うため、メモリチップでタイミング調整を行う必要がなく、メモリチップのタイミング調整回路を未搭載としたり、当該回路の機能をオフにして動作させたりすることができるため、消費電力を低減できるという効果も得られる。

本発明の第１の実施形態の半導体装置におけるリードデータに係るパス構成の概念図である。 本発明の第１の実施形態の半導体装置の積層パッケージの一例を示す図である。 本発明の第１の実施形態の半導体装置において、メモリチップがタイミング調整回路を未搭載の場合や当該回路の機能をオフにして動作する場合のデータ読み出し時のタイミングチャートである。 本発明の第２の実施形態の半導体装置におけるリードデータに係るパス構成の概念図である。 本発明の第２の実施形態の半導体装置の積層パッケージの一例を示す図である。 本発明の第３の実施形態の半導体装置におけるリードデータに係るパス構成の概念図である。 本発明の第３の実施形態の半導体装置の積層パッケージの一例を示す図である。 本発明の第４の実施形態の半導体装置におけるリードデータに係るパス構成の概念図である。 本発明の第５の実施形態の半導体装置におけるリードデータに係るパス構成の概念図である。 本発明の第５の実施形態の半導体装置の積層パッケージの一例を示す図である。 従来の半導体装置におけるリードデータに係るパス構成の概念図である。 従来の半導体装置において、メモリチップがタイミング調整回路の機能をオンにして動作する場合のデータ読み出し時のタイミングチャートである。 従来の半導体装置において、メモリチップがタイミング調整回路を未搭載の場合や当該回路の機能をオフにして動作する場合のデータ読み出し時のタイミングチャートである。

以下に、本発明を実施するための形態について図面を参照して説明する。
（１）第１の実施形態
図１に、本実施形態の半導体装置におけるリードデータに係るパス構成の概念を示す。なお、図１において、図１１と同様の部分については同様の符号を付す。

図１に示すように、本実施形態の半導体装置は、図１１に示した半導体装置と比較して、２つのメモリチップ２０−０，２０−１ごとに内部データバス（Separate Internal DQ Bus）を設けた点と、Ｉ／Ｆチップ１００の代わりにＩ／Ｆチップ１０を設けた点と、が異なる。

この場合、メモリチップ２０−０，２０−１は、自身に対応して設けられた内部データバスを介してリードデータをＩ／Ｆチップ１０に出力する。

Ｉ／Ｆチップ１０は、メモリチップ２０−０，２０−１から内部データバスを介して入力されたリードデータをバッファリングするＦＩＦＯ（First-In First-Out）回路１１と、ＦＩＦＯ回路１１にバッファリングされたリードデータの外部データバスへの出力タイミングを調整するＦＩＦＯコントローラ１２と、を有している。

ＦＩＦＯコントローラ１２は、メモリチップ２０−０，２０−１に供給されるＣＬＫ信号、ＣＭＤ信号、ＡＤＤ信号、およびＣｏｎｔ信号のうち、ＣＬＫ信号、ＣＭＤ信号、およびＣｏｎｔ信号を入力する。

ここで、ＣＬＫ信号は外部クロックを示すクロック信号、ＣＭＤ信号はコマンド（リードコマンドまたはライトコマンド）を示すコマンド信号、ＡＤＤ信号はメモリチップにおけるアドレス（読み出しアドレスまたは書き込みアドレス）を示すアドレス信号、Ｃｏｎｔ信号はコマンドの発行先となるメモリチップの制御信号である。

そして、ＦＩＦＯコントローラ１２は、ＣＬＫ信号、ＣＭＤ信号、およびＣｏｎｔ信号に従い、リードコマンドが発行された順に、リードコマンドの発行先となったメモリチップのリードデータを、外部クロックに基づくタイミングで出力するよう、リードデータの外部データバスへの出力タイミングを調整する。

図２に、本実施形態の半導体装置の積層パッケージの一例を示す。

図２に示すように、本実施形態の半導体装置は、基板３０上に、Ｉ／Ｆチップ１０および２つのメモリチップ２０−０，２０−１が積層され、これらがＴＳＶ（Through Silicon Via：Ｓｉ貫通電極）４０によって電気的に接続された構成になっている。

以下、本実施形態の半導体装置のデータ読み出し時の動作について図３を参照して説明する。

図３は、メモリチップ２０−０，２０−１がタイミング調整回路を未搭載の場合や当該回路の機能をオフにして動作する場合のデータ読み出し時のタイミングチャートである。

なお、図３においては、図１２および図１３と同様に、時刻Ｔ０において、メモリチップ２０−０に対するリードコマンド（ＲＤ）が発行され、時刻Ｔ１において、メモリチップ２０−１に対するリードコマンドが発行されるものとする。

この場合、まず、メモリチップ２０−０のＤＱ０端子から、メモリチップ２０−０に対応して設けられた内部データバスへリードデータＤ０が出力され、続いて、メモリチップ２０−１のＤＱ１端子から、メモリチップ２０−１に対応して設けられた内部データバスへリードデータＤ１が出力される。したがって、内部データバスにおいて、リードデータＤ０とリードデータＤ１との衝突が発生することはない。

図１に示すＦＩＦＯ回路１１は、リードデータＤ０、リードデータＤ１のバッファリングを行う。

その一方、ＦＩＦＯコントローラ１２は、ＣＭＤ信号およびＣｏｎｔ信号が入力されており、これらを基に、メモリチップ２０−０、メモリチップ２０−１の順番でリードコマンドが発行されたと判断し、メモリチップ２０−０のリードデータＤ０、メモリチップ２０−１のリードデータＤ１の順番で外部データバスへ出力すると決定する。

また、ＦＩＦＯコントローラ１２は、ＣＬＫ信号が入力されており、これを基に、リードデータＤ０、リードデータＤ１を、外部クロックに基づくタイミングで順番に外部データバスへ出力するよう調整する。

具体的には、ＦＩＦＯコントローラ１２は、時刻Ｔ３における外部クロックの立ち上がりエッジを基準に、リードデータＤ０が外部データバスへ出力し、外部クロックの次の立ち上がりエッジ（時刻Ｔ４）において、リードデータＤ１が外部データバスへ出力されるよう調整する。

上述したように本実施形態においては、メモリチップ２０−０，２０−１ごとに、内部データバスを設けている。

そのため、メモリチップ２０−０，２０−１がタイミング調整回路を未搭載の場合や当該回路の機能をオフにして動作する場合のように、ｔＡＣのばらつきが大きい場合でも、内部データバスにおいて、リードデータの衝突を回避できるという効果が得られる。

また、Ｉ／Ｆチップ１０は、メモリチップ２０−０，２０−１から内部データバスを介して入力されたリードデータをバッファリングし、外部データバスへの出力タイミングを調整してから、リードデータを出力する。

そのため、リードデータを、リードコマンドの発行順にリタイミングして、外部データバスに出力することができるという効果が得られる。

また、メモリチップ２０−０，２０−１を、タイミング調整回路を未搭載で動作させたり、当該回路の機能をオフにして動作させたりすることができるため、消費電力を低減できるという効果も得られる。
（２）第２の実施形態
図４に、本実施形態の半導体装置におけるリードデータに係るパス構成の概念を示し、図５に、本実施形態の半導体装置の積層パッケージの一例を示す。なお、図４および図５において、図１および図２と同様の部分については同様の符号を付す。

図４および図５に示すように、本実施形態の半導体装置は、図１および図２に示した第１の実施形態が２つのメモリチップ２０−０，２０−１を積層しているのに対して、４つのメモリチップ２０−０〜２０−３を積層している。

すなわち、本実施形態の半導体装置は、第１の実施形態と比較して、メモリチップの積層数を２層から４層にした点のみが異なり、その他の構成およびデータ読出し時の動作は第１の実施形態と略同様である。
（３）第３の実施形態
図６に、本実施形態の半導体装置におけるリードデータに係るパス構成の概念を示し、図７に、本実施形態の半導体装置の積層パッケージの一例を示す。なお、図６および図７において、図１および図２と同様の部分については同様の符号を付す。

図６および図７に示すように、本実施形態の半導体装置は、図１および図２に示した第１の実施形態が２つのメモリチップ２０−０，２０−１を積層しているのに対して、８つのメモリチップ２０−０〜２０−７を積層している。

すなわち、本実施形態の半導体装置は、第１の実施形態と比較して、メモリチップの積層数を２層から８層にした点のみが異なり、その他の構成およびデータ読出し時の動作は第１の実施形態と略同様である。
（４）第４の実施形態
図８に、本実施形態の半導体装置におけるリードデータに係るパス構成の概念を示す。なお、図８において、図１と同様の部分については同様の符号を付す。

図８に示すように、本実施形態の半導体装置は、図１に示した第１の実施形態の半導体装置と比較して、Ｉ／Ｆチップ１０にメインコントローラ１３を追加した点が異なる。

第１の実施形態においては、ＣＬＫ信号、ＣＭＤ信号、ＡＤＤ信号、およびＣｏｎｔ信号は、メモリチップ２０−０，２０−１に直接供給されていた。

しかし、この接続方法では、メモリチップの積層数が多い場合、個々のメモリチップのインプットレシーバ（Input Receiver）を駆動する必要があるため、当該レシーバを駆動するドライバからみた負荷が非常に大きくなってしまう。

そこで、本実施形態においては、Ｉ／Ｆチップ１０内にメインコントローラ１３を設け、メインコントローラ１３において、ＣＬＫ信号、ＣＭＤ信号、ＡＤＤ信号、およびＣｏｎｔ信号をバッファリングし、メモリチップ２０−０，２０−１に供給することにより、インプットレシーバを駆動するドライバからみた負荷を低減している。なお、メインコントローラ１３は、ＦＩＦＯコントローラ１２に対して、ＣＬＫ信号、ＣＭＤ信号、およびＣｏｎｔ信号を供給することも行う。

なお、本実施形態の半導体装置は、その他の構成およびデータ読出し時の動作は第１の実施形態と略同様である。

また、本実施形態の半導体装置は、メモリチップの積層数が２層であるが、第２および第３の実施形態のように、４層や８層にすることもできる。
（５）第５の実施形態
図９に、本実施形態の半導体装置におけるリードデータに係るパス構成の概念を示す。なお、図９において、図８と同様の部分については同様の符号を付す。

図９に示すように、本実施形態の半導体装置は、図８に示した第４の実施形態の半導体装置と比較して、Ｉ／Ｆチップ１０を、メモリチップ２０−０と一体化した点が異なる。

すなわち、Ｉ／Ｆチップ１０は、メモリチップ２０−０に相当するメモリ（ＤＲＡＭ）１４を実装し、メインコントローラ１３からメモリ１４に対して、ＤＲＡＭ Ｃｏｎｔ信号（ＤＲＡＭ制御信号）を出力する。このＤＲＡＭ Ｃｏｎｔ信号は、ＣＬＫ信号、ＣＭＤ信号、ＡＤＤ信号、およびＣｏｎｔ信号に相当する。

図１０に、本実施形態の半導体装置の積層パッケージの一例を示す。なお、図１０において、図２と同様の部分については同様の符号を付す。

図１０に示すように、本実施形態の半導体装置においては、図２に示した第１の実施形態等の半導体装置と比較して、Ｉ／Ｆチップ１０およびメモリチップ２０−１のみが積層されている点が異なる。

なお、本実施形態の半導体装置は、その他の構成およびデータ読出し時の動作は第４の実施形態と略同様である。

また、本実施形態の半導体装置は、メモリチップの積層数が実質的には２層であるが、第２および第３の実施形態のように、４層や８層にすることもできる。この場合、４層や８層のメモリチップのうちの１つをＩ／Ｆチップ１０と一体化すればよい。

以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。

例えば、上記実施形態では、メモリチップの積層数が２層、４層、８層の場合を例に挙げて説明したが、メモリチップの積層数はこれらに限定されない。

１０ Ｉ／Ｆチップ
１１ ＦＩＦＯ回路
１２ ＦＩＦＯコントローラ
１３ メインコントローラ
１４ メモリ（ＤＲＡＭ）
２０−０〜２０−７ メモリチップ
３０ 基板
４０ ＴＳＶ

Claims (4)

1. 複数のメモリチップと、前記複数のメモリチップから内部データバスに出力されたリードデータを入力し、入力されたリードデータを外部データバスに出力するＩ／Ｆチップと、を有してなる半導体装置であって、
   前記内部データバスは、前記複数のメモリチップごとに設けられており、
   前記Ｉ／Ｆチップは、
   前記複数のメモリチップから前記内部データバスを介して入力されたリードデータをバッファリングするＦＩＦＯ回路と、
   前記ＦＩＦＯ回路にバッファリングされたリードデータの前記外部データバスへの出力タイミングを調整するＦＩＦＯコントローラと、を有する半導体装置。
2. 前記ＦＩＦＯコントローラは、
   外部クロックを示すクロック信号、コマンドを示すコマンド信号、および、コマンドの発行先となるメモリチップを選択する制御信号を入力し、
   前記クロック信号、前記コマンド信号、前記制御信号、および、前記アドレス信号に従い、リードコマンドが発行された順に、該リードコマンドの発行先となったメモリチップのリードデータを、外部クロックに基づくタイミングで出力するよう、前記出力タイミングを調整する、請求項１に記載の半導体装置。
3. 前記Ｉ／Ｆチップは、
   前記クロック信号、前記コマンド信号、前記制御信号、および、前記メモリチップにおけるアドレスを示すアドレス信号をバッファリングし、前記クロック信号、前記コマンド信号、前記制御信号、および、前記アドレス信号を前記複数のメモリチップの各々に供給するとともに、前記クロック信号、前記コマンド信号、および、前記制御信号を前記ＦＩＦＯコントローラに供給するメインコントローラをさらに有する、請求項２に記載の半導体装置。
4. 前記Ｉ／Ｆチップは、前記複数のメモリチップのうちの１つのメモリチップと一体化されている、請求項３に記載の半導体装置。

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