JP2008270611A - 半導体装置 - Google Patents

Abstract

【課題】外付けする同期型半導体記憶装置との間でデータを高速に送受信することができる半導体装置を実現する。
【解決手段】本発明の半導体装置は、外部に接続されるＳＤＲＡＭとの間で信号を授受するための複数のＳＤＲＡＭ用端子１２と、ＳＤＲＡＭ用端子１２の近傍に配置され、信号をクロックに同期して入出力するフリップフロップ回路１３と、クロックをフリップフロップ回路１３へ供給するクロックバッファ１４を備え、複数のＳＤＲＡＭ用端子１２がパッケージ１１の隣接する２辺の交点Ａから順にその隣接する２辺に沿ってほぼ同数配置されている。
【選択図】 図１

Description

本発明は、同期型半導体記憶装置を外付けする半導体装置に関する。

ＳＤＲＡＭ（Synchronous DRAM）などの同期型半導体記憶装置を外付けするＳｏｃ（System on Chip）などの従来の半導体装置は、同期型半導体記憶装置との接続のための外部端子がパッケージの１辺を中心に配置されていた。例えば、２５６Ｍｂｉｔ（８ＭＷｏｒｄ×３２ｂｉｔ）のＳＤＲＡＭを外付けする場合、ＳｏｃにはＳＤＲＡＭ用端子として、クロック信号（ＣＬＫ）、制御信号（ＣＫＥ，ＣＳ＃，ＲＡＳ＃，ＣＡＳ＃，ＷＥ＃，ＢＡ［１：０］，ＤＱＭ［３：０］、アドレス（Ａ［１１：０］）、データ（ＤＱ［３１：０］）の５６ピンの端子が必要になる。さらに、これらの信号は、高速な信号であり、それに見合った十分な電源の供給が必要になるため、電源を含めると７３ピンの端子が必要である。従来の半導体装置では、例えば、２５６ピンのＱＦＰ（Quad Flat Package）を使用する場合、その１辺には６４ピンの端子があるので、これらの７３ピンを１辺とその辺を挟む両辺の一部の３辺におよぶ範囲に配置していた。

一方で、ＳＤＲＡＭとＳｏｃのインターフェースは、ＳＤＲＡＭとＳｏＣの仕様（セットアップ時間やホールド時間。）を満たさなければならないので、次のような問題点を有していた。

（１）インターフェースの同期を取るためのクロック信号（ＣＬＫ）の周波数が非常に高いため、制御信号およびデータのクロック信号に対する遅延量の絶対値を極力小さくしなければならない。

（２）同様に、制御信号・データのクロック信号に対するスキュー（遅延量のばらつき）を最小にしなければならない。このような信号のスキューについては、端子ごとに異なる遅延量の遅延回路を設けてそれらのスキューを揃える方法（例えば、「特許文献１」を参照。）も考えられるが、回路が複雑で調整が難しくなりチップ面積の増加を招く上、（１）の問題点に対しては逆に悪化させる要因になる。

このため、従来は、以下のような配慮が必要であった。

（Ａ）ＳｏｃのＳＤＲＡＭ用のインターフェース回路、特に、クロック信号に同期してＳＤＲＡＭとの間で信号を入出力するフリップフロップ回路（以下、「Ｆ/Ｆ」という。）は、極力ＳＤＲＡＭ用端子の近くに配置して、端子とＳｏｃ内部回路の物理的距離を最小にすることで、その遅延量を最小にする。

（Ｂ）Ｆ／Ｆに入力されるクロック信号のスキューを揃える、いわゆる等長配線にすることで、データ入出力のスキューを最小にする。

しかしながら、上述したように、従来は、ＳＤＲＡＭ用端子がパッケージのある１辺を中心に配置されていたので、スキューを揃えるためのクロック信号の配線は、パッケージの角にあるＦ/Ｆへの配線長に合わせて、辺の中央にあるＦ／Ｆへのクロック信号の配線も最短経路より長くして、スキューを合わせていた。このため、製造ばらつき、電圧および温度による素子の特性変化に加えて、近年着目されているＳｏｃ内部電圧降下や隣接配線からのクロストークの影響などが多くなり、クロック信号の遅延量をすべてのＦ/Ｆに対して合わせることが非常に困難になるという問題があった。
特開２００３−７０５８号公報

本発明は、外付けする同期型半導体記憶装置との間でデータを高速に送受信することができる半導体装置を提供する。

本発明の一態様によれば、外部に接続される同期型半導体記憶装置との間で信号を授受するための複数の外部端子と、前記外部端子の近傍に配置され、前記信号をクロックに同期して入出力するフリップフロップ回路と、前記クロックを前記フリップフロップ回路へ供給するクロックバッファを備え、前記複数の外部端子がパッケージの隣接する２辺の交点から順に前記隣接する２辺に沿ってほぼ同数配置されていることを特徴とする半導体装置が提供される。

本発明によれば、外付けする同期型半導体記憶装置との間でデータを高速に送受信することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例に係わる半導体装置における外部端子とインターフェース回路の配置を示すイメージ図である。ここでは、主に、外付けする同期型半導体記憶装置との間で信号を授受する外部端子とそれらの信号の入出力にかかわる部分を示した。また、一例として、同期型半導体記憶装置としてＳＤＲＡＭを外付けする場合を説明する。

本発明の実施例に係わる半導体装置は、パッケージ１１の周縁部に配置されたＳＤＲＡＭ用端子１２、ＳＤＲＡＭ用Ｆ/Ｆ１３、およびクロック信号を供給するバッファ１４を備えている。

ＳＤＲＡＭ用端子１２は、クロック信号、制御信号、アドレス、およびデータなどの信号を外付けするＳＤＲＡＭとの間で授受するために、パッケージ１１の隣接する２辺の交点Ａから順にその２辺に沿って配置されている。

また、ＳＤＲＡＭ用端子１２は、各辺に均等にほぼ同数が配置されている。すなわち、例えば、ＳＤＲＡＭとのインターフェースにＮ個の信号が必要であり、Ｎが偶数の場合には隣接する２辺にＮ／２個ずつの端子が配置され、Ｎが奇数である場合には隣接する２辺の一方に（Ｎ＋１）／２個の端子が配置され、隣接する２辺の他方に（Ｎ−１）／２個の端子が配置される。

ＳＤＲＡＭ用Ｆ/Ｆ１３は、制御信号やデータを内部クロックに同期して入出力するフリップフロップ回路であり、それぞれの信号に対応するＳＤＲＡＭ用端子１２の近傍に配置されている。これは、ＳＤＲＡＭ用端子１２とＳＤＲＡＭ用Ｆ/Ｆ１３の間の距離を極力等しくかつ最小にするためである。

バッファ１４は、同期を取るための内部クロックをＳＤＲＡＭ用Ｆ/Ｆ１３へ供給するために、図１に示したように、隣接する２辺の交点Ａとその隣接する２辺に配置されたＳＤＲＡＭ用端子１２の両端とからほぼ等しい距離に配置されている。したがって、ＳＤＲＡＭ用端子１２の数が長さａのパッケージ１１の１辺に並べることができる端子の数に等しいとして、クロック配線の距離Ｌは、ａ／２√２となる。ここで、“√２”は２の平方根を表す。

この値は、図２に示したように、ＳＤＲＡＭ用端子２２をパッケージ２１の１辺にすべて並べた従来の場合のバッファ２４からＳＤＲＡＭ用Ｆ/Ｆ２３までの距離Ｌ２＞ａ／２に比べ、少なくとも１／√２に短くなっている。

このように、ＳＤＲＡＭ用のインターフェース信号をパッケージ１１の１つの角（交点Ａ）を中心として、その角を挟む隣接する２辺上にほぼ均等に配置することによって、内部クロックの配線長を従来に対して少なくとも１／√２に短くでき、内部クロックのタイミングのばらつきを少なくすることができる。

一般的に、最近の高速なＳＤＲＡＭでは、内部クロックの配線遅延がＳＤＲＡＭのクロック信号の周期の５０％以上あり、内部クロックの配線長を短くすることは、内部クロックのタイミングのばらつきに大きく影響する。

上記実施例によれば、ＳＤＲＡＭ用Ｆ/Ｆ１３の同期を取る内部クロックの配線遅延によるスキューを最小にできるので、ＳＤＲＡＭとの間でデータを高速に送受信することができる。

上述の実施例では、外付けする同期型半導体記憶装置はＳＤＲＡＭであるとしたが、本発明はこれに限られるものではなく、クロック信号に同期して高速にアクセス可能な半導体記憶装置であれば、原理記には適用可能である。

本発明の実施例に係わる半導体装置における外部端子とインターフェース回路の配置を示すイメージ図。 従来の半導体装置における外部端子とインターフェース回路の配置を示すイメージ図。

符号の説明

１１ パッケージ
１２ ＳＤＲＡＭ用端子
１３ ＳＤＲＡＭ用Ｆ/Ｆ
１４ バッファ

Claims (3)

1. 外部に接続される同期型半導体記憶装置との間で信号を授受するための複数の外部端子と、
   前記外部端子の近傍に配置され、前記信号をクロックに同期して入出力するフリップフロップ回路と、
   前記クロックを前記フリップフロップ回路へ供給するクロックバッファを備え、
   前記複数の外部端子がパッケージの隣接する２辺の交点から順に前記隣接する２辺に沿ってほぼ同数配置されていることを特徴とする半導体装置。
2. Ｎ個の前記外部端子を有し、Ｎが偶数である場合は前記隣接する２辺にそれぞれＮ／２個の前記外部端子が配置され、Ｎが奇数である場合は前記隣接する２辺の一方に（Ｎ＋１）／２個の前記外部端子が配置され、前記隣接する２辺の他方に（Ｎ−１）／２個の前記外部端子が配置されることを特徴とする請求項１に記載の半導体装置。
3. 前記クロックバッファは、前記隣接する２辺の交点および前記隣接する２辺に配置された外部端子の両端からほぼ等距離の位置に配置されることを特徴とする請求項１に記載の半導体装置。

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