JP2013236246A - 半導体装置、及びそのデータ転送方法 - Google Patents

Abstract

【課題】データ転送を確実に行うことができる半導体装置、及びその制御方法を提供する。
【解決手段】本実施の形態にかかる半導体装置は、メモリ１０と、メモリ１０へのデータの書き込み、又はメモリ１０からのデータの読み出しを制御するメモリコントローラ３０と、隣接する信号線４１が異なる位相のクロック信号に応じてデータを伝送する複数の信号線４１と、第１のクロック信号を伝送する第１のクロック配線４２ａと、第１のクロック信号と異なる位相の第２のクロック信号を伝送する第２のクロック配線４２ｂと、第１のクロック信号に応じて動作し、複数の信号線４１に含まれる第１の信号線４１ａにデータを送信するフリップフロップ１５ａと、第２のクロック信号に応じて動作し、第１の信号線で伝送されたデータを受信するフリップフロップ３６ａと、を備えたものである。
【選択図】図５

Description

本発明は半導体装置、及びデータ転送方法に関し、例えば、回路間でデータを転送する半導体装置、及びデータ転送方法に関する。

メモリチップとメモリコントローラーチップ間等のデータ転送では、高データ転送レートを要求される。このため、より高速ＤＤＲ（Double Date Rate）動作でかつパラレルデータ転送数が飛躍的に増加する。従って、データ転送時のパッケージ配線のクロストークが無視できないことと、同時動作電源ノイズおよびＥＭＩ抑制が必要となる。特許文献１の半導体装置のノイズ低減装置では、隣接する配線において出力位相をずらすために、クロック位相調整回路、又は遅延回路が設けられている。特許文献１の図１、又は２では、フリップフロップのそれぞれに対してクロック位相調整回路、又は遅延回路が設けられている。

特開２００３−８４２４号公報

特許文献１には、出力バッファから出力されたデータを受信する側の構成については開示されていない。従って、受信側でデータを確実に受信することができないおそれがある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、送信側のラッチ回路と受信側のラッチ回路とで、クロック信号の位相を変えている。

上記一実施の形態によれば、データの送受信を確実に行うことができる。

実施の形態にかかる半導体装置の構成を模式的に示すブロック図である。 実施の形態１にかかるパッケージ基板の構成を示す図である。 データの位相シフトを示すタイミングチャートである。 パッケージ基板上の配線の断面構造を示す図である。 実施の形態１にかかる半導体装置の接続構造の図である。 実施の形態１にかかるデータ転送方法を示すタイミングチャートである。 隣接する信号線を同位相にした時のデータを示すタイミングチャートである。 隣接する信号線で位相をずらした時のデータを示すタイミングチャートである。 複数の信号線を同位相にした時と、位相をずらした時の発生ノイズを比較する図である。 実施の形態２にかかる半導体装置の接続構造の図である。 信号線及びクロック配線の接続例１の構成を模式的に示す図である。 信号線及びクロック配線の接続例２の構成を模式的に示す図である。 信号線及びクロック配線の接続例３の構成を模式的に示す図である。

本実施の形態にかかる半導体装置の全体構成について、図１を用いて説明する。図１は、半導体装置の構成を示すブロック図である。半導体装置は、パッケージ基板４０と、外部回路５０とを備えている。パッケージ基板４０は、メモリ１０と、メモリコントローラ３０とを搭載するプリント配線基板である。メモリコントローラ３０は、メモリ１０へのデータの書き込みと、メモリ１０からのデータの読み出しを制御する。メモリコントローラ３０は、メモリ１０を制御するための半導体チップであり、読み出し、又は書き込みのコマンドを送信する。さらには、読み出し、又は書き込みのアドレスを指定する。また、パッケージ基板４０は、メモリ１０とメモリコントローラ３０とを接続するための配線等が形成された配線基板である。

メモリ１０は、データを記憶するメモリセル１１と、メモリセル１１の周辺回路１２とを備えた半導体チップである。周辺回路１２は、メモリセル１１に記憶されているデータの読み出し、及び、メモリセル１１へのデータの書き込みを制御する。さらに、外部回路５０は、パッケージ基板４０と接続されている。従って、外部回路５０とパッケージ基板４０との間のデータ転送が行われる。データ転送には、クロック信号が用いられる。２つの回路間には、データを一時的に保持するラッチ回路が設けられている。

ここで、本実施の形態にかかるデータの転送方法は、メモリセル１１と周辺回路１２間のデータ転送、メモリ１０とメモリコントローラ３０間のデータ転送、メモリコントローラ３０と外部回路５０間のデータ転送のいずれにも適用可能である。すなわち、本実施の形態にかかるデータの転送方法は、２つの回路間のデータ転送に適用される。特に、本実施の形態にかかるデータの転送方法は、伝送距離が長く、クロストークやＥＭＩノイズが発生しやすいチップ−チップ間のデータ転送に有効である。

以下の説明においては、メモリ１０とメモリコントローラ３０との間のデータ転送を例として説明する。従って、パッケージ基板４０が本実施の形態にかかる半導体装置となっている。もちろん、本実施の形態にかかるデータ転送方法は、後述する例に限られるものではない。例えば、メモリセル１１と周辺回路１２とのデータ転送に本実施の形態にかかるデータ転送を用いた場合、メモリ１０が本実施の形態にかかる半導体装置となる。

実施の形態１．
実施の形態１にかかる、メモリ１０とメモリコントローラ３０との間のデータ転送について、図２を用いて説明する。図２は、メモリ１０とメモリコントローラ３０との間の配線構成を模式的に示した図である。ここでは、メモリ１０からメモリコントローラ３０にデータを転送する例を説明する。従って、メモリ１０側を送信側とし、メモリコントローラ３０を受信側として説明する。

パッケージ基板４０は、メモリ１０とメモリコントローラ３０とを搭載している。そして、パッケージ基板４０には、メモリ１０とメモリコントローラ３０とを接続するための信号線４１ａ〜４１ｄが設けられている。チップ−チップ間でデータを送受信する際には、データＤＱを保持するためのクロック信号ＱＫが必要となる。また、ここでは、４つの位相の異なるクロック信号ＱＫを用いている。ここで、０°のクロック信号をクロック信号ＱＫＡ０とし、４５°のクロック信号ＱＫをＱＫＡ４５とし、９０°のクロック信号をＱＫＡ９０とし、１３５°のクロック信号をＱＫＡ１３５とする。

クロック信号ＱＫはある単位のデータＤＱ毎に具備される信号となる。ここでは、複数の信号線４１が、クロック信号に応じて、第１の信号線群４６と第２の信号線群４７とに分けられている。第１の信号線群４６では、クロック信号ＱＫＡ０、ＱＫＡ４５、ＱＫＡ９０、ＱＫＡ１３５に基づいてデータが送信される。図２では、メモリ１０において、例えばクロック信号ＱＫＡ０をｎ＋１本のＤＱ［ｎ：０］Ａ０の取り込み用クロック信号として使用している。同様にクロック信号ＱＫＡ［０/４５/９０/１３５］のそれぞれがデータＤＱ［ｎ：０］［Ａ］［０/４５/９０/１３５］信号に対応することになる。従って、第１の信号線群４６は、４×（ｎ＋１）本の信号線４１を有している。

さらに、第２の信号線群４７に含まれる信号線４１に用いられるクロック信号をクロック信号ＱＫＢ０、ＱＫＢ４５、ＱＫＢ９０、ＱＫＢ１３５として示しいている。同様にＱＫＢ［０/４５/９０/１３５］信号のそれぞれがＤＱ［ｎ：０］［Ｂ］［０/４５/９０/１３５］信号に対応することになる。第２の信号線群４７も、４×（ｎ＋１）本の信号線４１を有している。

パッケージ基板４０上には、動作タイミングが異なる４種類の信号線４１が設けられている。ここで、クロック信号ＱＫＡ０に対応する信号線を信号線４１ａとする。信号線４１ａのデータは、クロック信号ＱＫＡ０に応じたタイミングでメモリコントローラ３０に伝送される。同様に、クロック信号ＱＫＡ９０に対応する信号線を信号線４１ｂとする。クロック信号ＱＫＡ９０に対応する信号線を信号線４１ｃとする。クロック信号ＱＫＡ１３５に対応する信号線を信号線４１ｄとする。信号線４１ａ〜４１ｄは、データを並列に伝送する。第１の信号線群４６は、（ｎ＋１）本の信号線４１ａを有している。同様に、第１の信号線群４６に含まれる、信号線４１ｂ、４１ｃ、４１ｄの数もそれぞれ（ｎ＋１）本となる。第２の信号線群４７に含まれる信号線４１についても同様となる。

なお、以下の説明において、４つの信号線４１ａ〜４１ｄを識別しない場合は、信号線４１とする。また、図においては、４つの信号線４１ａ〜４１ｄの線種が異なっている。信号線４１ａ〜４１ｄは、一定の間隔を隔てて、隣接配置されている。

パッケージ基板４０上の信号線４１に関して物理的に隣り合う信号線の位相をシフトしている。すなわち、隣り合う信号線４１のデータＤＱはそれぞれ４５°毎にシフトしたクロック信号によって取り込まれるものとなっている。そして、第２の信号線群４７において、信号線４１ａ、信号線４１ｂ、信号線４１ｃ、及び信号線４１ｄの順番で繰り返し配置されている構成となっている。よって、信号線４１ｂは、信号線４１ａと信号線４１ｃの間に配置される。同様に、信号線４１ｄは、信号線４１ｃと信号線４１ａと間に配置される。パッケージ基板４０上の配線に関して、データＤＱ［ｎ：０］［Ａ/Ｂ］［０/４５/９０/１３５］を伝送する隣り合う信号線４１の位相をシフトしている。

例えば、４５°ずつ位相がずれたデータＤＱのタイミングチャートは、図３に示すようになっている。ここで、図４にパッケージ基板４０における配線構造を模式的に示す。図４は、パッケージ基板４０における信号線４１の構造を示す断面図である。図４に示すように信号線４１ａ〜信号線４１ｄは、隣接して配置されている。パッケージ基板４０上において、信号線４１ａ〜信号線４１ｄは平行に配置されている。

パッケージ基板４０のグランド面との間には、寄生容量やインダクタンスが生じる。さらに、隣接する信号線４１間にも寄生容量やインダクタンスが生じる。このような寄生容量やインダクスタンスは、ノイズ、クロストーク、信号遅延の原因となる。本実施の形態では、このように寄生容量やインダクスタンスが発生する環境においても、確実にデータを送受信することができる。この点について、以下に説明する。

次に、図５を用いて、信号線とクロック配線の配線構成を説明する。図５、メモリ１０とメモリコントローラ３０のインターフェース部分を模式的に示す図である。図５では、データＤＱ［３５：０］［Ａ］［０/４５/９０/１３５］とクロック信号ＱＫ［Ａ］［０/４５/９０/１３５］の一部を示している。なお、第２の信号線群４７については、以下の説明と同様であるため、説明を省略する。

上記したように、クロック信号ＱＫＡ０、ＱＫＡ４５、ＱＫＡ９０、ＱＫＡ１３５と、を用いている。ここで、パッケージ基板４０上において、クロック信号ＱＫＡ０を伝送するクロック配線をクロック配線４２ａとする。同様に、クロック信号ＱＫＡ４５を伝送するクロック配線をクロック配線４２ｂとし、クロック信号ＱＫＡ９０を伝送するクロック配線をクロック配線４２ｃとし、クロック信号ＱＫＡ１３５を伝送するクロック配線をクロック配線４２ｄとする。

なお、以下の説明において、４つのクロック配線４２ａ〜４２ｄを識別しない場合は、クロック配線４２とし、他の構成要素においても同様とする。図３においても、位相の異なる４種類のクロック配線４２ａ〜４２ｄが異なる線種で示されている。以下の説明では、メモリ１０に記憶されているデータをメモリコントローラ３０が読み出す時の処理について説明する。もちろんメモリ１０にデータを書き込むときの処理についても、同様に処理することができる。

メモリ１０は、ＰＬＬ回路１３と、記憶部＆論理制御部１４とを備えている。記憶部＆論理制御部１４は、図１で示したメモリセル１１及び周辺回路１２に相当する。例えば、記憶部がメモリセル１１に対応し、論理制御部１４が周辺回路１２に対応する。

メモリコントローラ３０は、クロック発生回路３１と、記憶部＆論理制御部３４とを備えている。記憶部＆論理制御部３４も、記憶部＆論理制御部１４と同様に、メモリセル、及び周辺回路として機能する。例えば、メモリコントローラ３０の記憶部＆論理制御部３４が読み出しアドレスを指定すると、記憶部＆論理制御部１４からデータが読み出される。このように、記憶部＆論理制御部１４と記憶部＆論理制御部３４は、データの書き込み、及び読み出しを行うためのアドレス指定等を制御する。記憶部＆論理制御部１４と記憶部＆論理制御部３４はリード又はライトのコマンドを伝送する。

クロック発生回路３１は、オシレータ等を備えており、所定の周期の基準クロック信号を発生する。なお、本実施の形態では、クロック発生回路３１をメモリコントローラ３０に配置したが、外部のクロック発生回路で発生した基準クロックを用いてもよい。クロック発生回路３１は基準クロック信号を、パッケージ基板４０上の基準クロック配線４３を介して、ＰＬＬ（Phase Locked Loop）回路１３に出力する。ＰＬＬ回路１３は、基準クロック信号に基づいて、４種類のクロック信号ＱＫＡをそれぞれ出力する。また、記憶部＆論理制御部３４は、メモリ１０から転送されたデータを一斉に取り込むラッチ回路３４ａを有している。１つの基準クロックからクロック信号を生成することで、適切な位相とすることができる。

ＰＬＬ回路１３は、基準クロック信号を遅延などさせて、４５°毎にずれたクロック信号ＱＫＡ０、ＱＫＡ４５、ＱＫＡ９０、ＱＫＡ１３５を生成する。メモリ１０内において、クロック信号ＱＫＡ０を伝送する配線をクロック信号線１７ａとする。クロック信号線１７ａは、複数のフリップフロップ１５ａに接続されている。同様に、メモリ１０内において、クロック信号ＱＫＡ４５を伝送する配線をクロック信号線１７ｂとし、クロック信号ＱＫＡ９０を伝送する配線をクロック信号線１７ｃとし、クロック信号ＱＫＡ１３５を伝送する配線をクロック信号線１７ｄとする。クロック信号線１７ａのそれぞれは複数のフリップフロップ１５、及びに入力される。

まず、メモリ１０から伝送されるデータＤＱについて説明する。メモリ１０には、フリップフロップ１５ａ〜１５ｄと、出力バッファ１６ａ〜１６ｄと、フリップフロップ１５ａと出力バッファ１６ａは、信号線４１ａに対応している。すなわち、フリップフロップ１５ａは、出力バッファ１６ａを介して、信号線４１ａに接続されている。なお、ここでは、信号線４１ａの本数を３６として、データＤＱ［３５：０］［Ａ］［０］としている。信号線４１ａのそれぞれの構成については同様である。すなわち、データＤＱ［３５：０］［Ａ］［０］は、それぞれ同様のタイミングで送受信される。

同様に、フリップフロップ１５ｂと出力バッファ１６ｂは、信号線４１ｂに対応している。フリップフロップ１５ｃと出力バッファ１６ｃは、信号線４１ｃに対応している。フリップフロップ１５ｄと出力バッファ１６ｄは、信号線４１ｄに対応している。クロック信号線１７との接続以外については、信号線４１ｂ〜信号線４１ｄの接続構成は同じである。すなわち、データＤＱ［３５：０］［Ａ］［４５］は、それぞれ同様のタイミングで送受信される。データＤＱ［３５：０］［Ａ］［９０］は、それぞれ同様のタイミングで送受信され、データＤＱ［３５：０］［Ａ］［１３５］は、それぞれ同様のタイミングで送受信される。以下の説明では、データＤＱ３５Ａ［０／４５／９０／１３５］について説明するが、他の０〜３４についても同様である。

フリップフロップ１５ａ〜１５ｄは、信号線４１を伝送するデータＤＱ３５Ａ［０／４５／９０／１３５］を保持するラッチ回路である。記憶部＆論理制御部１４は、データＤＱ３５Ａ［０／４５／９０／１３５］の値に応じたレベルの信号をフリップフロップ１５ａ〜１５ｄに出力する。したがって、フリップフロップ１５ａ〜１５ｄのデータ入力端子は、読み出したデータＤＱ３５Ａ［０／４５／９０／１３５］の値に応じて、ハイレベル又はローレベルになる。

フリップフロップ１５ａ〜１５ｄはそれぞれクロック信号線１７ａ〜１７ｄに接続されている。フリップフロップ１５ａ〜１５ｄは、クロック信号線１７ａ〜１７ｄを伝送するクロック信号ＱＫに応じて動作する。例えば、フリップフロップ１５ａは、クロック信号ＱＫＡ０に結合されており、クロック信号ＱＫＡ０に応じて動作する。すなわち、クロック信号ＱＫＡ０の立ち上がり、及び立下りのタイミングで、フリップフロップ１５ａの出力レベルが切り替わる。そして、フリップフロップ１５ａから出力されたデータＤＱ３５Ａ０は、出力バッファ１６ａに入力される。出力バッファ１６ａは、データＤＱ３５Ａ０の信号を増幅して、パッケージ基板４０上の信号線４１ａに出力する。

フリップフロップ１５ｂは、クロック信号ＱＫＡ４５に応じて動作する。フリップフロップ１５ｃは、クロック信号ＱＫＡ９０に応じて動作する。フリップフロップ１５ｄは、クロック信号ＱＫＡ１３５に応じて動作する。フリップフロップ１５ｂ〜フリップフロップ１５ｄの動作は、フリップフロップ１５ａと同様であるが、クロック信号ＱＫＡの位相が異なっている。出力バッファ１６ｂ〜出力バッファ１６ｄは、それぞれ、データＤＱ３５Ａ４５、データＤＱ３５Ａ９０、データＤＱ３５Ａ１３５の信号を増幅して、パッケージ基板４０上の信号線４１ｂ〜４１ｄに出力する。

このように、物理的に隣接する信号線４１のクロック信号ＱＫＡの位相がずれている。従って、着目する信号線４１（例えば、信号線４１ｂ）のデータが遷移する時間に隣接する信号線（信号線４１ａと信号線４１ｃ）が電源レベルかグランドレベルになっている。このために、着目する信号線４１に隣接する信号線４１がシールド配線として寄与する。よって、クロストークによる劣化が抑制できる。加えて、多相でデータ転送できるため特に電流消費の大きい出力バッファの動作タイミングを特定の単位でシフトすることが出来る。よって、ノイズピークを分散化することが可能になる。さらに、出力バッファの動作タイミングをシフトすることができるため、消費電流ピークを抑制することができる。

また、本実施の形態では、メモリ１０をＤＤＲメモリとしている。従って、クロック信号ＱＫＡのライズエッジとフォールエッジの両方に応じて、フリップフロップ１５の出力レベルが切り替わるように、データ転送が行われる。

次に、メモリ１０からメモリコントローラ３０へのクロック信号の伝送について説明する。メモリ１０は、フリップフロップ１８ａ〜１８ｄと、出力バッファ１９ａ〜１９ｄとを備えている。フリップフロップ１８ａ〜１８ｄの入力端子には、電源やグランド等からハイレベル、あるいはローレベルの信号が入力されている。フリップフロップ１８ａ〜１８ｄは、クロック信号ＱＫＡが入力されている。例えば、フリップフロップ１８ａは、クロック信号ＱＫＡ０が入力されており、クロック信号ＱＫＡ０の立ち上がり及び立下りに応じて動作する。これにより、フリップフロップ１８ａは、クロック信号ＱＫ０を出力する。フリップフロップ１８ａから出力されたクロック信号ＱＫＡ０は、出力バッファ１９ａに入力する。そして、出力アンプ１９ａは、クロック信号ＱＫＡ０を増幅して、パッケージ基板４０上のクロック配線４２ａに出力する。

クロック信号ＱＫＡ４５、９０、１３５の構成についても同様となっている。すなわち、クロック信号ＱＫＡ４５は、フリップフロップ１８ｂ、及び出力バッファ１９ｂに入力される。そして、出力バッファ１９ｂは増幅したクロック信号ＱＫＡ４５をクロック配線４２ｂに出力する。クロック信号ＱＫＡ９０は、フリップフロップ１８ｃ、及び出力バッファ１９ｃに入力される。そして、出力バッファ１９ｃは増幅したクロック信号ＱＫＡ９０をクロック配線４２ｃに出力する。クロック信号ＱＫＡ１３５は、フリップフロップ１８ｄ、及び出力バッファ１９ｄに入力される。そして、出力バッファ１９ｄは増幅したクロック信号ＱＫＡ１３５をクロック配線４２ｄに出力する。このように、位相が異なる４つのクロック信号ＱＫＡ０、４５、９０、１３５がパッケージ基板４０上のクロック配線４２を介して、メモリコントローラ３０に伝送される。

次に、メモリコントローラ３０側、すなわち受信側での回路構成について説明する。信号線４１は、入力バッファ３５に接続されている。従って、信号線４１で伝送されたＤＱＡは、入力バッファ３５で増幅される。そして、入力バッファ３５で増幅されたＤＱＡは、フリップフロップ３６に入力される。ここで、入力バッファ３５ａ及びフリップフロップ３６ａは、信号線４１ａに対応している。すなわち、信号線４１ａは、入力バッファ３５ａを介して、フリップフロップ３６ａに接続されている。

同様に、入力バッファ３５ｂ及びフリップフロップ３６ｂは、信号線４１ｂに対応している。入力バッファ３５ｃ及びフリップフロップ３６ｃは、信号線４１ｃに対応している。入力バッファ３５ｄ及びフリップフロップ３６ｄは、信号線４１ｄに対応している。

クロック配線４２は、入力バッファ３７に接続されている。従って、クロック配線４２で伝送されたＱＫＡは、入力バッファ３７で増幅される。入力バッファ３７は、フリップフロップ３６に接続されている。フリップフロップ３６は、クロック信号ＱＫＡの立ち上がり及び立下りに応じて動作する。すなわち、フリップフロップ３６の出力レベルは、クロック信号ＱＫの立ち上がり及び立下りのタイミングで切り替わる。フリップフロップ３６から出力されたデータは、ラッチ回路３４ａに一斉に取り込まれる。ラッチ回路３４ａは信号線４１の本数に応じた複数のフリップフロップ回路を有している。ラッチ回路３４ａは、例えば、クロック発生回路３１で発生した基準クロックに応じて動作する。ラッチ回路３４ａを２段以上設けてもよい。

ここで、フリップフロップ３６ａは入力バッファ３７ｃ及びクロック配線４２ｃに対応している。すなわち、フリップフロップ３６ａには、入力バッファ３７ｃからのクロック信号ＱＫ９０Ａが入力されている。フリップフロップ３６ｂには、入力バッファ３７ｄ及びクロック配線４２ｄに対応している。フリップフロップ３６ｃには、入力バッファ３７ａ及びクロック配線４２ａに対応している。フリップフロップ３６ｄには、入力バッファ３７ｂ及びクロック配線４２ｂに対応している。

従って、隣接する信号線４１に対応するフリップフロップ３６は、４５°ずれたクロック信号ＱＫＡに応じで動作する。さらに、信号線４１ａに対応するフリップフロップ１５ａとフリップフロップ３６ａとで、動作タイミングが９０°ずれている。すなわち、フリップフロップ１５ａから出力されたデータＤＱ３５Ａ０は、フリップフロップ１５ａと９０°異なる位相で動作するフリップフロップ３６ｃで取り込まれる。信号線４１ｂについても、同様に、フリップフロップ１５ｂとフリップフロップ３６ｂの位相がずれている。信号線４１ｃ、４１ｄについても、送信側のフリップフロップ１５と受信側のフリップフロップ３６とで位相がずれている。

このようにすることで、受信側のメモリコントローラ３０において、クロック信号毎に、ＤＬＬ（Delay Locked Loop）やＰＬＬ等のタイミング調整回路を設ける必要がなくなる。すなわち、受信側のメモリコントローラ３０における回路規模の増大を防ぐことができる。あらかじめ送信側でクロック信号ＱＫＡの位相をデータＤＱ３５Ａに対して９０°シフトさせるようにＰＬＬ回路１３からクロックを取り出す。そして、パッケージ基板４０上で隣接する信号線４１の位相が連続的にシフトするように各配線を配置する。

ここで、メモリ１０におけるクロック信号ＱＫ及びデータＤＱと、メモリコントローラ３０におけるクロック信号ＱＫ及びデータＤＱのタイミングチャートを図６に示す。図６では、メモリ１０側、及びメモリコントローラ３０側でのクロック信号ＱＫＡ並びにデータＤＱ＊Ａを示している（＊は任意の整数である）。パッケージ基板４０上の配線を伝送する場合、クロック信号及びデータに生じる信号遅延を一点鎖線、及び二点鎖線で示している。

本実施の形態では、送信側のフリップフロップ１５と受信側のフリップフロップ３６との位相をずらしている。従って、パッケージ基板４０上で信号の遅延が生じた場合でも、確実にデータを送受信することができる。例えば、クロック信号ＱＫＡ９０のライズエッジ及びフォールエッジは、クロック信号ＱＫＡ０のライズエッジとフォールエッジの中間のタイミングとなっている。データＤＱＡのレベルが安定しているタイミングで、フリップフロップ３６がデータを保持することができる。よって、データの送受信を確実に行うことができる。

このように、ＰＬＬ回路１３から異なる位相のクロック信号を取り出し、グループごとにレジスタを駆動するクロック信号の位相をシフトする。受信側にＰＬＬやＤＬＬ等に位相調整回路が不要となるため、回路規模の増加を防ぐことができる。

また、パッケージ基板４０において物理的に隣接する信号線４１において、位相をずらしている。これにより、クロストークノイズを低減することができる。この理由について、図７、及び図８を用いて説明する。図７は、隣接する信号線４１を同位相とした比較例のタイミングチャートである。図８は、隣接する信号線４１を４５°ずらした時のタイミングチャートである。

着目する信号線４１で伝送されるデータをデータＤＱ（ｉ）Ａ０とする（ここでは、ｉは０〜３５の整数）。すると、隣接する信号線４１において同時にフリップフロップ１５が動作する。従って、着目する信号線４１のデータＤＱ（ｉ）Ａ０が変化するタイミングが、隣接する信号線４１のデータＤＱ（ｉ）Ａ４５とデータＤＱ（ｉ−１）Ａ１３５のレベルが変化するタイミングと一致することがある。よって、このタイミングでクロストークノイズが発生する。

一方、隣接する信号線４１の位相を４５°ずらした場合は、図８に示すようになる。この場合、隣接する信号線４１のフリップフロップ１５が異なるタイミングで動作する。着目する信号線４１で伝送されるデータのレベルが変化するタイミングは、隣接する信号線４１のデータＤＱ（ｉ）Ａ４５とデータＤＱ（ｉ−１）Ａ１３５のレベルが変化するタイミングからずれることになる。よって、着目する信号線４１で伝送されるデータのレベルが変化するタイミングでは、隣接する信号線４１のレベルが、ハイレベル（電源レベル）又はローレベル（グランドレベル）で一定となっている。

このように、物理的に隣接する信号線４１のクロック信号ＱＫＡの位相がずれている。従って、着目する信号線４１（例えば、信号線４１ｂ）のデータが遷移する時間に隣接する信号線（信号線４１ａと信号線４１ｃ）が電源レベルかグランドレベルになっている。このために、着目する信号線４１に隣接する信号線４１がシールド配線として寄与する。よって、クロストークによる劣化が抑制できる。

さらに、多数の信号線４１のデータが遷移するタイミングを分散させることができる。従って、多数の信号線４１のデータが同時に遷移することによって生じる同時動作ノイズを低減することができる。

例えば、Ｉ／Ｏの数が２８８、すなわち、信号線４１の数が２８８である仮定する。この場合、全ての信号線４１のデータ転送を同位相で行うと、図９に示すように、同時動作ノイズが大きくなる。一方、４５°ずつ位相が異なる４つのクロック信号を設けることで、同位相でデータ転送が行われる信号線４１の数は、７２（＝２８８／４）となる。よって、同時動作ノイズをほぼ１／４程度に軽減することができる。もちろん、クロック信号の種類を多くするほど、同時動作ノイズを低減することができる。

このように、多相でデータ転送できるため特に電流消費の大きい出力バッファの動作タイミングをシフトすることが出来る。よって、ノイズピークを分散化することが可能になる。さらに、出力バッファの動作タイミングをシフトすることができるため、消費電流ピークを抑制することができる。

また、本実施の形態では、メモリ１０をＤＤＲメモリとしているため、クロック信号ＱＫＡのライズエッジとフォールエッジの両方に応じて、フリップフロップ１５の出力レベルが切り替わるように、データ転送が行われる。ＤＤＲメモリでは、４種類のクロック信号を用いる構成において、隣接する信号線４１で４５°（＝１８０°／４）ずつ位相をずらすことが好ましい。これにより、隣接する信号線４１の動作タイミングを効果的にずらすことができる。すなわち、隣接する信号線４１において、データの遷移タイミングのマージンを大きくすることができる。例えば、隣接する信号線４１において、信号の遅延量が異なる場合でも、データが遷移するタイミングが重ならないようにすることができる。よって、データを確実に送受信することができる。

なお、ＳＤＲ（Single Data Rate）メモリでは、クロック信号のライズエッジのみで、データが遷移する。従って、ＳＤＲメモリで４種類のクロック信号を用いる場合は、９０°（＝３６０°／４）ずつ位相をずらせばよい。もちろん、隣接する信号線４１において、ずらす位相の値は、上記の値に限られるものではない。例えば、クロック信号の種類の数に応じて、変更することも可能である。もちろん、４種類以上のクロック信号を用いてもよい。

なお、上記の説明ではクロック信号ＱＫを単相信号として図示していたが、もちろん、ＱＫ/ＱＫ＃の差動信号を用いることも可能である。クロック信号を差動信号とした場合、信号品質を向上することができる。上記の図では、メモリ１０からメモリコントローラ３０へのデータ転送用の回路図であったが、反対に、メモリコントローラ３０からメモリ１０に対しても同様の構成を適用することができる。特に、本実施の形態にかかるデータ転送は、Ｉ／Ｏの数が多いパラレルデータの送受信や、伝送距離の長い半導体装置でのデータの送受信に好適である。また、１チップ内におけるデータ転送にも適用可能である。例えば、メモリとコントローラとを混載した半導体チップにおいて、上記のデータ転送を用いてもよい。

実施の形態２．
本実施の形態にかかる半導体装置の構成ついて、図１０を用いて説明する。図１０は、半導体装置の構成を模式的に示すブロック図である。本実施の形態では、実施の形態１に対して、第１の信号線群４６と第２の信号線群４７における信号線４１のグルーピングが異なっている。なお、その他の構成については、実施の形態１と同様であるため、説明を省略する。例えば、メモリ１０における回路及び配線構成、並びにメモリコントローラ３０内における回路及び配線構成については、図示を省略している。もちろん、本実施の形態においても、物理的に隣接する信号線４１では、データ転送の位相がずれている。そして、それぞれの信号線４１において、送信側のフリップフロップ１５と受信側のフリップフロップ３６の動作タイミングが異なっている。

図１０に示すように、複数の信号線４１は、第１の信号線群４６と第２の信号線群４７とに分けられている。ここで、第１の信号線群４６では、位相が０°又は９０°のクロック信号に基づいて、データが伝送する。一方、第２の信号線群４７では、位相が４５°又は１３５°のクロック信号に基づいて、データが伝送する。

第１の信号線群４６では、信号線４１ａと、信号線４１ｂとが交互に配置されている。信号線４１ａは、０°のクロック信号ＱＫ［Ａ／Ｂ］０に応じてデータを伝送する。信号線４１ｃは、９０°のクロック信号ＱＫ［Ａ／Ｂ］９０に応じてデータを伝送する。

第２の信号線群４７では、信号線４１ｂと、信号線４１ｄとが交互に配置されている。信号線４１ｂは、４５°のクロック信号ＱＫ［Ａ／Ｂ］４５に応じてデータを伝送する。信号線４１ｄは、１３５°のクロック信号ＱＫ［Ａ／Ｂ］１３５に応じてデータを伝送する。

より高速動作で隣接配線間の結合が大きい場合には隣接配線との動作タイミング差が小さくなる。このため、クロストークノイズの影響が大きくなってしまう。本実施の形態にかかる半導体装置では、隣接する信号線間で、９０°ずつ位相をシフトさせた構成を有している。隣接する信号線４１間の動作タイミングをより大きくずらせることができる。このため、クロストークによる波形劣化をより抑制することができる。

また０°／９０°の２相クロックでは、同時動作ノイズ分散の効果が小さくなるよって、図１０のようにレイアウト単位で０°/９０°のエリアと、４５°/１３５°のエリアに分けている。すなわち、第１の信号線群４６に含まれる信号線４１ａ、４１ｃでは、０°/９０°のクロック信号に対応しており、第２の信号線群４７に含まれる信号線４１ｂ、４１ｄは、４５°／１３５°のクロック信号に対応している。

これにより、クロストークかつ同時動作ノイズの抑制が可能となる。エリアの境界部の配線スペースのみ広げることで配線領域の増加を最小限としてクロストークを抑制することが可能になる。すなわち、第１の信号線群４６と第２の信号線群４７との間の間隔を広げる。こうすることで、配線領域の増加を抑えつつ、クロストークを低減することが可能になる。

このように、実施の形態２においても、実施の形態１と同様に複数の信号線４１をグルーピングしている。そして、パッケージ基板４０上において物理的に隣接する信号線４１において、異なる位相でデータを送信している。そして、隣接する信号線４１が異なる位相で送信されるように、ＰＬＬ回路１３が位相の異なるクロック信号を生成している。加えて、送信側フリップフロップ１５と受信側のフリップフロップ３６とに、位相が異なるクロック信号を入力している。そして、ＰＬＬ回路１３が発生した位相の異なるクロック信号を、受信側のメモリコントローラ３０に設けられたフリップフロップ３６に入力している。こうすることで、メモリコントローラ３０において、ＰＬＬ回路やＤＬＬ回路等の位相調整回路が不要になる。よって、回路規模の増加を防ぐことができる。

（接続例）
以下に、信号線４１とクロック配線４２の接続例について、図１１〜図１３を用いて説明する。図１１〜図１３は、それぞれ信号線４１とクロック配線４２の接続構成を単純化して示す図である。実際には、図１１〜図１３に示される２本又は４本の信号線４１が、繰り変えし配置される構成となる。なお、以下の接続例１〜３において、実施の形態１、又は２で示した構成と共通の構成については、説明を省略する。

（接続例１）
接続例１の構成を図１１に示す。図１１では、２種類のクロック信号を用いた接続例を示す図であり、実施の形態２に適用可能な例である。従って、信号線４１ａ、４１ｃと、クロック配線４２ａ、４２ｃを示している。クロック配線４２ａのクロック信号と、クロック配線４２ｃのクロック信号は、９０°異なる位相になっている。信号線４１ａ、４１ｃとは、物理的に隣接している。

信号線４１ａにおいて、送信側のフリップフロップ１５ａには、第１のクロック信号が入力されて、受信側のフリップフロップ３６ａには、第２のクロック信号が入力されている。一方、信号線４１ｃにおいて、送信側のフリップフロップ１５ｃには、第２のクロック信号が入力されて、受信側のフリップフロップ３６ｃには、第１のクロック信号が入力されている。このような構成の場合、送信側のフリップフロップ１５ｃと、受信側のフリップフロップ３６ｃとで、位相が９０°異なる。また、隣接する信号線４１ａ、４１ｃとは、９０°異なる位相でデータを伝送する。このような構成においても、クロストーク及び同時動作ノイズを低減することができる。

（接続例２）
接続例２の構成を図１２に示す。接続例２では、２本のクロック配線４２と、４本の信号線４１とを有する構成を示している。接続例２は、実施の形態２に適用可能な例である。クロック配線４２ａの第１のクロック信号と、クロック配線４２の第２のクロック信号とは、位相が９０°ずれている。信号線４１ａは信号線４１ｂと物理的に隣接している。信号線４１ｂは信号線４１ｃと物理的に隣接している。信号線４１ｃは信号線４１ｄと物理的に隣接している。

信号線４１ａ、４１ｃは、第１のクロック信号に応じて、データを伝送する。信号線４１ａの送信側では、フリップフロップ１５ａに第１のクロック信号が入力されている。信号線４１ａの受信側では、フリップフロップ３６ａに第２のクロック信号が入力されている。信号線４１ｃの送信側では、フリップフロップ１５ｃに第１のクロック信号が入力されている。信号線４１ｃの受信側では、フリップフロップ３６ｃに第２のクロック信号が入力されている。

信号線４１ｂ、４１ｄは、第２のクロック信号に応じて、データを伝送する。信号線４１ｂの送信側では、フリップフロップ１５ｂに第２のクロック信号が入力されている。信号線４１ｂの受信側では、フリップフロップ３６ｂに第１のクロック信号が入力されている。信号線４１ｄの送信側では、フリップフロップ１５ｄに第２のクロック信号が入力されている。信号線４１ｄの受信側では、フリップフロップ３６ｄに第１のクロック信号が入力されている。このような構成においても、クロストーク及び同時動作ノイズを低減することができる。

（接続例３）
接続例３の構成を図１３に示す。接続例３では、４本のクロック配線４２と、４本の信号線４１とを有する構成を示している。接続例３は、実施の形態１に適用可能な例である。クロック配線４２ａは、第１のクロック信号を伝送する。クロック配線４２ｂは、第２のクロック信号を伝送する。第１のクロック信号と第２のクロック信号は９０°異なる位相となっている。クロック配線４２ｃは、第３のクロック信号を伝送する。クロック配線４２ｄは、第４のクロック信号を伝送する。第３のクロック信号と第４のクロック信号は９０°異なる位相となっている。なお、第２のクロック信号と第３のクロック信号とは異なる位相となっている。

そして、第１のクロック信号は、フリップフロップ３６ｂに入力される。第２のクロック信号はフリップフロップ３６ａに入力される。第３のクロック信号は、フリップフロップ３６ｄに入力される。第４のクロック信号はフリップフロップ３６ｃに入力される。この構成においても、入力側のフリップフロップ１５と、フリップフロップ３６とで位相をずらすことができる。また、隣接する信号線４１ａと信号線４１ｂの位相を９０°ずらすことができる。同様に、隣接する信号線４１ｃと信号線４１ｄの位相を９０°ずらすことができる。なお、隣接する信号線４１ｃと信号線４１ｂの位相を例えば、４５°ずらすことができる。このような構成においても、クロストーク及び同時動作ノイズを低減することができる。

なお、上記の説明では、クロック信号の位相を４５°、又は９０°ずらした例について説明したが、クロック信号の位相差は特に限定されるものではない。また、例えば、出力バッファ１９、出力バッファ１６、入力バッファ３７、入力バッファ３５の少なくとも一つを設けないようにしてもよい。さらには、出力バッファ１９、出力バッファ１６、入力バッファ３７、入力バッファ３５をラッチ回路に設けてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１０ メモリ
１１ メモリセル
１２ 周辺回路
１３ ＰＬＬ回路
１４ 記憶部＆論理制御部
１５ フリップフロップ
１６ 出力バッファ
１７ クロック信号線
１８ フリップフロップ
１９ 出力バッファ
３０ メモリコントローラ
３１ クロック発生回路
３４ 記憶部＆論理制御部
３４ａ ラッチ回路
３５ 入力バッファ
３６ フリップフロップ
３７ 入力バッファ
４０ パッケージ基板
４１ 信号線
４２ クロック配線
４６ 第１の信号線群
４７ 第２の信号線群
５０ 外部回路

Claims (19)

1. 第１の回路と、
   前記第１の回路へのデータの書き込み、又は前記第１の回路からのデータの読み出しを制御する第２の回路と、
   前記第１の回路と前記第２の回路とを接続する複数の信号線であって、隣接する前記信号線が異なる位相のクロック信号に応じてデータを伝送する複数の信号線と、
   第１のクロック信号を伝送する第１のクロック配線と、
   前記第１のクロック信号と異なる位相の第２のクロック信号を伝送する第２のクロック配線と、
   前記第１のクロック信号に応じて動作し、前記複数の信号線に含まれる第１の信号線にデータを送信する第１の送信側ラッチと、
   前記第２のクロック信号に応じて動作し、前記第１の信号線で伝送されたデータを受信する第１の受信側ラッチと、
   前記第２のクロック信号に応じて動作し、前記複数の信号線に含まれる第２の信号線にデータを送信する第２の送信側ラッチと、
   前記第１のクロック信号に応じて動作し、前記第２の信号線で伝送されたデータを受信する第２の受信側ラッチと、を備えた半導体装置。
2. 前記第１及び第２のクロック信号と異なる位相の第３のクロック信号を伝送する第３のクロック配線と、
   第３のクロック信号と異なる位相の第４のクロック信号を伝送する第４のクロック配線と、
   前記第３のクロック信号に応じて動作し、前記複数の信号線に含まれる第３の信号線にデータを送信する第３の送信側ラッチと、
   前記第４のクロック信号に応じて動作し、前記第３の信号線で伝送されたデータを受信する第３の受信側ラッチと、
   前記第４のクロック信号に応じて動作し、前記複数の信号線に含まれる第４の信号線にデータを送信する第４の送信側ラッチと、
   前記第３のクロック信号に応じて動作し、前記第４の信号線で伝送されたデータを受信する第４の受信側ラッチと、を備えた請求項１に記載の半導体装置。
3. 前記第１の信号線が第３の信号線と隣接して配置され、前記第２の信号線と前記第４の信号線とが隣接して配置され、
   前記第１の信号線、前記第３の信号線、前記第２の信号線、及び前記第４の信号線の順番で繰り返し配置されている請求項２に記載の半導体装置。
4. 隣接する前記信号線では、４５°又は９０°位相が異なるクロック信号に応じて、データが伝送している請求項１に記載の半導体装置。
5. 前記複数の信号線が、２以上の前記信号線を有する第１の信号線群及び第２の信号線群を含み、
   前記第１の信号線群では、前記第１の信号線と、前記第１の信号線と４５°又は９０°異なる位相でデータを伝送する第２の信号線とが交互に配置され、
   前記第２の信号線群では、前記第１及び第２の信号線と異なる位相でデータを伝送する第３の信号線と、前記第３の信号線と４５又は９０°異なる位相でデータを伝送する第４の信号線とが交互に配置されている請求項１に記載の半導体装置。
6. 前記第２の回路が基準クロックを発生する基準クロック発生回路を有し、
   前記第１の回路が前記基準クロック信号に基づいて、位相の異なる複数のクロック信号を発生する位相調整回路を有している請求項１に記載の半導体装置。
7. 前記第１の回路を有する第１の半導体チップと、
   前記第２の回路を有する第２の半導体チップと、
   前記第１の半導体チップと第２の半導体チップとが搭載された配線基板とを備え、
   前記配線基板に前記信号線と、前記第１のクロック配線と、前記第２のクロック配線とが設けられている請求項１に記載の半導体装置。
8. 第１のクロック信号に結合された第１のラッチ回路と、第１のクロック信号とは異なる第２のクロック信号に結合された第２のラッチ回路と、を有する第１の半導体チップと、
   前記第１のラッチ回路の出力信号及び前記第２のクロック信号に結合された第３のラッチ回路と、前記第２のラッチ回路の出力信号及び前記第１のクロック信号に結合された第４のラッチ回路と、を有する第２の半導体チップと、
   を含む半導体装置。
9. 前記第１のクロック信号と前記第２のクロック信号との位相が４５°、又は９０°異なる請求項８に記載の半導体装置。
10. 前記第１の半導体チップが、第３のクロック信号に結合された第５のラッチ回路と、前記第３のクロック信号とは異なる第４のクロック信号に結合された第６のラッチ回路と、をさらに有し、
    前記第２の半導体チップが、前記第５のラッチ回路の出力信号及び前記第４のクロック信号に結合された第７のラッチ回路と、前記第６のラッチ回路の出力信号及び前記第３のクロック信号に結合された第８のラッチ回路と、をさらに有する請求項９に記載の半導体装置。
11. 前記第１のラッチ回路と前記第３のラッチ回路を結合する第１の信号線と、
    前記第１の信号線に隣接して配置され、前記第２のラッチ回路と前記第４のラッチ回路とを結合する第２の信号線と、
    前記第２の信号線に隣接して配置され、前記第５のラッチ回路と前記第７のラッチ回路とを結合する第３の信号線と、
    前記第３の信号線に隣接して配置され、前記第６のラッチ回路と前記第８のラッチ回路とを結合する第４の信号線と、
    を備えた前記第１０に記載の半導体装置。
12. 前記第３のクロック信号と前記第４のクロック信号との位相が４５°又は９０°異なる請求項１１に記載の半導体装置。
13. 前記第２の半導体チップが基準クロックを発生する基準クロック発生回路を有し、
    前記第１の半導体チップが前記基準クロック信号に基づいて、前記第１及び第２のクロック信号を発生するクロック生成回路を有している請求項８に記載の半導体装置。
14. 前記第１の半導体チップと第２の半導体チップとが搭載された配線基板を備え、
    前記配線基板を介して、前記第１の半導体チップと前記第２の半導体チップとが結合される請求項１２に記載の半導体装置。
15. 位相の異なる第１のクロック信号と第２のクロック信号を発生させ、
    送信側の第１の回路において、第１のラッチ回路に前記第１のクロック信号を入力するとともに、第２のラッチ回路に前記第２のクロック信号を入力し、
    前記第１のラッチ回路が前記第１のクロック信号に応じて、データを第１の信号線に送信し、
    前記第２のラッチ回路が前記第２のクロック信号に応じて、データを第２の信号線に送信し、
    受信側の第２の回路に設けられた第３のラッチ回路に前記第１の信号線を介して伝送されたデータと、前記第２のクロック信号を入力するデータ転送方法。
16. 前記第２の回路に設けられた第４のラッチ回路に、前記第１のラッチ回路の出力信号及び第２のクロック信号を入力する請求項１５に記載のデータ転送方法。
17. 前記第１のラッチ回路から出力されるデータと前記第２のラッチ回路から出力されるデータとが、隣接する信号線を介して伝送されている請求項１６の記載のデータ転送方法。
18. 前記第１及び第２のクロック信号と位相の異なる第３及び第４のクロック信号を発生させ、
    前記第１の回路において、第５のラッチ回路に前記第３のクロック信号を入力するとともに、第６のラッチ回路に前記第４のクロック信号を入力し、
    前記第５のラッチ回路が前記第３のクロック信号に応じて、データを第３の信号線に送信し、
    前記第６のラッチ回路が前記第４のクロック信号に応じて、データを第４の信号線に送信し、
    前記第２の回路に設けられた第７のラッチ回路に前記第３の信号線を介して伝送されたデータと、前記第４のクロック信号を入力するとともに、前記第２の回路に設けられた第８のラッチ回路に前記第４の信号線を介して伝送されたデータと、第３のクロック信号を入力する請求項１６に記載のデータ転送方法。
19. 前記第１の回路に設けられた位相調整回路が基準クロック信号に基づいて、前記第１及び第２のクロック信号を発生する請求項１８に記載のデータ転送方法。

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