JP2002271425A - 信号伝送方法 - Google Patents

Abstract

(57)【要約】 【課題】 放射ノイズを低減できる基板間の信号伝送方
法を提供する。 【解決手段】 送信基板４０内の送信信号部４１から出
力された同一位相の複数ビットの送信信号Ｓ４１−１〜
Ｓ４１−ｎは、ドライバ４２で駆動される。駆動された
送信信号Ｓ４２−１〜Ｓ４２−ｎは、ビット毎に配線長
の異なるバス配線４３−１〜４３−ｎによってコネクタ
４４からバックボード６０内の共通バス配線６１−１〜
６１−ｎへ出力される。そのため、コネクタ４４から放
射するノイズのピークを抑制することができる。時間的
にずれた複数ビットの送信信号Ｓ４２−１〜Ｓ４２−ｎ
は、コネクタ５４へ伝送され、受信基板５０内のビット
毎に配線長の異なるバス配線５３−１〜５３−ｎへ送ら
れ、ここでビット間の位相が同一になるように遅延さ
れ、レシーバ５２で受信され、受信信号部５１に入力さ
れる。これにより、受信処理を的確に行うことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路がそれぞれ搭
載された複数の基板間において複数ビットの信号を伝送
する信号伝送方法、特に複数の基板と基板接続用共通バ
ス配線との接続箇所から発生する放射ノイズを低減する
信号伝送方法に関するものである。

【０００２】

【従来の技術】図２は、従来の基板間の信号伝送方法の
一例を説明する図である。従来の基板間の信号伝送方法
では、例えば、送信基板１０と受信基板２０とをバック
ボード３０で接続し、送信基板１０から出力された複数
ビットの送信信号Ｓ１２−１〜Ｓ１２−ｎをバックボー
ド３０を通して受信基板２０へ送り、この受信基板２０
で受信するようになっている。

【０００３】送信基板１０は、ビット間の位相が同一の
複数ビットの送信信号Ｓ１１−１〜Ｓ１１−ｎを出力す
る送信信号部１１を有し、この出力側に送信用ドライバ
１２が接続されている。ドライバ１２は、送信信号Ｓ１
１−１〜Ｓ１１−ｎを駆動して送信信号Ｓ１２−１〜Ｓ
１２−ｎを出力する複数のゲート１２−１〜１２−ｎで
構成されている。各ゲート１２−１〜１２−ｎの出力側
には、基板内配線パターンからなるバス配線１３−１〜
１３−ｎを介して、コネクタ１４が接続されている。コ
ネクタ１４は、送信基板１０をバックボード３０に電気
的に接続するためのものである。

【０００４】受信基板２０は、複数ビットの受信信号Ｓ
２２−１〜Ｓ２２−ｎを入力して処理する受信信号部２
１を有し、この入力側に、複数ビットのゲート２２−１
〜２２−ｎからなる受信用レシーバ２２の出力側が接続
されている。レシーバ２２の入力側には、基板内配線パ
ターンからなるバス配線２３−１〜２３−ｎを介して、
コネクタ２４が接続されている。コネクタ２４は、受信
基板２０をバックボード３０に電気的に接続するための
ものである。

【０００５】バックボード３０は、共通バス配線３１−
１〜３１−ｎを有し、この共通バス配線３１−１〜３１
−ｎによって送信基板１０と受信基板２０とを電気的に
接続するようになっている。

【０００６】このような構成において、従来の基板間の
信号伝送方法では、送信基板１０内の送信信号部１１か
ら複数ビットの送信信号Ｓ１１−１〜Ｓ１１−ｎが出力
されると、これがドライバ１２で駆動されて送信信号Ｓ
１２−１〜Ｓ１２−ｎとなり、バス配線１３−１〜１３
−ｎを介してコネクタ１４から出力される。コネクタ１
４から出力された送信信号Ｓ１２−１〜Ｓ１２−ｎは、
バックボード３０内の共通バス配線３１−１〜３１−ｎ
を通して受信基板２０のコネクタ２４へ伝送される。コ
ネクタ２４へ送られてきた送信信号Ｓ１２−１〜Ｓ１２
−ｎは、バス配線２３−１〜２３−ｎを通してレシーバ
２２で受信され、この受信信号Ｓ２２−１〜Ｓ２２−ｎ
が受信信号部２１に入力されて処理される。

【０００７】従来の基板間の信号伝送方法では、設計や
メンテナンス等の容易性を考えて、バス配線１３−１〜
１３−ｎ、バス配線２３−１〜２３−ｎ、及び共通バス
配線３１−１〜３１−ｎの各ビットの配線長を同じ長さ
に設定し、ドライバ１２から複数ビットの送信信号Ｓ１
２−１〜Ｓ１２−ｎを同時に出力し、レシーバ２２の入
力端子で、複数ビットの送信信号Ｓ１２−１〜Ｓ１２−
ｎが同じ遅延時間になるように送信基板１０、受信基板
２０及びバックボード３０を設計していた。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
信号伝送方法では、例えば、図３及び図４に示すような
課題があった。

【０００９】図３は、従来の図２の放射ノイズＮＳの放
出方向を示す図である。又、図４は、従来の図２の信号
変化点とノイズ位相を示す信号波形図である。

【００１０】従来の信号伝送方法では、設計やメンテナ
ンス等の容易性を考えて、送信基板１０内のバス配線１
３−１〜１３−ｎ、受信基板２０内のバス配線２３−１
〜２３−ｎ、及びバックボード３０内の共通バス配線３
１−１〜３１−ｎの各ビットの配線長が同じ長さになる
ように設計されていた。ところが、配線長を同じ長さに
設定すると、図４に示すように、送信基板１０のコネク
タ１４から出力される送信信号Ｓ１２−１〜Ｓ１２−ｎ
の変化点（即ち、立ち上がり、立ち下がり）が同一時間
に発生した場合、図３に示すように、コネクタ１４のピ
ン１４ａから放射するノイズＮＳがドライバ１２の同時
変化数により加算され、該ピン１４ａから大きな放射ノ
イズＮＳが放出され、バックボード３０に接続された他
の受信基板２０等に悪影響を与えるという問題があり、
これを解決することが困難であった。

【００１１】本発明は、前記従来技術が持っていた課題
を解決し、放射ノイズを低減できる基板間の信号伝送方
法を提供することを目的とする。

【００１２】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明では、複数ビットの送信
信号を出力するドライバと、複数ビットの配線からな
り、一端側が前記ドライバに接続された信号伝送用の第
１のバス配線と、前記第１のバス配線の他端側に接続さ
れた配線接続用の第１のコネクタと、を有する第１の基
板と、配線接続用の第２のコネクタと、複数ビットの配
線からなり、一端側が前記第２のコネクタに接続された
信号伝送用の第２のバス配線と、前記第２のバス配線の
他端側に接続され、該第２のバス配線から送られてくる
複数ビットの信号を受信するレシーバと、を有する第２
の基板と、複数ビットの配線からなり、前記第１及び第
２のコネクタを介して前記第１と第２のバス配線を相互
に接続する基板接続用の共通バス配線とを用い、信号伝
送方法を次のように構成している。

【００１３】即ち、前記第１のバス配線上の前記複数ビ
ットの送信信号に、ビット毎に異なる遅延時間を持た
せ、ビット間の位相を変えて前記第１のコネクタから前
記共通バス配線へ出力する。そして、前記共通バス配線
から送られてくる前記複数ビットの送信信号を、前記第
２のコネクタ及び前記第２のバス配線を介して前記レシ
ーバで受信し、前記ビット毎に異なる遅延時間との合計
時間が一定時間となるような遅延時間が加算されて生成
されたビット間が同位相の受信信号を、該レシーバから
出力している。

【００１４】このような構成を採用したことにより、第
１の基板内のドライバから複数ビットの送信信号が出力
されると、第１のバス配線を介して第１のコネクタか
ら、ビット間の位相が異なる送信信号が出力され、共通
バス配線へ送られる。そのため、第１のコネクタから発
生する放射ノイズが減少する。共通バス配線へ送られた
複数ビットの送信信号は、第２の基板の第２のコネク
タ、及び第２のバス配線を介してレシーバで受信され、
ビット間が同位相の受信信号が該レシーバから出力され
る。

【００１５】第２の発明では、第１の発明の信号伝送方
法において、第１のバス配線における複数ビットの配線
を、ビット毎に配線長を変えて伝送遅延時間を異なら
せ、ビット毎に位相の異なる複数ビットの送信信号を第
１のコネクタから共通バス配線へ出力する。そして、第
２のバス配線における複数ビットの配線を、前記伝送遅
延時間との合計時間が一定時間となるようにビット毎に
配線長を変えて伝送遅延時間を異ならせ、ビット間の位
相を同一にした送信信号をレシーバに入力している。

【００１６】このような構成を採用したことにより、第
１の基板内のドライバから出力された複数ビットの送信
信号は、第１のバス配線においてビット毎に伝送遅延時
間が変えられ、ビット毎に位相の異なる複数ビットの送
信信号が第１のコネクタから出力されて共通バス配線へ
送られる。そのため、第１のコネクタから発生する放射
ノイズが減少する。共通バス配線へ送られた複数ビット
の送信信号は、第２のバス配線において伝送遅延時間が
変えられ、ビット間の位相が同一になった送信信号がレ
シーバに入力されて受信される。

【００１７】第３の発明では、第１の発明の信号伝送方
法において、ドライバを複数ビットの第１のゲートで構
成し、これらの第１のゲートとして、ビット毎に遅延時
間が異なる素子を使用して伝送遅延時間を異ならせ、ビ
ット間の位相の異なる複数ビットの送信信号を第１のコ
ネクタから共通バス配線へ出力する。そして、レシーバ
を複数ビットの第２のゲートで構成し、これらの第２の
ゲートとして、前記伝送遅延時間との合計時間が一定時
間となるようにビット毎に遅延時間が異なる素子を使用
して伝送遅延時間を異ならせ、ビット間が同位相の受信
信号を該第２のゲートから出力している。

【００１８】このような構成を採用したことにより、第
１の基板内のドライバから、ビット間の位相の異なる複
数ビットの送信信号が出力され、第１のバス配線を介し
て第１のコネクタへ送られる。第１のコネクタからは、
ビット間の位相の異なる複数ビットの送信信号が出力さ
れ、共通バス配線へ送られる。そのため、第１のコネク
タから発生する放射ノイズが減少する。共通バス配線へ
送られた複数ビットの送信信号は、第２の基板の第２の
コネクタ、及び第２のバス配線を介してレシーバへ送ら
れ、このレシーバにおいて伝送遅延時間が変えられ、ビ
ット間が同位相の受信信号が該レシーバから出力され
る。

【００１９】第４の発明では、第１の発明の信号伝送方
法において、第１のバス配線における複数ビットの配線
にそれぞれ第１のディレーラインを設け、ビット毎に該
第１のディレーラインの伝送遅延時間を異ならせ、ビッ
ト間の位相の異なる複数ビットの送信信号を第１のコネ
クタから共通バス配線へ出力する。そして、第２のバス
配線における複数ビットの配線にそれぞれ第２のディレ
ーラインを設け、前記伝送遅延時間との合計時間が一定
時間となるようにビット毎に該第２のディレーラインの
伝送遅延時間を異ならせ、ビット間の位相を同一にした
送信信号をレシーバに入力している。

【００２０】このような構成を採用したことにより、第
１の基板内のドライバから出力された複数ビットの送信
信号は、第１のバス配線の第１のディレーラインによっ
てビット毎に伝送遅延時間が変えられ、ビット間の位相
の異なる複数ビットの送信信号が第１のコネクタから出
力されて共通バス配線へ送られる。そのため、第１のコ
ネクタから発生する放射ノイズが少なくなる。共通バス
配線へ送られた複数ビットの送信信号は、第２の基板の
第２のコネクタへ送られ、第２のバス配線の第２のディ
レーラインによって伝送遅延時間が変えられ、ビット間
の位相が同一になった送信信号がレシーバに入力されて
受信される。

【００２１】第５の発明では、遅延時間を変えて互いに
位相の異なる複数ビットの送信信号を出力すると共に、
該遅延時間との合計時間が一定時間となるように遅延時
間を変えて位相が同一の複数ビットの受信信号を出力す
る双方向性の第１の送受信手段と、複数ビットの配線か
らなり、一端側が前記第１の送受信手段に接続された信
号伝送用の第１のバス配線と、前記第１のバス配線の他
端側に接続された配線接続用の第１のコネクタと、を有
する第１の基板と、配線接続用の第２のコネクタと、複
数ビットの配線からなり、一端側が前記第２のコネクタ
に接続された信号伝送用の第２のバス配線と、前記第２
のバス配線の他端側に接続され、前記第１の送受信手段
と同一構成の双方向性の第２の送受信手段と、を有する
第２の基板と、複数ビットの配線からなり、前記第１及
び第２のコネクタを介して前記第１と第２のバス配線を
相互に接続する基板接続用の共通バス配線とを用い、信
号伝送方法を次のように構成している。

【００２２】即ち、前記第１又は第２の送受信手段か
ら、ビット間の位相の異なる前記複数ビットの送信信号
を出力し、前記第１又は第２のコネクタを介して前記共
通バス配線へ送出する。そして、前記複数ビットの送信
信号を、前記第２又は第１のコネクタを介して前記第２
又は第１の送受信手段で受信し、ビット間が同位相の前
記複数ビットの受信信号を該第２又は第１の送受信手段
から出力している。

【００２３】このような構成を採用したことにより、第
１又は第２の送受信手段から、ビット間の位相の異なる
複数ビットの送信信号が出力されると、これが第１又は
第２のバス配線を介して第１又は第２のコネクタから出
力され、共通バス配線へ送られる。そのため、第１又は
第２のコネクタから発生する放射ノイズが少なくなる。
共通バス配線へ送られた複数ビットの送信信号は、第２
又は第１のコネクタと第２又は第１のバス配線とを介し
て、第２又は第１の送受信手段で受信され、ビット間の
伝送遅延時間が変えられ、ビット間が同位相の複数ビッ
トの受信信号が該第２又は第１の送受信手段から出力さ
れる。

【００２４】

【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す基板間の信号伝送方法を説明
する図である。この基板間の信号伝送方法では、第１の
基板（例えば、送信基板）４０と第２の基板（例えば、
受信基板）５０とをバックボード６０によって電気的に
接続し、送信基板４０から出力された複数ビットの送信
信号Ｓ４２−１〜Ｓ４２−ｎをバックボード６０を介し
て受信基板５０で受信するようになっている。

【００２５】送信基板４０は、ビット間の位相が同一の
複数ビットの送信信号Ｓ４１−１〜Ｓ４１−ｎを出力す
る送信信号部４１を有し、この出力側に送信用ドライバ
４２が接続されている。ドライバ４２は、送信信号Ｓ４
１−１〜Ｓ４１−ｎを駆動して送信信号Ｓ４２−１〜Ｓ
４２−ｎを出力するものであり、インバータからなる複
数ビットのゲート４２−１〜４２−ｎにより構成されて
いる。各ゲート４２−１〜４２−ｎの出力側には、基板
内配線パターンからなる複数ビットの第１のバス配線４
３−１〜４３−ｎが接続されている。複数ビットのバス
配線４３−１〜４３−ｎは、ビット毎に配線長が変えら
れて信号の伝送遅延時間がずらされている。例えば、バ
ス配線４３−１は最も短い配線であり、バス配線４３−
２，４３−３，…毎に順次長くなっていき、バス配線４
３−ｎが最も長い配線となっている。これらのバス配線
４３−１〜４３−ｎは、第１のコネクタ４４に接続され
ている。

【００２６】受信基板５０は、ビット間の位相が同一の
複数ビットの受信信号Ｓ５２−１〜Ｓ５２−ｎを入力し
て処理する受信信号部５１を有し、この入力側に受信用
レシーバ５２の出力側が接続されている。レシーバ５２
は、インバータからなる複数ビットのゲート５２−１〜
５２−ｎで構成され、この入力側に、基板内配線パター
ンからなる複数ビットの第２のバス配線５３−１〜５３
−２が接続されている。複数ビットのバス配線５３−１
〜５３−２は、ビット毎に配線長を変えて信号の伝送遅
延時間をずらすようになっている。この複数ビットのバ
ス配線５３−１〜５３−２は、送信基板４０内のバス配
線４３−１〜４３−ｎにおいて配線長を変化させて信号
を遅延させた組み合わせと、逆になるような配線長に設
定されている。例えば、バス配線５３−１は、最も短い
バス配線４３−１に対応して配線長が最も長く、配線長
５３−２，４３−３，…毎に配線長が短くなり、最も長
い配線４３−ｎに対応して配線５３−ｎが最も短い配線
長に設定されている。

【００２７】バックボード６０は、コネクタ４４を介し
て送信基板４０と電気的に接続されると共に、コネクタ
５４を介して受信基板５０と電気的に接続され、これら
のコネクタ４４及び５４間を接続するために複数ビット
の共通バス配線６１−１〜６１−ｎが設けられている。
各ビットの共通バス配線６１−１〜６１−ｎは、それぞ
れ配線長が同一に設定されている。

【００２８】ドライバ４２の出力端子からレシーバ５２
の入力端子までの各ビットの配線４３−１，６１−１，
５３−１〜４３−ｎ，６１−ｎ，５３−ｎは、同一の長
さに設定されている。

【００２９】図５は、図１の送信信号Ｓ４２−１〜Ｓ４
２−ｎの変化点とノイズＮＳ位相を示す信号波形図であ
る。

【００３０】以下、図５を参照しつつ、図１の信号伝送
方法を説明する。例えば、送信基板４０内の送信信号部
４１から、ビット間の位相が同一の複数ビットの送信信
号Ｓ４１−１〜Ｓ４１−ｎが出力されると、ドライバ４
２内の各ゲート４２−１〜４２−ｎで駆動されて送信信
号Ｓ４２−１〜Ｓ４２−ｎが出力され、バス配線４３−
１〜４３−ｎへ送られる。各ビットのバス配線４３−１
〜４３−ｎでは、それぞれ配線長が異なるので、各ゲー
ト４２−１〜４２−ｎから出力された送信信号Ｓ４２−
１〜Ｓ４２−ｎが異なる伝送遅延時間だけ遅れてコネク
タ４４へ到達し、このコネクタ４４から出力されてバッ
クボード６０の共通バス配線６１−１〜６１−ｎへ送ら
れる。

【００３１】各ビットの共通バス配線６１−１〜６１−
ｎはそれぞれ配線長が等しいため、コネクタ４４から出
力された複数ビットの送信信号Ｓ４２−１〜Ｓ４２−ｎ
が、ビット毎にずれた時間を保ったまま受信基板５０側
のコネクタ５４へ送られる。

【００３２】コネクタ５４に送られてきた複数ビットの
送信信号Ｓ４２−１〜Ｓ４２−ｎは、受信基板５０内の
バス配線５３−１〜５３−２を通ってレシーバ５２へ伝
達される。各ビットのバス配線５３−１〜５３−２で
は、送信基板４０内のバス配線４３−１〜４３−ｎの配
線長の組み合わせと逆になるような配線長に設定されて
いるため、このバス配線５３−１〜５３−ｎで伝送遅延
時間が異なり、複数ビットの送信信号Ｓ４２−１〜Ｓ４
２−ｎが時間的に同時にレシーバ５２に到達する。

【００３３】例えば、ドライバ４２内のゲート４２−１
から出力された送信信号Ｓ４２−１は、送信基板４０内
の最も短い配線４３−１とバックボード６０内の配線６
１−１と受信基板５０内の最も長い配線５３−１とを全
て加えた配線長分だけ遅延し、レシーバ５２内のゲート
５２−１の入力端子に到達する。又、ドライバ４２内の
ゲート４２−ｎから出力される送信信号Ｓ４２−ｎは、
送信基板４０内の最も長い配線４３−ｎとバックボード
６０内の配線６１−ｎと受信基板５０内の最も短い配線
５３−ｎとを全て加えた配線長分だけ遅延し、レシーバ
５２内のゲート５２−ｎの入力端子に到達する。ドライ
バ４２の出力端子からレシーバ５２の入力端子までの各
ビットの配線長は、同じ長さに設定されているため、各
ビットの送信信号Ｓ４２−１〜Ｓ４２−ｎが時間的に同
時にレシーバ５２内のゲート５２−１〜５２−ｎの入力
端子に到達する。レシーバ５２内の各ゲート５２−１〜
５２−ｎの入力端子に到達した複数ビットの送信信号Ｓ
４２−１〜Ｓ４２−ｎは、ここで受信され、この受信信
号Ｓ５２−１〜Ｓ５２−ｎが受信信号部５１に入力され
て所定の受信処理が行われる。

【００３４】以上のように、本実施形態では、次のよう
な効果がある。図５に示すように、ドライバ４２から出
力された複数ビットの送信信号Ｓ４２−１〜Ｓ４２−ｎ
は、送信基板４０内の異なる配線長のバス配線４３−１
〜４３−ｎによって異なる遅延時間で時間的にずらさ
れ、複数ビットの送信信号Ｓ４２−１〜Ｓ４２−ｎの変
化点が時間的にずらされてコネクタ４４から出力され
る。そのため、コネクタ４４から放射するノイズＮＳの
ピークを抑制することができる。しかも、時間的にずら
された複数ビットの送信信号Ｓ４２−１〜Ｓ４２−ｎ
は、受信基板５０内の異なる配線長のバス配線５３−１
〜５３−２によって伝送遅延時間の調整が行われ、複数
ビットの送信信号Ｓ４２−１〜Ｓ４２−ｎが同一時間に
レシーバ５２に到達し、このレシーバ５２で受信するこ
とができる。これにより、複数ビットの受信信号Ｓ５２
−１〜Ｓ５２−ｎを的確に受信信号部５１で処理でき
る。

【００３５】（第２の実施形態）図６は、本発明の第２
の実施形態を示す基板間の信号伝送方法を説明する図で
あり、第１の実施形態を示す図１中の要素と共通の要素
には共通の符号が付されている。

【００３６】本実施形態の基板間の信号伝送方法では、
図１の構成と異なる第１の基板である送信基板４０Ａ
と、図１の構成と異なる第２の基板である受信基板５０
Ａとを、図１の構成と同一のバックボード６０によって
相互に接続している。

【００３７】送信基板４０Ａは、ビット間の位相が同一
の複数ビットの送信信号Ｓ４１−１〜Ｓ４１−ｎを出力
する送信信号部４１を有し、この出力側に送信用ドライ
バ４２Ａが接続されている。ドライバ４２Ａは、複数ビ
ットの送信信号Ｓ４１−１〜Ｓ４１−ｎを駆動して複数
ビットの送信信号Ｓ４２Ａ−１〜Ｓ４２Ａ−ｎを出力す
るものであり、各ビットが例えばインバータからなるゲ
ート４２Ａ−１〜４２Ａ−ｎで構成され、ビット毎に各
ゲート４２Ａ−１〜４２Ａ−ｎの遅延時間が異なってい
る。各ゲート４２Ａ−１〜４２Ａ−ｎの遅延時間は、ず
らして設定されており、例えば、ゲート４２Ａ−１から
４２Ａ−ｎへ行くに従って遅延時間が長くなるように設
定されている。各ゲート４２Ａ−１〜４２Ａ−ｎの出力
側は、各ビットの配線長が等しい基板内配線パターンか
らなる複数ビットの第１のバス配線４３Ａ−１〜４３Ａ
−ｎを介して、バックボード６０に接続するための第１
のコネクタ４４が接続されている。

【００３８】受信基板５０Ａは、ビット間の位相が同一
の複数ビットの受信信号Ｓ５２Ａ−１〜Ｓ５２Ａ−ｎを
入力して受信処理を行う受信信号部５１を有し、この入
力側に受信用レシーバ５２Ａの出力側が接続されてい
る。レシーバ５２Ａは、例えば、インバータからなる複
数ビットのゲート５２Ａ−１〜５２Ａ−ｎで構成され、
この各ゲート５２Ａ−１〜５２Ａ−ｎの遅延時間が異な
っている。各ゲート５２Ａ−１〜５２Ａ−ｎの遅延時間
は、ずらして設定されており、ドライバ４２Ａ内の各ゲ
ート４２Ａ−１〜４２Ａ−ｎの遅延時間のずれと逆にな
るような遅延時間のずれの組み合わせで構成されてい
る。即ち、ゲート５２Ａ−１の遅延時間が最も長く、ゲ
ート５２Ａ−ｎに行くに従って遅延時間が順次短くな
り、ゲート５２Ａ−ｎの遅延時間が最も短くなってい
る。各ゲート５２Ａ−１〜５２Ａ−ｎの入力側には、各
ビットの配線長が等しい基板内配線パターンからなる複
数ビットの第２のバス配線５３Ａ−１〜５３Ａ−ｎを介
して、バックボード６０に接続するための第２のコネク
タ５４が接続されている。

【００３９】図７は、図６のドライバ４２Ａ／レシーバ
５２Ａの信号波形図である。以下、図７を参照しつつ、
図６の信号伝送方法を説明する。

【００４０】送信基板４０Ａ内の送信信号部４１から、
ビット間の位相が同一の複数ビットの送信信号Ｓ４１−
１〜Ｓ４１−ｎが出力され、ドライバ４２Ａに与えられ
る。ドライバ４２Ａ内のゲート４２Ａ−１〜４２Ａ−ｎ
は、与えられた送信信号Ｓ４１−１〜Ｓ４１−ｎを駆動
し、異なる遅延時間を持った複数ビットの送信信号４２
Ａ−１〜４２Ａ−ｎを出力する。遅延時間の異なる複数
ビットの送信信号Ｓ４２Ａ−１〜Ｓ４２Ａ−ｎは、各ビ
ットの配線長が等しいバス配線４３Ａ−１〜４３Ａ−ｎ
によってずれた時間を保ったままコネクタ４４へ送ら
れ、このコネクタ４４から複数ビットの共通バス配線６
１−１〜６１−ｎへ出力される。

【００４１】複数ビットの共通バス配線６１−１〜６１
−ｎは、各配線長が等しいため、時間的にずれた複数ビ
ットの送信信号Ｓ４２Ａ−１〜Ｓ４２Ａ−ｎを、このず
れた時間を保ったままレシーバ５０Ａ側のコネクタ５４
へ伝送する。コネクタ５４から受信基板５０Ａ内に入力
された時間的にずれた複数ビットの送信信号Ｓ４２Ａ−
１〜Ｓ４２Ａ−ｎは、各ビットの配線長が等しいバス配
線５３Ａ−１〜５３Ａ−ｎにより、ずれた時間を保った
ままレシーバ５２Ａへ送られる。

【００４２】レシーバ５２Ａ内の各ゲート５２Ａ−１〜
５２Ａ−ｎは、ドライバ４２Ａ内の各ゲート４２Ａ−１
〜４２Ａ−ｎの遅延時間のずれと逆になるように組み合
わされているので、時間的にずれた複数ビットの送信信
号Ｓ４２Ａ−１〜Ｓ４２Ａ−ｎを受信し、異なる遅延時
間によってビット間の位相を同一にした受信信号Ｓ５２
Ａ−１〜Ｓ５２Ａ−ｎを出力する。この受信信号Ｓ５２
Ａ−１〜Ｓ５２Ａ−ｎは、受信信号部５１に入力され、
所定の受信処理が行われる。

【００４３】例えば、ドライバ４２Ａ内のゲート４２Ａ
−１から出力された送信信号Ｓ４２Ａ−１は、送信基板
４０Ａ内のバス配線４３Ａ−１と、バックボード６０内
の共通バス配線６１−１と、受信基板５０Ａ内のバス配
線５３Ａ−１とを全て加えた配線長分だけ伝送時間が遅
延し、レシーバ５２Ａ内のゲート５２Ａ−１に到達し、
ドライバ４２Ａ内のゲート４２Ａ−１の遅延時間とレシ
ーバ５２Ａ内のゲート５２Ａ−１の遅延時間とを加えた
時間で、該ゲート５２Ａ−１から受信信号Ｓ５２Ａ−１
として出力される。

【００４４】又、ドライバ４２Ａ内のゲート４２Ａ−ｎ
から出力された送信信号Ｓ４２Ａ−ｎは、送信基板４０
Ａ内のバス配線４３Ａ−ｎと、バックボード６０内の共
通バス配線６１−ｎと、受信基板５０Ａ内のバス配線５
３Ａ−ｎとを全て加えた配線長だけ伝送時間が遅延し、
レシーバ５２Ａ内のゲート５２Ａ−ｎに到達し、ドライ
バ４２Ａ内のゲート４２Ａ−ｎの遅延時間とレシーバ５
２Ａ内のゲート５２Ａ−ｎの遅延時間とを加えた時間
で、該ゲート５２Ａ−ｎから受信信号Ｓ５２Ａ−ｎとし
て出力される。

【００４５】いずれの配線４３Ａ−１，６１−１，５３
Ａ−１及び４３Ａ−ｎ，６１−ｎ，５３Ａ−ｎの配線長
も、ドライバ４２Ａの出力端子からレシーバ５２Ａの入
力端子までは同じ長さである。 ゲート４２Ａ−１の遅延時間＋配線遅延時間＋ゲート５
２Ａ−１の遅延時間＝ゲート４２Ａ−ｎの遅延時間＋配
線遅延時間＋ゲート５２Ａ−ｎの遅延時間 但し、 配線長＝送信基板４０Ａ内配線長＋バックボード６０内
配線長＋受信基板５０Ａ内配線長 の遅延時間である。

【００４６】以上のように、本実施形態では、次のよう
な効果がある。基板４０Ａ，５０Ａ間をバス接続して同
一時間で接続する構成において、コネクタ４４からバッ
クボード６０へ出力される各送信信号Ｓ４２Ａ−１〜Ｓ
４２Ａ−ｎの変化点を時間的にずらすようにしているの
で、該コネクタ４４から放射するノイズＮＳのピークを
抑制することができる。しかも、レシーバ５２Ａによっ
てずれた時間の調整がされているので、このレシーバ５
２Ａで受信した受信信号Ｓ５２Ａ−１〜Ｓ５２Ａ−ｎ
は、時間的にずれのない同一時間で出力されて受信信号
部５１へ入力される。そのため、適切な受信処理が行え
る。

【００４７】（第３の実施形態）図８は、本発明の第３
の実施形態を示す基板間の信号伝送方法を説明する図で
あり、第１の実施形態を示す図１、及び第２の実施形態
を示す図６中の要素と共通の要素には共通の符号が付さ
れている。

【００４８】本実施形態の基板間の信号伝送方法では、
図１及び図６と異なる構成の第１の基板である送信基板
４０Ｂと、第１及び第６の構成と異なる第２の基板であ
る受信基板５０Ｂとを、図１及び図６の構成と同一のバ
ックボード６０によって相互に接続している。

【００４９】送信基板４０Ｂは、複数ビットの送信信号
Ｓ４１−１〜Ｓ４１−ｎを出力する送信信号部４１を有
し、この出力側に送信用ドライバ４２が接続されてい
る。ドライバ４２は、複数ビットの送信信号Ｓ４１−１
〜Ｓ４１−ｎを駆動してビット間の位相が同一の複数ビ
ットの送信信号Ｓ４２−１〜Ｓ４２−ｎを出力するもの
であり、この出力側に、基板内配線パターンからなる複
数ビットの第１のバス配線４３Ａ−１〜４３Ａ−ｎが接
続されている。複数ビットのバス配線４３Ａ−１〜４３
Ａ−ｎは、同一の配線長であるが、これには遅延時間の
異なるディレーライン（遅延線）４５−２〜４５−ｎが
接続され、ビット毎に遅延時間をずらすようにしてい
る。

【００５０】即ち、バス配線４３Ａ−１にはディレーラ
インが設けられていないが、バス配線４３Ａ−２から４
３Ａ−ｎに、遅延時間が順次大きいディレーライン４５
−２〜４５−ｎが設けられている。バス配線４３Ａ−１
〜４３Ａ−ｎは、第１のコネクタ４４に接続され、この
コネクタ４４によってバックボード６０内の共通バス配
線６１−１〜６１−ｎに接続されている。

【００５１】受信基板５０Ｂは、ビット間の位相が同一
の複数ビットの受信信号Ｓ５２−１〜Ｓ５２−ｎを入力
して受信処理を行う受信信号部５１を有し、この入力側
に受信用レシーバ５２の出力側が接続されている。レシ
ーバ５２は、ビット間の位相が同一の複数ビットの送信
信号Ｓ４２−１〜Ｓ４２−ｎを受信して受信信号Ｓ５２
−１〜Ｓ５２−ｎを出力するものであり、例えば、イン
バータからなる複数ビットのゲート５２−１〜５２−ｎ
で構成されている。各ゲート５２−１〜５２−ｎの入力
側には、基板内配線パターンからなる複数ビットの第２
のバス配線５３Ａ−１〜５３Ａ−ｎが接続され、このバ
ス配線５３Ａ−１〜５３Ａ−３，…に、それぞれ遅延時
間の異なるディレーライン５５−１〜５５−３，…が設
けられている。

【００５２】各ビットのディレーライン５５−１〜５５
−３，…の遅延時間は、送信基板４０Ｂ内のディレーラ
イン４５−２〜４５−ｎの遅延時間と逆の組み合わせに
なるように設定されている。即ち、ディレーライン５５
−１の遅延時間が最も長く、ディレーライン５５−２，
５５−３，…に従って遅延時間が順次小さくなり、バス
配線５３Ａ−ｎにはディレーラインが設けられていな
い。

【００５３】次に、図８の信号伝送方法を説明する。送
信基板４０Ｂ内の送信信号部４１から、ビット間の位相
が同一の複数ビットの送信信号Ｓ４１−１〜Ｓ４１−ｎ
が出力されると、これがドライバ４２内の各ゲート４２
−１〜４２−ｎで駆動され、同一の遅延時間を有する複
数ビットの送信信号Ｓ４２−１〜Ｓ４２−ｎが出力され
る。複数ビットの送信信号Ｓ４２−１〜Ｓ４２−ｎは、
バス配線４３Ａ−１〜４３Ａ−ｎ中のディレーライン４
５−２〜４５−ｎで伝送時間がずらされ、コネクタ４４
からバックボード６０へ出力される。

【００５４】時間的にずれた送信信号Ｓ４２−１〜Ｓ４
２−ｎは、バックボード６０内の同一配線長の共通バス
配線６１−１〜６１−ｎによって時間的にずれたまま、
受信基板５０Ｂ側のコネクタ５４へ伝送される。

【００５５】コネクタ５４へ伝送された時間的にずれた
送信信号Ｓ４２−１〜Ｓ４２−ｎは、バス配線５３Ａ−
１〜５３Ａ−ｎ中のディレーライン５５−１〜５５−
３，…により、各ビット間の位相が同一になるように遅
延時間が変えられ、ビット間の位相が同一の送信信号Ｓ
４２−１〜Ｓ４２−ｎが、レシーバ５２内の各ゲート５
２−１〜５２−ｎに受信される。各ゲート５２−１〜５
２−ｎで受信されたビット間の位相が同一の受信信号Ｓ
５２−１〜Ｓ５２−ｎは、受信信号部５１に入力されて
受信処理が行われる。

【００５６】例えば、ドライバ４２内のゲート４２−１
から出力された送信信号Ｓ４２−１は、送信基板４０Ｂ
内のバス配線４３Ａ−１と、バックボード６０内の共通
バス配線６１−１と、受信基板５０Ｂ内のバス配線５３
Ａ−１とを全て加えた配線長分の遅延時間と、受信基板
５０Ｂ内のディレーライン５５−１の遅延時間とを加え
た遅延時間で、レシーバ５２内のゲート５２−１に到達
する。

【００５７】又、ドライバ４２内のゲート４２−ｎから
出力された送信信号Ｓ４２−ｎは、送信基板４０Ｂ内の
バス配線４３Ａ−ｎと、バックボード６０内の共通バス
配線６１−ｎと、受信基板５０Ｂ内のバス配線５３Ａ−
ｎとを全て加えた配線長分の遅延時間と、送信基板４０
Ｂ内のディレーライン４５−ｎの遅延時間とを加えた遅
延時間で、レシーバ５２内のゲート５２−ｎに到達す
る。

【００５８】いずれの配線も、ドライバ４２の出力端子
からレシーバ５２の入力端子までの配線長は同じ長さで
ある。

【００５９】以上のように、本実施形態では、次のよう
な効果がある。基板４０Ｂ，５０Ｂ間をバス接続して同
一時間で接続する構成において、コネクタ４４からバッ
クボード６０へ出力される各送信信号Ｓ４２−１〜Ｓ４
２−ｎの変化点を時間的にずらすようにしているので、
該コネクタ４４から放射するノイズＮＳのピークを抑制
することができる。しかも、受信基板５０Ｂ内のレシー
バ５２によって複数ビットの送信信号Ｓ４２−１〜Ｓ４
２−ｎを同一時間で受信することができるので、受信信
号部５１において適切な受信処理が行える。

【００６０】（第４の実施形態）図９は、本発明の第４
の実施形態を示す基板間の信号伝送方法を説明する図で
あり、第２の実施形態を示す図６中の要素と共通の要素
には共通の符号が付されている。

【００６１】本実施形態の基板間の信号伝送方法では、
図６の構成と異なる第１の基板である送受信基板４０Ｃ
と、図６の構成と異なる第２の基板である送受信基板５
０Ｃとを、図６の構成と同一のバックボード６０によっ
て相互に接続している。

【００６２】一方の送受信基板４０Ｃは、ビット間の位
相が同一の複数ビットの信号Ｓ４１Ａ−１〜Ｓ４１Ａ−
ｎに対して送受信処理を行う送受信信号部４１Ａを有
し、これには双方向性の第１の送受信手段４２Ｂが接続
されている。送受信手段４２Ｂは、送受信信号部４１Ａ
から出力されるモード切替え用の制御信号ＥＮ１によっ
て送信と受信を切替えるものであり、例えば、複数組の
逆並列接続されたインバータ対からなるゲート対４２Ｂ
−１１，４２Ｂ−１２〜４２Ｂ−ｎ１，４２Ｂ−ｎ２に
より構成されている。

【００６３】制御信号ＥＮ１が“Ｈ”レベルの送信モー
ドの時には、ゲート４２Ｂ−１１〜４２Ｂ−ｎ１がオン
状態、ゲート４２Ｂ−１２〜４２Ｂ−ｎ２がオフ状態に
なり、信号Ｓ４１Ａ−１〜Ｓ４１Ａ−ｎが駆動されて信
号Ｓ４２Ｂ−１〜Ｓ４２Ｂ−ｎが出力される。制御信号
ＥＮ１が“Ｌ”レベルの受信モードの時には、ゲート４
２Ｂ−１１〜４２Ｂ−ｎ１がオフ状態、ゲート４２Ｂ−
１２〜４２Ｂ−ｎ２がオン状態になり、信号Ｓ４２Ｂ−
１〜Ｓ４２Ｂ−ｎが受信されて信号Ｓ４１Ａ−１〜Ｓ４
１Ａ−ｎが出力される。

【００６４】これらのゲート対４２Ｂ−１１，４２Ｂ−
１２〜４２Ｂ−ｎ１，４２Ｂ−ｎ２の遅延時間の関係
は、 ゲート４２Ｂ−１２＝４２Ｂ−ｎ１＞４２Ｂ−１１＝４
２Ｂ−ｎ２＞４２Ｂ−２２＝４２Ｂ−３１＞４２Ｂ−２
１＝４２Ｂ−３２ に設定されている。

【００６５】送受信手段４２Ｂは、同一配線長の基板内
配線パターンからなる複数ビットの第１のバス配線４３
Ａ−１〜４３Ａ−ｎを介して、第１のコネクタ４４に接
続されている。

【００６６】他方の送受信基板５０Ｃは、ビット間の位
相が同一の複数ビットの信号Ｓ５１Ａ−１〜Ｓ５１Ａ−
ｎに対して送受信処理を行う送受信信号部５１Ａを有
し、これには双方向性の第２の送受信手段５２Ｂが接続
されている。送受信手段５２Ｂは、送受信手段４２Ｂと
同一の構成であり、複数組のインバータ対からなる複数
ビットのゲート対５２Ｂ−１１，５２Ｂ−２１〜５２Ｂ
−ｎ１，５２Ｂ−ｎ２により構成されている。各ゲート
対５２Ｂ−１１，５２Ｂ−１２〜５２Ｂ−ｎ１，５２Ｂ
−ｎ２の遅延時間は、送受信手段４２Ｂと同様にビット
毎にずらして設定されている。

【００６７】送受信信号部５１Ａから出力されるモード
切替え用の制御信号ＥＮ２が“Ｈ”レベルの送信モード
の時には、ゲート５２Ｂ−１２〜５２Ｂ−ｎ２がオン状
態、ゲート５２Ｂ−１１〜５２Ｂ−ｎ１がオフ状態にな
り、ビット間の位相が同一の複数ビットの信号Ｓ５１Ａ
−１〜Ｓ５１Ａ−ｎを駆動してビット毎に遅延時間の異
なる信号Ｓ５２Ｂ−１〜Ｓ５２Ｂ−ｎを出力し、制御信
号ＥＮ２が“Ｌ”レベルの受信モードの時には、ゲート
５２Ｂ−１２〜５２Ｂ−ｎ２がオフ状態、ゲート５２Ｂ
−１１〜５２Ｂ−ｎ１がオン状態になり、ビット間の位
相がずれた信号Ｓ５２Ｂ−１〜Ｓ５２Ｂ−ｎを受信して
ビット間の位相を同一にした信号Ｓ５１Ａ−１〜Ｓ５１
Ａ−ｎを出力する機能を有している。

【００６８】送受信手段５２Ｂには、同一配線長の基板
内配線パターンからなる複数ビットの第２のバス配線５
３Ａ−１〜５３Ａ−ｎを介して、第２のコネクタ５４が
接続されている。一方の送受信基板４０Ｃのコネクタ４
４と、他方の送受信基板５０Ｃのコネクタ５４とは、バ
ックボード６０内の同一配線長の共通バス配線６１−１
〜６１−ｎによって相互に接続されている。

【００６９】図１０（ａ）、（ｂ）は図９の送受信基板
４０Ｃから送受信基板５０Ｃへの信号伝送を示す波形図
である。

【００７０】以下、図１０（ａ）、（ｂ）を参照しつ
つ、図９の信号伝送方法を説明する。一方の送受信基板
４０Ｃから送信信号を他方の送受信基板５０Ｃへ伝送す
る場合、送受信信号部４１Ａから“Ｈ”レベルの制御信
号ＥＮ１が出力されて送受信手段４２Ｂが送信モードに
なると共に、送受信信号部５１Ａから“Ｌ”レベルの制
御信号ＥＮ２が出力されて送受信手段５２Ｂが受信モー
ドになる。

【００７１】送受信信号部４１Ａから、ビット間の位相
が同一の複数ビットの信号Ｓ４１Ａ−１〜Ｓ４１Ａ−ｎ
が出力されると、これが送受信手段４２Ｂ内のゲート４
２Ｂ−１１〜４２Ｂ−ｎ１によって駆動される。この
際、各ゲート４２Ｂ−１１〜４２Ｂ−ｎ１の遅延時間が
ずれるように設定されているので、図１０（ａ）に示す
ように、ゲート４２Ｂ−１１〜４２Ｂ−ｎ１から、遅延
時間のずれた信号Ｓ４２Ｂ−１〜Ｓ４２Ｂ−ｎが出力さ
れる。

【００７２】遅延時間のずれた信号Ｓ４２Ｂ−１〜Ｓ４
２Ｂ−ｎは、同一配線長のバス配線４３Ａ−１〜４３Ａ
−ｎによってずれたままの状態でコネクタ４４へ伝送さ
れ、バックボード６０内の共通バス配線６１−１〜６１
−ｎへ出力される。信号Ｓ４２Ｂ−１〜Ｓ４２Ｂ−ｎは
ずれた時間を保ったまま、共通バス配線６１−１〜６１
−ｎによってコネクタ５４へ伝送される。コネクタ５４
へ伝送された信号Ｓ５２Ｂ−１〜Ｓ５２Ｂ−ｎは、同一
配線長のバス配線５３Ａ−１〜５３Ａ−ｎによって時間
的にずれた状態のままで、送受信手段５２Ｂへ送られ
る。

【００７３】送受信手段５２Ｂでは、送受信手段４２Ｂ
内の遅延時間をずらしたゲート４２Ｂ−１１〜４２Ｂ−
ｎ１の組み合わせと逆の組み合わせになるように遅延時
間の異なるゲート５２Ｂ−１１〜５２Ｂ−ｎ１が組み合
わされている。そのため、ゲート５２Ｂ−１１〜５２Ｂ
−ｎ１により、ビット間の位相の異なる複数ビットの信
号Ｓ５２Ｂ−１〜Ｓ５２Ｂ−ｎが受信され、図１０
（ｂ）に示すように、ビット間の位相を同一にした複数
ビットの信号Ｓ５１Ａ−１〜Ｓ５１Ａ−ｎが出力され、
送受信信号部５１Ａで送受信処理が行われる。

【００７４】例えば、送受信手段４２Ｂ内のゲート４２
Ｂ−１１から出力された信号Ｓ４２Ｂ−１は、バス配線
４３Ａ−１とバックボード６０内の共通バス配線６１−
１とバス配線５３Ａ−１とを全て加えた配線長分の遅延
時間で、ゲート５２Ｂ−１１に到達し、ゲート４２Ｂ−
１１の遅延時間とゲート５２Ｂ−１１の遅延時間とを加
えた時間で、該ゲート５２Ｂ−１１から出力される。

【００７５】又、ゲート４２Ｂ−２１から出力された信
号Ｓ４２Ｂ−２は、バス配線４３Ａ−２とバックボード
６０内の共通バス配線６１−２とバス配線５３Ａ−２と
を全て加えた配線長分の遅延時間で、ゲート５２Ｂ−２
１に到達し、ゲート４２Ｂ−２１の遅延時間とゲート５
２Ｂ−２１の遅延時間とを加えた時間で、該ゲート５２
Ｂ−２１から出力される。

【００７６】いずれの配線も、送受信手段４２Ｂの出力
端子から送受信手段５２Ｂの入力端子までの配線長は同
じ長さである。 ゲート４２Ｂ−１１の遅延時間＋配線遅延時間＋ゲート
５２Ｂ−１１の遅延時間＝ゲート４２Ｂ−２１の遅延時
間＋配線遅延時間＋ゲート５２Ｂ−２１の遅延時間＝ゲ
ート４２Ｂ−３１の遅延時間＋配線遅延時間＋ゲート５
２Ｂ−３１の遅延時間＝ゲート４２Ｂ−ｎ１の遅延時間
＋配線遅延時間＋ゲート５２Ｂ−ｎ１の遅延時間 但し、 配線長＝送受信基板４０Ｃ内配線長＋バックボード６０
内配線長＋送受信基板５０Ｃ内配線長 の遅延時間である。

【００７７】以上のように、本実施形態では、次のよう
な効果がある。基板４０Ｃ，５０Ｃ間をバス接続して同
一時間で接続する構成において、コネクタ４４又は５４
からバックボード６０へ出力される信号Ｓ４２Ｂ−１〜
Ｓ４２Ｂ−ｎ又はＳ５２Ｂ−１〜Ｓ５２Ｂ−ｎの変化点
を時間的にずらすようにしているので、コネクタ４４又
は５４から放射するノイズＮＳのピークを抑制すること
ができる。しかも、送受信信号部４１Ａ又は５１Ａにお
いて、複数ビットの信号Ｓ４１Ａ−１〜Ｓ４１Ａ−ｎ又
はＳ５１Ａ−１〜Ｓ５１Ａ−ｎを同一時間で受信するこ
とができるので、受信処理を的確に行うことができる。

【００７８】（利用形態）なお、本発明は上記実施形態
に限定されず、種々の変形や利用形態が可能である。こ
の変形や利用形態としては、例えば、次の（ａ）〜
（ｃ）のようなものがある。

【００７９】（ａ） ドライバ４２，４２Ａ、レシーバ
５２，５２Ａ、及び送受信手段４２Ｂ，５２Ｂは、それ
ぞれインバータで構成したが、これを他のバッファ等の
素子で構成してもよい。

【００８０】（ｂ） バックボード６０は、複数ビット
の共通バス配線６１−１〜６１−ｎを有するケーブル等
で構成してもよい。

【００８１】（ｃ） 実施形態では、２つの基板４０，
５０，…をバックボード６０で接続するようにしたが、
３つ以上の基板をバックボード６０等で接続してもよ
い。従って、本発明では、複数の基板４０，５０，…を
バックボード６０等で接続して信号を伝送する構成の電
子機器全般に適用可能である。

【００８２】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１のバス配線上の複数ビットの送信信号
に、ビット毎に異なる遅延時間を持たせ、ビット間の位
相を変えて第１のコネクタから共通バス配線へ出力する
ようにしたので、該第１のコネクタから放射するノイズ
のピークを抑制することができる。しかも、ビット間が
同位相の受信信号をレシーバから出力するようにしたの
で、受信処理を的確に行うことができる。

【００８３】第２の発明によれば、第１のバス配線にお
ける複数ビットの配線を、ビット毎に配線長を変えて伝
送遅延時間を異ならせ、ビット毎に位相の異なる複数ビ
ットの送信信号を第１のコネクタから共通バス配線へ出
力するようにしたので、該第１のコネクタから放射する
ノイズのピークを抑制することができる。しかも、第２
のバス配線における複数ビットの配線を、ビット毎に配
線長を変えて伝送遅延時間を異ならせ、ビット間の位相
を同一にした送信信号をレシーバに入力するようにした
ので、受信処理を的確に行うことができる。

【００８４】第３の発明によれば、ビット毎に遅延時間
の異なる素子によってドライバを構成し、ビット間の位
相の異なる複数ビットの送信信号を第１のコネクタから
共通バス配線へ出力するようにしたので、該第１のコネ
クタから放射するノイズのピークを抑制することができ
る。しかも、ビット毎に遅延時間の異なる素子を用いて
レシーバを構成し、ビット間が同位相の受信信号を第２
のゲートから出力するようにしたので、受信処理を的確
に行うことができる。

【００８５】第４の発明によれば、第１のバス配線に第
１のディレーラインを設け、ビット間の位相の異なる複
数ビットの送信信号を第１のコネクタから共通バス配線
へ出力するようにしたので、該第１のコネクタから放射
するノイズのピークを抑制することができる。しかも、
第２のバス配線に第２のディレーラインを設け、ビット
間の位相を同一にした送信信号をレシーバに入力するよ
うにしたので、受信処理を的確に行うことができる。

【００８６】第５の発明によれば、第１又は第２の送受
信手段から、ビット間の位相の異なる複数ビットの送信
信号を出力し、第１又は第２のコネクタを介して共通バ
ス配線へ送出するようにしたので、該コネクタから放射
するノイズのピークを抑制することができる。しかも、
ビット間が同位相の複数ビットの受信信号を第２又は第
１の送受信手段から出力するようにしたので、受信処理
を的確に行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す基板間の信号伝
送方法を説明する図である。

【図２】従来の基板間の信号伝送方法を説明する図であ
る。

【図３】図２の放射ノイズの放出方向を示す図である。

【図４】図２の信号変化点とノイズ位相を示す図であ
る。

【図５】図１の信号変化点とノイズ位相を示す図であ
る。

【図６】本発明の第２の実施形態を示す基板間の信号伝
送方法を説明する図である。

【図７】図６のドライバ／レシーバの信号波形図であ
る。

【図８】本発明の第３の実施形態を示す基板間の信号伝
送方法を説明する図である。

【図９】本発明の第４の実施形態を示す基板間の信号伝
送方法を説明する図である。

【図１０】図９の基板間の信号伝送波形図である。

【符号の説明】

４０，４０Ａ，４０Ｂ 送信基板 ４０Ｃ，５０Ｃ 送受信基板 ４１ 送信信号部 ４１Ａ，５１Ａ 送受信信号部 ４２，４２Ａ ドライバ ４２Ｂ，５２Ｂ 送受信手段 ４３−１〜４３−ｎ，４３Ａ−１〜４３Ａ−ｎ，５３−
１〜５３−ｎ，５３Ａ−１〜５３Ａ−ｎ バス配線 ４４，５４ コネクタ ５０，５０Ａ，５０Ｂ 受信基板 ５１ 受信信号部 ５２，５２Ａ レシーバ ４５−２〜４５−ｎ，５５−１〜５５−３，… ディ
レーライン ６０ バックボード ６１−１〜６１−ｎ 共通バス配線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数ビットの送信信号を出力するドライ
   バと、 複数ビットの配線からなり、一端側が前記ドライバに接
   続された信号伝送用の第１のバス配線と、 前記第１のバス配線の他端側に接続された配線接続用の
   第１のコネクタと、を有する第１の基板と、 配線接続用の第２のコネクタと、 複数ビットの配線からなり、一端側が前記第２のコネク
   タに接続された信号伝送用の第２のバス配線と、 前記第２のバス配線の他端側に接続され、該第２のバス
   配線から送られてくる複数ビットの信号を受信するレシ
   ーバと、を有する第２の基板と、 複数ビットの配線からなり、前記第１及び第２のコネク
   タを介して前記第１と第２のバス配線を相互に接続する
   基板接続用の共通バス配線とを用い、 前記第１のバス配線上の前記複数ビットの送信信号に、
   ビット毎に異なる遅延時間を持たせ、ビット間の位相を
   変えて前記第１のコネクタから前記共通バス配線へ出力
   し、 前記共通バス配線から送られてくる前記複数ビットの送
   信信号を、前記第２のコネクタ及び前記第２のバス配線
   を介して前記レシーバで受信し、前記ビット毎に異なる
   遅延時間との合計時間が一定時間となるような遅延時間
   が加算されて生成されたビット間が同位相の受信信号
   を、該レシーバから出力することを特徴とする信号伝送
   方法。
2. 【請求項２】 第１のバス配線における複数ビットの配
   線を、ビット毎に配線長を変えて伝送遅延時間を異なら
   せ、ビット毎に位相の異なる複数ビットの送信信号を第
   １のコネクタから共通バス配線へ出力し、 第２のバス配線における複数ビットの配線を、前記伝送
   遅延時間との合計時間が一定時間となるようにビット毎
   に配線長を変えて伝送遅延時間を異ならせ、ビット間の
   位相を同一にした送信信号をレシーバに入力するように
   したことを特徴とする請求項１記載の信号伝送方法。
3. 【請求項３】 ドライバを複数ビットの第１のゲートで
   構成し、これらの第１のゲートとして、ビット毎に遅延
   時間が異なる素子を使用して伝送遅延時間を異ならせ、
   ビット間の位相の異なる複数ビットの送信信号を第１の
   コネクタから共通バス配線へ出力し、 レシーバを複数ビットの第２のゲートで構成し、これら
   の第２のゲートとして、前記伝送遅延時間との合計時間
   が一定時間となるようにビット毎に遅延時間が異なる素
   子を使用して伝送遅延時間を異ならせ、ビット間が同位
   相の受信信号を該第２のゲートから出力することを特徴
   とする請求項１記載の信号伝送方法。
4. 【請求項４】 第１のバス配線における複数ビットの配
   線にそれぞれ第１のディレーラインを設け、ビット毎に
   該第１のディレーラインの伝送遅延時間を異ならせ、ビ
   ット間の位相の異なる複数ビットの送信信号を第１のコ
   ネクタから共通バス配線へ出力し、 第２のバス配線における複数ビットの配線にそれぞれ第
   ２のディレーラインを設け、前記伝送遅延時間との合計
   時間が一定時間となるようにビット毎に該第２のディレ
   ーラインの伝送遅延時間を異ならせ、ビット間の位相を
   同一にした送信信号をレシーバに入力するようにしたこ
   とを特徴とする請求項１記載の信号伝送方法。
5. 【請求項５】 遅延時間を変えて互いに位相の異なる複
   数ビットの送信信号を出力すると共に、該遅延時間との
   合計時間が一定時間となるように遅延時間を変えて位相
   が同一の複数ビットの受信信号を出力する双方向性の第
   １の送受信手段と、 複数ビットの配線からなり、一端側が前記第１の送受信
   手段に接続された信号伝送用の第１のバス配線と、 前記第１のバス配線の他端側に接続された配線接続用の
   第１のコネクタと、を有する第１の基板と、 配線接続用の第２のコネクタと、 複数ビットの配線からなり、一端側が前記第２のコネク
   タに接続された信号伝送用の第２のバス配線と、 前記第２のバス配線の他端側に接続され、前記第１の送
   受信手段と同一構成の双方向性の第２の送受信手段と、
   を有する第２の基板と、 複数ビットの配線からなり、前記第１及び第２のコネク
   タを介して前記第１と第２のバス配線を相互に接続する
   基板接続用の共通バス配線とを用い、 前記第１又は第２の送受信手段から、ビット間の位相の
   異なる前記複数ビットの送信信号を出力し、前記第１又
   は第２のコネクタを介して前記共通バス配線へ送出し、 前記複数ビットの送信信号を、前記第２又は第１のコネ
   クタを介して前記第２又は第１の送受信手段で受信し、
   ビット間が同位相の前記複数ビットの受信信号を該第２
   又は第１の送受信手段から出力することを特徴とする信
   号伝送方法。