JPH11205118A - 差動信号伝送回路 - Google Patents
差動信号伝送回路Info
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Abstract
ンスの高いCMOS差動出力素子を使用して、直接同軸
伝送線路を駆動可能な差動信号伝送回路を実現する。 【解決手段】高速パルス信号を受けて差動の伝送線路を
駆動する差動信号伝送回路において、差動の伝送線路を
駆動するCMOS型の差動ドライバを具備し、差動ドラ
イバ出力端に接続され、差動ドライバ出力点におけるイ
ンピーダンスを所定インピーダンスに下げるインピーダ
ンス整合部を具備し、差動ドライバと差動の伝送線路間
に直列に挿入され、上記差動ドライバ出力点における所
定インピーダンスを含んで、伝送線路の特性インピーダ
ンスに直列終端して整合する直列終端回路を具備する差
動信号伝送回路。
Description
を伝送線路を介して差動伝送する差動信号伝送回路に関
する。特に半導体試験装置等に用いられ、複数チャンネ
ルの同軸型あるいはツイストペア型の差動伝送線路を差
動のCMOS回路で駆動する伝送回路に関する。
伝送回路の構成例を図5と図6と図7を参照して説明す
る。尚、この伝送系で伝送する高速パルス信号のパルス
幅は数百ピコ秒の極めて狭いパルス幅のものまで伝送
し、なおかつ差動レシーバ161の出力端において復元
されるパルスにおいて、このパルスの前縁あるいは後縁
エッジのタイミング精度が良好でジッタが少ないことが
求められる。
に、出力バッファ111〜11nと、ECL差動ドライ
バ121〜12nと、送端側抵抗部131〜13nと、
同軸伝送線路141〜14nと、終端側抵抗151〜1
5nと、差動レシーバ161〜16nとによる複数nチ
ャンネルの差動信号伝送回路で成る。
設けるECL入力レベルとインターフェースする為のC
MOS型の差動バッファ(PECL、PCML、LVD
S等)であり、外部へ高速パルス信号を出力する。これ
は、例えば1つのLSIパッケージに複数個の出力バッ
ファ111〜11nが収容されて実用に供される。ここ
で、PECL、PCMLは疑似ECL素子である。
ーダンスが110Ωの差動型の同軸線路であり、本装置
から離れた他の装置間と接続する。この線路長としては
5メートル以上の長さになる場合がある。
ッファ111からの高速パルス信号を受けて差動の同軸
伝送線路141を駆動するECL型の差動ドライバであ
る。このドライバの出力インピーダンスZoutは同軸伝
送線路141のインピーダンスに対して十分低い、数Ω
程度の出力インピーダンスである。
する300Ω程度の抵抗と、図7に示すように、高域成
分を補償するピーキング回路を含む直列終端回路131
stである。この直列終端回路131stの直列抵抗R1
は、伝送インピーダンス110Ωのほぼ1/2の55Ω
となるようにR1=(55Ω−Zout)のインピーダン
ス条件値とすることで、差動レシーバ161からの反射
波を終端吸収させている。尚、ピーキング回路について
は周知技術であり、高速パルス信号を伝送する場合には
必要な回路要素であり、同軸ケーブル通過に伴う受端側
におけるパルス波形の立上がり・立ち下がり特性を改善
する為に高域成分を補償するものであり、図7(a)は
ピーキング抵抗RP2とピーキングコンデンサCP2に
よる一次ピーキング補償回路例であり、図7(b)はピ
ーキング抵抗RP2とピーキングコンデンサCP2によ
る一次ピーキング補償回路と、ピーキング抵抗RP3と
ピーキングコンデンサCP3による二次ピーキング補償
回路の組合せ例である。
であり、差動の両線路間を例えば56Ωを2個直列にし
て両端を差動レシーバ161の入力端に接続し、中点に
バイパスコンデンサで回路アースへ接地している。差動
レシーバ161は、差動の信号を受けて論理信号に復元
変換して出力する。
来技術においては、ECL差動ドライバ121を介して
同軸伝送線路141を駆動する回路形態である。この理
由はLSI内部のCMOS型の出力バッファ111で
は、このCMOSドライバの出力インピーダンスZout
が同軸伝送線路141のインピーダンスに対して十分低
いものが得られないことに起因している。しかしながら
一方で、高速パルス信号を数百チャンネルもの多数使用
する半導体試験装置等においては、図5のボード上の部
品配置例に示すように、ECLの差動ドライバを多数個
配置する必要が生じる。このことはECL素子の消費電
力増大の観点、基板スペースの観点、コストの観点から
好ましくなく、これらから高速パルスの伝送システム構
成上における実用上の難点となっている。そこで、本発
明が解決しようとする課題は、LSIに集積化が可能な
比較的出力インピーダンスの高いCMOS差動出力素子
を使用して、直接同軸伝送線路を駆動可能な差動信号伝
送回路を実現することである。
解決手段を示している。第1に、上記課題を解決するた
めに、本発明の構成では、高速パルス信号を受けて差動
の伝送線路を駆動する差動信号伝送回路において、差動
の伝送線路を駆動するCMOS型の差動ドライバ11を
具備し、この差動ドライバ出力端に接続され、差動ドラ
イバ出力点におけるインピーダンスを所定インピーダン
スに下げるインピーダンス整合部31mを具備し、差動
ドライバと差動の伝送線路間に直列に挿入され、上記差
動ドライバ出力点における所定インピーダンスを含ん
で、伝送線路の特性インピーダンスに直列終端して整合
する直列終端回路31stを具備することを特徴とする差
動信号伝送回路である。上記発明によれば、LSIに集
積化が可能な比較的出力インピーダンスZoutの高いC
MOS差動出力素子を使用して、直接同軸伝送線路を駆
動可能な安価な差動信号伝送回路が実現できる。
型、PECL型、PCML型の差動ドライバであること
を特徴とする上述差動信号伝送回路がある。また、直列
終端回路31stには高域成分を補償するピーキング回路
を有することを特徴とする上述差動信号伝送回路があ
る。また、複数チャンネルの差動ドライバをCMOSの
LSIに複数個集積することを特徴とする上述差動信号
伝送回路がある。
例と共に図面を参照して詳細に説明する。
参照して説明する。本発明の構成は、図1に示すよう
に、差動ドライバ11〜1nと、整合終端回路31〜3
nと、同軸伝送線路141〜14nと、終端側抵抗15
1〜15nと、差動レシーバ161〜16nとによる複
数nチャンネル構成で成る。この構成は図6に示す従来
の構成に対して、ECL差動ドライバ121〜12n
と、送端側抵抗部131〜13nとを削除し、代わりに
LSI内の出力バッファを差動ドライバ11〜1nに変
更し、整合終端回路31〜3nを設けた構成である。
けるCMOS型の差動ドライバであり、特にLVDS
(Low Voltage Differential Signal)型の差動ドライ
バがある。このLVDSは出力振幅がECLに準じた小
振幅で出力可能なデバイスである。この出力段の回路例
は図4に示す。しかしながら、この差動ドライバもCM
OSであり、出力インピーダンスは例えば150Ω前後
と大きな値を示す。この為、この出力端をそのまま従来
の回路に接続して適用しても直列終端に整合(マッチン
グ)しない結果、高速パルスを良好に伝送できない。こ
の為以下に示す解決手段により実現する。
部31mと、直列終端回路31stとで成る。先ず、直列
終端回路31stは、回路定数が異なるものの、図7に示
す従来の直列終端回路131stと同様であり、ピーキン
グ回路付きの直列終端回路である。次に、インピーダン
ス整合部31mは、2個の抵抗RS1とバイパスコンデ
ンサで成り、高周波的に差動ドライバ11の正負出力端
と回路アース間を所定抵抗によるインピーダンスで接続
している。これにより、差動ドライバ11の出力端にお
ける出力インピーダンスを所定の低インピーダンスにし
ている。尚、上記バイパスコンデンサは、主にコモンモ
ード・ノイズを除去するものであるから、所望により削
除しても良い。即ち、図2に示すように、1チャンネル
の回路において、インピーダンスZ3は伝送インピーダ
ンスが110Ωであるから、その1/2の55Ωとしな
ければならない。従ってZ3=55Ωとする必要があ
る。直列終端回路31stにおける直列抵抗はピーキング
による高域成分の補償効果が低減しないようにする為に
余り小さくできず、ここでは例えば33Ωと仮定する。
これからZ3(55Ω)=33Ω+Z1であるから、イ
ンピーダンスZ1=22Ωとする必要がある。一方、イ
ンピーダンス整合部31mが並列接続されているから、
インピーダンスZ1=RS1‖RZ0である。ここでR
Z0は差動ドライバ11の等価出力インピーダンスと
し、その値を150Ωと仮定すると。これらから抵抗R
S1の値を計算すると、RS1≒25.8Ωが求まる。
尚、この抵抗RS1の値の許容幅としては、高速パルス
信号が差動レシーバ161で復元されるエッジのタイミ
ング精度やジッタ許容量にもよって異なるが同軸伝送線
路141の伝送インピーダンスの例えば±10%程度ま
で許容しても実用できる。尚、この整合抵抗RS1の接
続に伴い、伝送線路を通過する信号の振幅が小さくなる
が、受端側が差動レシーバ161であるから、実用上の
支障とはならない。
終端回路31stとインピーダンス整合部31mと差動ド
ライバ11とにより伝送線路に対する直列終端の整合が
とれ、かつ直列終端回路31stにおける図7に示すピー
キング回路による高域成分の補償付与できる為、従来と
同程度の高速パルス信号を伝送できる利点が得られる。
上述の結果、出力インピーダンスの高いCMOS型の差
動ドライバを用いて伝送することが可能となる大きな利
点が得られ、しかもLSIから直接伝送線路を駆動する
ことが可能となり、図3の配置図に示すように、外部に
専用の差動ドライバを設ける必要が無くなって、高密度
実装化、省電力、安価に実現できる大きな利点が得られ
る。
るものではない。例えば、上述では差動ドライバ11を
LSIの出力部に設けるLVDS型の差動ドライバとし
た具体例で示したが、疑似ECL素子であるPECL、
PCMLを用いても良い。また、他の個別のCMOS型
の差動ドライバICを用いても良い。また、CMOS型
の差動ドライバ以外に、出力インピーダンスが比較的高
い値を示す他の形態、例えばTTL等の差動ドライバを
用い、これに対応させた回路定数のインピーダンス整合
部31mを設ける構成としても良い。また、上述では差
動の同軸伝送線路141とした具体例で示したが、他の
特性インピーダンスをもつ同軸線路、ツイストペア線
路、又はプリント基板のパターン配線による伝送線路に
おいても同様にして実施できる。また、上述では差動ペ
アの同軸伝送線路141を駆動する具体例で示したが、
差動ではない単一伝送線路の場合においても、出力イン
ピーダンスが比較的高い値を示すドライバを用いて上述
同様に構成することで実施可能であり、所望により適用
しても良い。
記載される効果を奏する。上述実施形態に説明したよう
に本発明は、ピーキング可能な直列終端回路31stを設
け、これとインピーダンス整合部31mと差動ドライバ
11とにより同軸伝送線路141に対する直列終端の整
合をとることが可能となる結果、出力インピーダンスの
高いCMOS型の差動ドライバを用いて直接伝送線路を
駆動しても、高速パルス信号が伝送可能となる大きな利
点が得られる。このことは、従来のように出力インピー
ダンスの低いECL型の専用の差動ドライバが不要とな
る結果、消費電力の低減、回路実装密度の向上、及び安
価に実現できる大きな利点が得られる。従って本発明の
技術的効果は大であり、産業上の経済効果も大である。
る。
Claims (4)
- 【請求項1】 高速パルス信号を受けて差動の伝送線路
を駆動する差動信号伝送回路において、 差動の伝送線路を駆動するCMOS型の差動ドライバ
と、 該差動ドライバ出力端に接続され、該差動ドライバ出力
点におけるインピーダンスを所定インピーダンスに下げ
るインピーダンス整合部と、 該差動ドライバと差動の伝送線路間に直列に挿入され、
上記差動ドライバ出力点における所定インピーダンスを
含んで、伝送線路の特性インピーダンスに直列終端して
整合する直列終端回路と、 を具備していることを特徴とする差動信号伝送回路。 - 【請求項2】 差動ドライバはCMOSのLVDS型の
差動ドライバであることを特徴とする請求項1記載の差
動信号伝送回路。 - 【請求項3】 直列終端回路にはピーキング回路を有す
ることを特徴とする請求項1記載の差動信号伝送回路。 - 【請求項4】 複数チャンネルの差動ドライバをCMO
SのLSIに複数個集積することを特徴とする請求項1
記載の差動信号伝送回路。
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