JPH10111743A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH10111743A JPH10111743A JP8283387A JP28338796A JPH10111743A JP H10111743 A JPH10111743 A JP H10111743A JP 8283387 A JP8283387 A JP 8283387A JP 28338796 A JP28338796 A JP 28338796A JP H10111743 A JPH10111743 A JP H10111743A
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Abstract
(57)【要約】
【課題】ロジック回路で多ビットの信号を同時に変化さ
せる必要のあるバスドライバＩＣ等で出力信号を同時に
変化させる際にＩＣ内部でグランドノイズが発生し誤動
作することを避ける。 【解決手段】バスドライバなどの複数信号を扱う出力回
路に各信号間で遅延時間が同時にならない遅延回路４を
備える。また入力回路は、複数信号を、それぞれ遅延さ
せる遅延回路を備える。
せる必要のあるバスドライバＩＣ等で出力信号を同時に
変化させる際にＩＣ内部でグランドノイズが発生し誤動
作することを避ける。 【解決手段】バスドライバなどの複数信号を扱う出力回
路に各信号間で遅延時間が同時にならない遅延回路４を
備える。また入力回路は、複数信号を、それぞれ遅延さ
せる遅延回路を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、高速で多ビットの信号を制御する半導体集
積回路のバスドライバ及びレシーバ回路に関する。
関し、特に、高速で多ビットの信号を制御する半導体集
積回路のバスドライバ及びレシーバ回路に関する。
【０００２】
【従来の技術】従来の高速で多ビットの信号を制御する
集積回路において、その入出力部の構成は、例えば図５
に示すように、内部回路から出力されるデータバス信号
１1〜１nはそれぞれドライバ回路（出力バッファ回路）
３1〜３nを介して駆動され入出力端子６1〜６nに出力さ
れる。また入力モード時には、入出力端子６1〜６nに入
力された信号は、レシーバ回路（入力バッファ回路）５
1〜５nを介して（この時ドライバ３1〜３nの出力は通常
ハイインピーダンス状態とされる）、内部回路に供給さ
れる。
集積回路において、その入出力部の構成は、例えば図５
に示すように、内部回路から出力されるデータバス信号
１1〜１nはそれぞれドライバ回路（出力バッファ回路）
３1〜３nを介して駆動され入出力端子６1〜６nに出力さ
れる。また入力モード時には、入出力端子６1〜６nに入
力された信号は、レシーバ回路（入力バッファ回路）５
1〜５nを介して（この時ドライバ３1〜３nの出力は通常
ハイインピーダンス状態とされる）、内部回路に供給さ
れる。
【０００３】図５に示す半導体集積回路において、複数
のバスドライバの出力信号が同時に変化することがあ
り、各出力信号回路の電源やグランドが共通となってい
る。
のバスドライバの出力信号が同時に変化することがあ
り、各出力信号回路の電源やグランドが共通となってい
る。
【０００４】
【発明が解決しようとする課題】この従来の集積回路に
おいては、出力信号回路の信号が同時に多ビットの信号
を変化させることがあり、このため同時に多重の電流を
変化させることになり、これらは互いに電源とグランド
を共有しているため、同時動作による電流の変化がノイ
ズとなって、同一ＬＳＩの他の論理回路を誤動作させる
ことや、あるいはバス信号を送受信するＬＳＩ間のＰＷ
Ｂ（プリント配線板）上のバス信号ライン上で他の信号
ラインにノイズを発生させ又動作不良となる、といった
問題があり、また高速化、多信号化への妨げにもなって
いた。
おいては、出力信号回路の信号が同時に多ビットの信号
を変化させることがあり、このため同時に多重の電流を
変化させることになり、これらは互いに電源とグランド
を共有しているため、同時動作による電流の変化がノイ
ズとなって、同一ＬＳＩの他の論理回路を誤動作させる
ことや、あるいはバス信号を送受信するＬＳＩ間のＰＷ
Ｂ（プリント配線板）上のバス信号ライン上で他の信号
ラインにノイズを発生させ又動作不良となる、といった
問題があり、また高速化、多信号化への妨げにもなって
いた。
【０００５】したがって、本発明は、上記事情に鑑みて
なされたものであって、論理回路で多ビットの信号を同
時に変化させる必要のあるバスドライバＩＣ等で出力信
号を同時に変化させる際に、ＩＣ内部でグランドノイズ
が発生し、誤動作することを回避するように構成した半
導体集積回路を提供することにある。
なされたものであって、論理回路で多ビットの信号を同
時に変化させる必要のあるバスドライバＩＣ等で出力信
号を同時に変化させる際に、ＩＣ内部でグランドノイズ
が発生し、誤動作することを回避するように構成した半
導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、複数のデータ信号をそ
れぞれ出力端子に駆動出力する出力回路が、前記複数の
データ信号をそれぞれ同一のタイミングで遷移すること
がないように遅延させる遅延手段をデータ信号毎に備
え、複数のデータをそれぞれ入力端子から入力する入力
回路が、それぞれ、対応する前記出力回路の遅延手段に
よる遅延時間を補償する手段をデータ信号毎に備えたこ
とを特徴とする。
め、本発明の半導体集積回路は、複数のデータ信号をそ
れぞれ出力端子に駆動出力する出力回路が、前記複数の
データ信号をそれぞれ同一のタイミングで遷移すること
がないように遅延させる遅延手段をデータ信号毎に備
え、複数のデータをそれぞれ入力端子から入力する入力
回路が、それぞれ、対応する前記出力回路の遅延手段に
よる遅延時間を補償する手段をデータ信号毎に備えたこ
とを特徴とする。
【０００７】また、本発明は、多ビットの信号を同時に
変化させるバス信号を送信、受信する、出力信号回路及
び／又は入力信号回路を有する半導体集積回路におい
て、前記バス信号の出力信号回路に、各バス信号が同時
に変化しないために、それぞれ異なる遅延時間に設定さ
れた複数の遅延回路を有し、同一のバス信号に接続され
た前記出力信号回路と前記入力信号回路の遅延時間の和
が、他のバス信号の前記出力信号回路と前記入力信号回
路の遅延時間の和とと同じになるように前記入力信号回
路の遅延時間が設定される、ことを特徴とする。
変化させるバス信号を送信、受信する、出力信号回路及
び／又は入力信号回路を有する半導体集積回路におい
て、前記バス信号の出力信号回路に、各バス信号が同時
に変化しないために、それぞれ異なる遅延時間に設定さ
れた複数の遅延回路を有し、同一のバス信号に接続され
た前記出力信号回路と前記入力信号回路の遅延時間の和
が、他のバス信号の前記出力信号回路と前記入力信号回
路の遅延時間の和とと同じになるように前記入力信号回
路の遅延時間が設定される、ことを特徴とする。
【０００８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施において、複
数のデータ信号（図１のＤ1〜Ｄn）をそれぞれ出力端子
（図１のＤO1〜ＤOn）に駆動出力する出力バッファ回路
（図１の３1〜３n）の入力段側に、複数の出力データ信
号（図１のＤO1〜ＤOn）をそれぞれ同一のタイミングで
遷移することがないように遅延させる遅延手段（図１の
４1〜４n）をそれぞれ付加し、入力回路側においては、
複数のデータ信号をそれぞれ入力端子（図３のＤR1〜Ｄ
Rn）から入力する入力バッファ回路（図３の５1〜５n）
が、それぞれ、対応する出力回路の遅延手段（図１の４
1〜４n）による遅延時間（図１のｔsd1〜ｔsdn）を補償
するための遅延手段（図３の４′1〜４′n）を備える。
に説明する。本発明は、その好ましい実施において、複
数のデータ信号（図１のＤ1〜Ｄn）をそれぞれ出力端子
（図１のＤO1〜ＤOn）に駆動出力する出力バッファ回路
（図１の３1〜３n）の入力段側に、複数の出力データ信
号（図１のＤO1〜ＤOn）をそれぞれ同一のタイミングで
遷移することがないように遅延させる遅延手段（図１の
４1〜４n）をそれぞれ付加し、入力回路側においては、
複数のデータ信号をそれぞれ入力端子（図３のＤR1〜Ｄ
Rn）から入力する入力バッファ回路（図３の５1〜５n）
が、それぞれ、対応する出力回路の遅延手段（図１の４
1〜４n）による遅延時間（図１のｔsd1〜ｔsdn）を補償
するための遅延手段（図３の４′1〜４′n）を備える。
【０００９】本発明の実施によれば、回路の同時動作に
よる集積回路内の電源、グランドノイズや、ＰＷＢ上の
データバスラインにおけるノイズ発生等により、ＬＳＩ
内部の回路やＬＳＩが実装されるＰＷＢ上の回路の誤動
作、性能低下を解消し、出力信号回路から互いに異なる
タイミングで出力されたデータバス信号を入力とする入
力信号回路は、出力信号回路の遅延時間を補償する遅延
回路を備えたことにより、複数のデータ信号は同一のタ
イミングで半導体集積回路の内部回路に到着することに
なる。
よる集積回路内の電源、グランドノイズや、ＰＷＢ上の
データバスラインにおけるノイズ発生等により、ＬＳＩ
内部の回路やＬＳＩが実装されるＰＷＢ上の回路の誤動
作、性能低下を解消し、出力信号回路から互いに異なる
タイミングで出力されたデータバス信号を入力とする入
力信号回路は、出力信号回路の遅延時間を補償する遅延
回路を備えたことにより、複数のデータ信号は同一のタ
イミングで半導体集積回路の内部回路に到着することに
なる。
【００１０】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１１】図１は、本発明の一実施例の出力回路の構
成を示すブロック図である。
成を示すブロック図である。
【００１２】図１を参照すると、本実施例は、集積回路
の内部回路からのデータバス信号Ｄ1〜Ｄnを、タイミン
グ信号であるセレクト信号Ｓによって同時に確定（変
化）するデータバス信号を出力するためのフリップフロ
ップ回路２1〜２nを備え、フリップフロップ回路２1〜
２nの出力信号が出力されるタイミングが、それぞれの
データで異なるように遅延させるための遅延回路４1〜
４n（遅延時間はそれぞれｔsd1〜ｔsdn、但しｔsd1≠ｔ
sd2≠…≠ｔsdn）を備えている。
の内部回路からのデータバス信号Ｄ1〜Ｄnを、タイミン
グ信号であるセレクト信号Ｓによって同時に確定（変
化）するデータバス信号を出力するためのフリップフロ
ップ回路２1〜２nを備え、フリップフロップ回路２1〜
２nの出力信号が出力されるタイミングが、それぞれの
データで異なるように遅延させるための遅延回路４1〜
４n（遅延時間はそれぞれｔsd1〜ｔsdn、但しｔsd1≠ｔ
sd2≠…≠ｔsdn）を備えている。
【００１３】そして遅延回路４1〜４nの出力を受けて、
出力バッファ回路（ドライバ回路）３1〜３nは、各信号
が同時に変化しないタイミングで、ＬＳＩ外部のデータ
バスライン上に信号ＤO1〜ＤOをn出力する。
出力バッファ回路（ドライバ回路）３1〜３nは、各信号
が同時に変化しないタイミングで、ＬＳＩ外部のデータ
バスライン上に信号ＤO1〜ＤOをn出力する。
【００１４】図２は、本発明の実施例に係る出力回路の
動作を説明するためのタイミング波形図である。図２に
示すように、集積回路の内部回路からのデータバス信号
Ｄ1〜Ｄnはラッチタイミング信号Ｓの立ち上がりエッジ
でラッチ出力されるが、遅延回路４1〜４nの遅延時間分
ｔsd1〜ｔsdn遅延されるため、外部のデータバスライン
上において同時に遷移することはない。
動作を説明するためのタイミング波形図である。図２に
示すように、集積回路の内部回路からのデータバス信号
Ｄ1〜Ｄnはラッチタイミング信号Ｓの立ち上がりエッジ
でラッチ出力されるが、遅延回路４1〜４nの遅延時間分
ｔsd1〜ｔsdn遅延されるため、外部のデータバスライン
上において同時に遷移することはない。
【００１５】図３は、本発明の一実施例に係る入力回路
の構成を示す図である。図３を参照すると、本実施例に
おいては、図１に示した上記出力回路を具備する他のＬ
ＳＩから出力されたデータバスの各データのタイミング
をずらしたデータバス信号ＤR1〜ＤRnを受信する入力バ
ッファ回路５1〜５nと、データバス信号に信号を送信し
た、それぞれの遅延時間（ｔrd1〜ｔrdn）が、上記実施
例で説明した出力信号回路の遅延回路４1〜４nにて設定
された遅延時間（ｔsd1〜ｔsdn：ｔsd1≠ｔsd2≠…≠ｔ
sdn）との和が、データバス信号のそれぞれの信号につ
いて同じとなるように（次式（１）参照）設定された遅
延回路４′1〜４′n（遅延時間はｔrd1〜ｔrdn、但しｔ
rd1≠ｔrd2≠…≠ｔrdn）を備えている。
の構成を示す図である。図３を参照すると、本実施例に
おいては、図１に示した上記出力回路を具備する他のＬ
ＳＩから出力されたデータバスの各データのタイミング
をずらしたデータバス信号ＤR1〜ＤRnを受信する入力バ
ッファ回路５1〜５nと、データバス信号に信号を送信し
た、それぞれの遅延時間（ｔrd1〜ｔrdn）が、上記実施
例で説明した出力信号回路の遅延回路４1〜４nにて設定
された遅延時間（ｔsd1〜ｔsdn：ｔsd1≠ｔsd2≠…≠ｔ
sdn）との和が、データバス信号のそれぞれの信号につ
いて同じとなるように（次式（１）参照）設定された遅
延回路４′1〜４′n（遅延時間はｔrd1〜ｔrdn、但しｔ
rd1≠ｔrd2≠…≠ｔrdn）を備えている。
【００１６】
【００１７】そして、遅延回路４′1〜４′nがそれぞれ
出力するデータバス信号の各信号のタイミング（遷移す
るタイミング）は、上記実施例で説明した出力信号回路
にデータ信号を入力するタイミングにもどり、データバ
スとして動作する。
出力するデータバス信号の各信号のタイミング（遷移す
るタイミング）は、上記実施例で説明した出力信号回路
にデータ信号を入力するタイミングにもどり、データバ
スとして動作する。
【００１８】図４は、本発明の第２の実施例動作を説明
するためのタイミング波形図である。図４に示すよう
に、図１に示した上記出力信号回路においては、内部回
路からのデータバス信号Ｄ1〜Ｄnはラッチタイミング信
号Ｓの立ち上がりエッジでラッチ出力されるが、遅延回
路４1〜４nの遅延時間分ｔsd1〜ｔsdn遅延されて出力さ
れる。この出力信号回路の出力を入力信号Ｄr1〜Ｄrnと
して入力バッファ回路５ 1〜５nでそれぞれ入力し、遅延
回路４′1〜４′nで遅延された信号Ｄi1〜Ｄinは同一の
タイミングで内部回路に到着する（すなわち遷移のタイ
ミングは同一となる）。
するためのタイミング波形図である。図４に示すよう
に、図１に示した上記出力信号回路においては、内部回
路からのデータバス信号Ｄ1〜Ｄnはラッチタイミング信
号Ｓの立ち上がりエッジでラッチ出力されるが、遅延回
路４1〜４nの遅延時間分ｔsd1〜ｔsdn遅延されて出力さ
れる。この出力信号回路の出力を入力信号Ｄr1〜Ｄrnと
して入力バッファ回路５ 1〜５nでそれぞれ入力し、遅延
回路４′1〜４′nで遅延された信号Ｄi1〜Ｄinは同一の
タイミングで内部回路に到着する（すなわち遷移のタイ
ミングは同一となる）。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
高速で多信号を送受信する集積回路の入出力信号回路
に、各データ間に異なる遅延時間を持つ遅延回路を付加
したことにより、ＬＳＩ外部のデータバスラインに信号
を送受信する際、回路の同時動作による集積回路内の電
源、グランドノイズや、ＰＷＢ上のデータバスラインに
おけるノイズ発生等により、ＬＳＩ内部の回路やＬＳＩ
が実装されるＰＷＢ上の回路の誤動作、性能低下といっ
た問題を解消し、安定な高速動作を達成するという効果
を奏する。
高速で多信号を送受信する集積回路の入出力信号回路
に、各データ間に異なる遅延時間を持つ遅延回路を付加
したことにより、ＬＳＩ外部のデータバスラインに信号
を送受信する際、回路の同時動作による集積回路内の電
源、グランドノイズや、ＰＷＢ上のデータバスラインに
おけるノイズ発生等により、ＬＳＩ内部の回路やＬＳＩ
が実装されるＰＷＢ上の回路の誤動作、性能低下といっ
た問題を解消し、安定な高速動作を達成するという効果
を奏する。
【００２０】また、本発明によれば、出力信号回路から
互いに異なるタイミングで出力されたデータバス信号を
入力とする入力信号回路は、上記出力信号回路の遅延時
間を補償する遅延回路を備えたことにより、半導体集積
回路の内部回路には、上記データバス信号は同一のタイ
ミングで到着するという利点を有する。
互いに異なるタイミングで出力されたデータバス信号を
入力とする入力信号回路は、上記出力信号回路の遅延時
間を補償する遅延回路を備えたことにより、半導体集積
回路の内部回路には、上記データバス信号は同一のタイ
ミングで到着するという利点を有する。
【図１】本発明の一実施例に係る出力信号回路の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施例に係る出力信号回路の動作を
説明するためのタイミング波形を示す図である。
説明するためのタイミング波形を示す図である。
【図３】本発明の一実施例に係る入力信号回路の構成を
示すブロック図である。
示すブロック図である。
【図４】本発明の一実施例に係る入力信号回路の動作を
説明するためのタイミング波形を示す図である。
説明するためのタイミング波形を示す図である。
【図５】従来の集積回路の入出力回路の構成の一例を示
すブロック図である。
すブロック図である。
１ データ信号 ２ フリップフロップ回路 ３ 出力信号回路 ４，４′ 遅延回路 ５ 入力信号回路 ６ 入出力端子 Ｓ セレクト信号
Claims (5)
- 【請求項１】複数のデータ信号をそれぞれ出力端子に駆
動出力する出力回路が、前記複数のデータ信号をそれぞ
れ同一のタイミングで遷移することがないように遅延さ
せる遅延手段をデータ信号毎に備え、 複数のデータをそれぞれ入力端子から入力する入力回路
が、前記出力回路の前記遅延手段による遅延時間を補償
する手段を対応するデータ信号毎に備えたことを特徴と
する半導体集積回路。 - 【請求項２】同一のデータ信号に接続された前記出力回
路における前記遅延手段の遅延時間と前記入力回路の補
償手段の遅延時間との和が、各データ信号毎互いに等し
くなるように設定されたことを特徴とする請求項１記載
の半導体集積回路。 - 【請求項３】多ビットの信号を同時に変化させるバス信
号を送信、受信する、出力信号回路及び／又は入力信号
回路を有する半導体集積回路において、 前記バス信号の出力信号回路に、各バス信号が同時に変
化しないために、それぞれ異なる遅延時間に設定された
複数の遅延回路を有し、 同一のバス信号に接続された前記出力信号回路と前記入
力信号回路の遅延時間の和が、他のバス信号の前記出力
信号回路と前記入力信号回路の遅延時間の和とと同じに
なるように前記入力信号回路における遅延時間が設定さ
れる、ことを特徴とする半導体集積回路。 - 【請求項４】複数のデータ信号をそれぞれ出力端子に駆
動出力する出力回路が、前記複数のデータ信号を、それ
ぞれ、同一のタイミングで遷移することがないように、
遅延させる遅延手段を出力バッファ回路毎に備えたこと
を特徴とする半導体集積回路。 - 【請求項５】複数のデータ信号をそれぞれ入力端子から
入力し内部回路に出力する入力回路が、前記複数のデー
タ信号を、それぞれ遅延させる遅延手段を入力バッファ
回路毎に備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8283387A JPH10111743A (ja) | 1996-10-04 | 1996-10-04 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8283387A JPH10111743A (ja) | 1996-10-04 | 1996-10-04 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111743A true JPH10111743A (ja) | 1998-04-28 |
Family
ID=17664865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8283387A Pending JPH10111743A (ja) | 1996-10-04 | 1996-10-04 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10111743A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003023628A1 (en) * | 2001-09-11 | 2003-03-20 | Koninklijke Philips Electronics N.V. | Electric device with data communication bus |
| US7122953B2 (en) * | 2002-01-08 | 2006-10-17 | Koninklijke Philips Electronics, N.V. | High pressure discharge lamp and method of manufacturing an electrode feedthrough for such a lamp |
| JP2006295557A (ja) * | 2005-04-11 | 2006-10-26 | Denso Corp | 通信装置 |
| JP2009181647A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
-
1996
- 1996-10-04 JP JP8283387A patent/JPH10111743A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003023628A1 (en) * | 2001-09-11 | 2003-03-20 | Koninklijke Philips Electronics N.V. | Electric device with data communication bus |
| CN1307572C (zh) * | 2001-09-11 | 2007-03-28 | 皇家飞利浦电子股份有限公司 | 具有数据通信总线的电子装置 |
| KR100877524B1 (ko) * | 2001-09-11 | 2009-01-07 | 엔엑스피 비 브이 | 전자 장치 |
| US7122953B2 (en) * | 2002-01-08 | 2006-10-17 | Koninklijke Philips Electronics, N.V. | High pressure discharge lamp and method of manufacturing an electrode feedthrough for such a lamp |
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| US7804843B2 (en) | 2005-04-11 | 2010-09-28 | Denso Corporation | Communication apparatus and method of airbags for a vehicle |
| JP2009181647A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |