JP2009181647A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2009181647A JP2009181647A JP2008020779A JP2008020779A JP2009181647A JP 2009181647 A JP2009181647 A JP 2009181647A JP 2008020779 A JP2008020779 A JP 2008020779A JP 2008020779 A JP2008020779 A JP 2008020779A JP 2009181647 A JP2009181647 A JP 2009181647A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- terminal
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5602—Interface to device under test
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【解決手段】本発明の半導体記憶装置はデータを記憶するメモリセルと、メモリセルに記憶させるデータを入力するデータ入力部と、メモリセルに記憶されたデータを出力するデータ出力部とを備え、データ入力部が、メモリセルに記憶させるデータの試験モードの入力時において、ブロック化された複数のI/O端子の何れか一つの代表I/O端子に入力された信号がそれら複数のI/O端子全てに入力する分岐回路を備え、データ出力部が、ブロック化された各I/O端子に対応したメモリから読み出された各データを、代表I/O端子から選択して出力する代表I/O端子に設けられた選択回路と、代表I/O端子以外のI/O端子の前段のダミー回路とを有する。
【選択図】図2
Description
このウェハ状態においてテストを行う場合、各チップのボンディングパッドにテスタ(半導体試験装置)のプローブカードに設けられている複数のプローブ(接触針)を接触させ、制御信号(データの書き込みや読み出しの制御を行う)やデータなどの信号の授受を行うことにより、各チップの良否判定を行うテストを実行する。
上述したテスタは、半導体記憶装置との間において、上記信号の入出力を行うためのインターフェースや、各信号を出力するドライバ回路などを多数備えている。
そのため、図8(後述する特許文献1)に示す一般的な半導体記憶装置におけるデータ入力回路及びデータ出力回路が、それぞれ図9及び図10に示す構造の場合に以下のようにプローブを接触させて、テストを行う方法がある。
そのため、ウェハテスト用のプローブカードは、8I/Oピンをコモン接続とし、全てのI/Oのボンディングパッドにプローブを立てる必要がある。このため、プローブカードの設計時において、プローブの本数が制限される問題が発生する。
この結果、プローブカードのプローブを効率的に使用して、多くのウェハ上のチップのテストを行うことができ、ウェハテストのTAT(Turn Around Time)を短縮することができる。
そこで、複数のI/Oをブロック構成として、書き込み時にグループを構成するI/Oのうち、いずれか一つのI/Oにデータを入力することにより、グループのI/O全てにデータを入力させる構成とし、プローブ数を大幅に削減することができる構成がある(例えば、特許文献1参照)。
しかしながら、図12のタイミングチャートに示すように、データの読み出しを行う場合、各I/O用のFIFO回路に対して、それぞれの活性化及び非活性化を制御するテストモード信号TDQj〜TDQj+7が入力されている。
このテストモード信号により、読み出されたデータが競合して衝突しないように、1本のプローブに対して共通に接続されている8つのFIFOのうち1つを活性化、他を非活性化し、それぞれのI/O端子に対応したメモリのデータのて読み出し処理を順次行っている。
また、引用文献1に示す半導体装置にあっては、各ブロックのデータの組み合わせ結果のデータを、ブロック内のいずれか1つのI/Oから出力する構成となっているため、そのI/Oを通常動作及びテストモードに切り替える回路が必要となり、通常動作における出力されるデータのディレイ時間にI/O毎に差が生じるという欠点がある。
また、本発明によれば、代表I/O端子に設けられた上記選択回路と同様のディレイを有するダミー回路を、ブロック内の代表I/O端子以外のI/O端子に設けることにより、通常動作におけるデータの読み出しタイミングにおいて、代表I/O端子とこの代表I/O端子以外のI/O端子との間のディレイ差を減少させることができる。
しかしながら、本発明におけるデータ入力部は、メモリセルに記憶させるためのデータの試験モードにおける入力時において、ブロック化された複数のI/O端子のいずれか一つの代表I/O端子に入力された信号がそれら複数のI/O端子全てに入力する分岐回路を備えている。
また、本発明におけるデータ出力部は、ブロック化された各I/O端子に対応したメモリから読み出された各データを、代表I/O端子から選択して出力する、代表I/O端子に設けられた選択回路と、代表I/O端子以外のI/O端子のに設けられたダミー回路とを有した構成となっている。
この図において、例えば、メモリ素子に対してデータの入出力を行うI/O端子を32I/Oとして説明する。
したがって、I/O(以下、DQ)端子に対応するDQパッドがDQj〜DQj+31の32個有り、それぞれ8I/Oずつの入力を制御するDQS信号を入出力するI/O端子が4つ、すなわち、DQSi〜DQSi+3設けられている。
I/O端子のブロックとして、全32I/O端子が、例えば、8の倍数として、DQj〜DQj+7、DQj+8〜DQj+15、DQj+16〜Qj+27、DQj+24〜Qj+31の8個のI/O端子の4つのグループに分割されている。
ボンディングパッドDQj〜DQj+31各々は、対応する入力初段回路Ij〜Ij+31へそれぞれ接続されている。
上記入力初段回路Ij〜Ij+31各々は、対応するボンディングパッドDQj〜DQj+31から、それぞれデータ信号DDQj〜DDQj+31を入力し、後段のラッチ回路Lj〜j+31へそれぞれ出力する。
ここで、入力初段回路Ij、Ij+8、Ij+16、Ij+24各々は、分岐回路となっており、それぞれ対応するブロックにおける全てのラッチ回路に対して、それぞれ入力されたデータ信号DDQj、DDQj+8、DDQj+16、DDQj+24を出力している。
すなわち、データDDQj、DDQj+8、DDQj+16、DDQj+24各々は、プローブ針立てされているボンディングパッドDQj、DQj+8、DQj+16、DQj+24から、それぞれ入力初段回路Ij〜Ij+7、Ij+8〜Ij+15、Ij+16〜Ij+23、Ij+24〜Ij+31へそれぞれ、グループ内にて同一のデータとして入力される。
このため、データDDQjがラッチ回路Ljのみでなくラッチ回路Lj+1〜Lj+7(プローブ針立てしていないボンディングパッドに対応)へ入力され、データDDQj+8がラッチ回路Lj+8のみでなくラッチ回路Lj+9〜Lj+15(プローブ針立てしていないボンディングパッドに対応)へ入力され、DDQj+16がラッチ回路Lj+16のみでなくラッチ回路Lj+17〜Lj+23(プローブ針立てしていないボンディングパッドに対応)へ入力され、データDDQj+24がラッチ回路Lj+24のみでなくラッチ回路Lj+25〜Lj+31(プローブ針立てしていないボンディングパッドに対応)へ入力される。
また、代表DQ端子に対応するラッチ回路Lj、Lj+8、Lj+16、Lj+24以外のラッチ回路、すなわちラッチ回路Lj+1〜Lj+7、Lj+9〜Lj+15、Lj+17〜Lj+23、Lj+25〜Lj+31には、テストモード信号T4DQが入力される構成となっており、テストモード信号T4DQが入力されている場合、テストモード状態となり、それぞれ対応する入力初段回路ではなく、各ブロックの代表DQ端子に対応する入力初段回路の出力が入力される状態となり、一方、テストモード端子T4DQが入力されない場合、それぞれ対応する入力初段回路の出力が入力される。
また、全てのラッチ回路Lj〜Lj+31には、図示しないがクロック信号CLKが入力され、ラッチ回路Lj〜Lj+31から、クロック信号CLKのRise用のライトバス(Write Bus)信号WBSRj〜WBSRj+31と、クロック信号CLKのFall用のライトバス信号WBSFj〜WBSFj+31がそれぞれ出力され、メモリセルへデータを書き込むセンスアンプに接続されている。図1においては、ライトバス信号WBSRj〜WBSRj+31、及びライトバス信号WBSFj〜WBSFj+31をまとめて、ライトバス信号WBSj〜WBSj+31として記述している。
メモリセルからセンスアンプを介して入力されるリードバス(Read Bus)信号RBSj〜RBSj+31を4等分し、すなわち8データずつの4つのブロックに分解し、それぞれのブロック単位のリードバス信号を、セレクタ回路Sm〜m+3へ入力させる。
すなわち、リードバス信号RBSj〜RBSj+7がセレクタ回路Smへ入力され、リードバス信号RBSj+8〜RBSj+15がセレクタ回路Sm+1へ入力され、リードバス信号RBSj+16〜RBSj+23がセレクタ回路Sm+2へ入力され、リードバス信号RBSj+24〜RBSj+31がセレクタ回路Sm+3へ入力されている。
ここで、セレクタ回路Sm〜Sm+3各々は、テストモード信号T4DQk〜T4DQk+2によりそれぞれ8本のリードバス信号のいずれかを、次段のFIFO回路Fi、Fi+8、Fi+16、Fi+24へそれぞれ出力する。
FIFO回路Fi〜Fi+31各々は、リードバス信号RBSj〜RBSj+31それぞれを、時系列に順番に記憶させるファーストイン−ファーストアウトのメモリである。
すなわち、ダミー回路DMj+1〜DMj+7各々にはリードバス信号RBSj+1〜RBSj+7それぞれが入力され、ダミー回路DMj+9〜DMj+15各々にはリードバス信号RBSj+9〜RBSj+15それぞれが入力され、ダミー回路DMj+17〜DMj+23おのおのにはリードバス信号RBSj+17〜RBSj+23それぞれが入力され、ダミー回路DMj+25〜DMj+31各々にはリードバス信号RBSj+25〜RBSj+31それぞれが入力されている。
ここで、すでに述べたダミー回路は、このセレクタ回路と同様なディレイ時間を有するよう、内部の論理回路が構成されている。
FIFO回路Fj〜Fj+31各々の後段には、それぞれ出力段回路Oj〜Oj+31が設けられており、出力である出力信号OUTj〜OUTj+31各々が上記出力段回路Oj〜Oj+31それぞれへ出力される。
代表DQ端子に対応していない出力段回路、すなわち出力段回路Oj+1〜Oj+7、Oj+9〜Oj+15、Oj+17〜Oj+23、Oj+25〜Oj+31は、テストモード信号T4DQが入力されている場合、テストモード状態となり出力端子をハイインピーダンス状態とし、テストモード信号が入力されていない場合、通常動作状態とし、それぞれ対応するFIFO回路F+1〜Fj+7、Fj+9〜Fj+15、Fj+17〜Fj+23、Fj+25〜Fj+31から出力されるOUT信号を出力する。
ここで、セレクタ回路Sm、Sm+1、Sm+2は、それぞれリードバス信号RBSj〜RBSj+7、RBSj+8〜RBSj+15、RBSj+16〜RBSj+23、RBSj+24〜RBSj+31が入力されているが、テストモード信号T4DQが入力されていない場合、それぞれリードバス信号RBSj、RBSj+8、RBSj+16、RBSj+24のみを出力する。
同様に、セレクタ回路Sm+1、Sm+2、Sm+3各々は、テストモード信号T4DQk〜T4DQk+2の組合せにより、FIFO回路Fi+8、Fi+16、Fi+24それぞれに対して、対応するリードバス信号RBSj+8〜RBSj+15、RBSj+16〜RBSj+23、RBSj+24〜RBSj+31のブロックにおけるいずれか1つのリードバス信号を選択して出力する。
上述したように、テストモードの状態において、メモリから読み出されたデータは、DQ端子のブロック毎に設けられた代表DQ端子から出力されるよう、各ブロックの選択回路Sに入力され、テストモード信号T4DQk〜T4DQk+2の組合せにより、代表DQ端子から出力される。
セレクタ回路Smは、例えば、インバータ1〜18、ノア回路19〜22、ナンド回路23及びスイッチドインバータ24〜27から構成されている。
スイッチドインバータ24は、ナンド回路23の出力が「H」レベルの場合、インバータ3の出力に応じた信号レベルを出力端子から出力し、ナンド回路23の出力が「L」レベルの場合、出力端子がハイインピーダンスとなる。
また、スイッチドインバータ25、26、27各々は、それぞれノア回路20、21、22の出力が「L」レベルの場合、インバータ8、12、18の出力に応じた信号レベルを出力端子からそれぞれ出力し(導通状態)、ノア回路20、21、22の出力が「L」レベルの場合、出力端子がハイインピーダンスとなる。
一方、テストモード信号T4DQが入力されていない場合、すなわち「L」レベルである場合、テストモード信号T4DQk〜T4DQk+2の信号レベルに関係なく、スイッチドインバータ24が導通状態となり、スイッチドインバータ25〜27の出力端子がハイインピーダンスとなり、リードバス信号RBSjの信号レベルのみが出力されることとなる。
このダミー回路DMj+1〜DMj+9〜DMj+15、DMj+17〜DMj+23、DMj+25〜DMj+31は、代表DQ端子に対応して設けられたセレクタ回路Sm、Sm+1、Sm+2、Sm+3に対する論理回路の段数を合わせるため、すなわち通常動作状態におけるデータの出力におけるディレィを調整するために設けられている。
ダミー回路DMj+1は、図3におけるインバータ1〜17及びスイッチドインバータ24〜27と遅延時間が同等なインバータ30及びスイッチドインバータ31とが直列に接続されて形成されている。
テストモード状態において、書き込み処理のコマンド(Write)が入力されると、DQ外部から代表DQ端子に対応したボンディングパッドDQjに入力されるデータが、入力初段回路Ijから、ラッチ回路jと、そのブロックの他のDQ端子に対応したラッチ回路Lj+1〜Lj+7に対してデータDDQjとして出力される。
そして、ラッチ回路Lj〜Lj+7それぞれからワードバス信号WBSRj〜WBSRj+7として、メモリに書き込むためにセンスアンプに入力される。
このとき、セレクタ回路Smは、テストモード信号T4DQk〜T4DQk+2が全て「L」レベルにて入力されているため、リードバス信号RBSjを選択して、リードデータ信号DSjをFIFO回路Fjへ出力する。
他のFIFO回路Fj+1〜Fj+7に対して、ダミー回路DMj+1〜DMj+7に対して、リードバス信号RBSj+1〜RBSj+7がそれぞれ入力されるが、テストモード信号T4DQが入力されているため、FIFO回路Fj+1〜Fj+7各々は、出力信号OUTj+1〜OUTj+7それぞれを「L」レベルのままとする。
FIFO回路Fjは、入力されるリードバス信号RDSjを、ファーストイン/ファーストアウト処理を行い、外部から入力されるCLK信号に同期して、順次、出力信号OUTjとして、出力段回路Ojへ出力する。
代表DQ端子以外の他のDQ端子に対応する出力段回路Oj+1〜Oj+7は、テストモード信号T4DQが入力されているため、ハイインピーダンス状態となっている。
また、DQS信号についても同様に、テストモード信号T4DQによりDQSiのみ出力され、他のDQSi+1〜DQSi+3は、ハイインピーダンス出力となる。
また、他のDQ端子のブロックに対応した各回路において、ボンディングパッドDQj+8〜DQj+15、DQj+16〜DQj+23、DQj+24〜DQj+31と、DQSi+1、DQSi+2、DQSi+3それぞれについても、テストモード信号T4DQ及びT4DQk〜T4DQk+2の組合せにより、同様に動作する。
テストモード信号T4DQが「L」レベルの非活性時(通常動作時)において、セレクタ回路Sm(またSm+1〜Sm+3)は、リードバス信号RBSj(また、RBSj+8、RBSj+16、RBSj+24)のみ選択する状態となり、テストモード時以外使用される。
しかしながら、通常動作時において、リードバス信号RDSj、RDSj+8、RDSj+16、EDSj+24だけでなく、リードバス信号RDSj+1〜RDSj+7、RDSj+9〜RDSj+15、RDSj+17〜RDSj+23、RDSj+25〜RDSj+31信号全て使用するため、セレクタ回路Smを通過するリードバス信号と、通過しないリードバス信号とで、論理回路の段数の違いによりディレイの違いが生じる。
そのままだと、データ出力速度に、DQ端子間にてディレイ差が発生してしまうため、そのディレイ差を無くす目的で、図5に示すように、通常動作時においてセレクタ回路Sm〜Sm+3を通過しない経路にも、セレクタ回路Sm〜Sm+3にて、それぞれリードバス信号RDSj、RDSj+8、RDSj+16、RDSj+24が通過するパスへも論理段数を設け、代表DQ端子と、それ以外のDQ端子との間にて、それぞれのリードバス信号のスキューを合わせている。
11、12,13,1415、16,17,18、30…インバータ
19,20,21,22…ノア回路
23…アンド回路
24,25,26,27,31…スイッチドインバータ
DMj+1,DMj+7,DMj+25,DMj+31…ダミー回路
DQj,DQj+1,DQj+7,DQj+31,DQSi…ボンディングパッド
Fj,Fj+1,Fj+7,Fj+31,Fi…FIFO回路
Ij,Ij+1,Ij+7,Ij+31,Ii…入力段回路
Lj,Lj+1,Lj+7,Lj+31…ラッチ回路
Oj,Oj+1,Oj+7,Oj+31,Oi…出力段回路
Sm,Sm+1,Sm+2,Sm+3…セレクタ回路
Claims (3)
- データを記憶するメモリセルと、
前記メモリセルに記憶させるデータが入力されるデータ入力部と、
前記メモリセルに記憶されたデータを出力するデータ出力部と、
を備え、
前記データ入力部が、前記メモリセルに記憶させるためのデータの試験モードにおける入力時において、ブロック化された複数のI/O端子のいずれか一つの代表I/O端子に入力された信号をそれら複数のI/O端子全てに入力する分岐回路を備え、
前記データ出力部が、前記ブロック化された前記複数のI/O端子に対応したメモリから読み出された各データを、前記代表I/O端子から選択して出力する該代表I/O端子に設けられた選択回路と、前記代表I/O端子以外のI/O端子の前段に設けられたダミー回路とを有することを特徴とする半導体記憶装置。 - 前記ダミー回路が、前記選択回路と同様なディレイ時間を有することを特徴とする請求項1記載の半導体記憶装置。
- 前記データ出力部が、前記メモリセルから出力されたデータを一時的に保持する、前記I/O端子毎に設けられたデータ保持部をさらに有し、
前記選択回路及び前記ダミー回路が前記データ保持部の前段に設けられていることを特徴とする請求項2に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008020779A JP5612249B2 (ja) | 2008-01-31 | 2008-01-31 | 半導体記憶装置 |
US12/320,323 US8036055B2 (en) | 2008-01-31 | 2009-01-23 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008020779A JP5612249B2 (ja) | 2008-01-31 | 2008-01-31 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009181647A true JP2009181647A (ja) | 2009-08-13 |
JP5612249B2 JP5612249B2 (ja) | 2014-10-22 |
Family
ID=40931561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008020779A Expired - Fee Related JP5612249B2 (ja) | 2008-01-31 | 2008-01-31 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8036055B2 (ja) |
JP (1) | JP5612249B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8498165B2 (en) * | 2010-07-07 | 2013-07-30 | Elite Semiconductor Memory Technology Inc. | Data outputing method of memory circuit and memory circuit and layout thereof |
KR20120113478A (ko) | 2011-04-05 | 2012-10-15 | 삼성전자주식회사 | 반도체 메모리 장치의 테스트 방법 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56130899A (en) * | 1980-03-17 | 1981-10-14 | Toshiba Corp | Write-in system of fail memory |
JPH04323579A (ja) * | 1991-04-24 | 1992-11-12 | Nec Corp | メモリ搭載パッケージの検査装置 |
JPH05307896A (ja) * | 1992-04-09 | 1993-11-19 | Nec Corp | 半導体メモリ装置 |
JPH06267294A (ja) * | 1993-03-12 | 1994-09-22 | Hitachi Ltd | 半導体記憶装置 |
JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
JPH10106290A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
JPH10111743A (ja) * | 1996-10-04 | 1998-04-28 | Nec Corp | 集積回路 |
JPH1131024A (ja) * | 1997-07-11 | 1999-02-02 | Fujitsu Ltd | 半導体集積回路および半導体集積回路システム |
JPH11177540A (ja) * | 1997-12-09 | 1999-07-02 | Fuji Xerox Co Ltd | データ転送装置及び方法 |
JP2001057100A (ja) * | 1999-07-22 | 2001-02-27 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
JP2001297600A (ja) * | 2000-04-11 | 2001-10-26 | Mitsubishi Electric Corp | 半導体集積回路およびそのテスト方法 |
JP2004311806A (ja) * | 2003-04-09 | 2004-11-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその設計方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003151299A (ja) | 2001-11-14 | 2003-05-23 | Seiko Epson Corp | 半導体装置およびその検査方法ならびに電子機器 |
JP3924508B2 (ja) * | 2002-07-22 | 2007-06-06 | Necエレクトロニクス株式会社 | データ伝送回路及び半導体集積回路 |
JP3872062B2 (ja) * | 2004-02-10 | 2007-01-24 | シャープ株式会社 | 半導体記憶装置 |
-
2008
- 2008-01-31 JP JP2008020779A patent/JP5612249B2/ja not_active Expired - Fee Related
-
2009
- 2009-01-23 US US12/320,323 patent/US8036055B2/en not_active Expired - Fee Related
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56130899A (en) * | 1980-03-17 | 1981-10-14 | Toshiba Corp | Write-in system of fail memory |
JPH04323579A (ja) * | 1991-04-24 | 1992-11-12 | Nec Corp | メモリ搭載パッケージの検査装置 |
JPH05307896A (ja) * | 1992-04-09 | 1993-11-19 | Nec Corp | 半導体メモリ装置 |
JPH06267294A (ja) * | 1993-03-12 | 1994-09-22 | Hitachi Ltd | 半導体記憶装置 |
JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
JPH10106290A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
JPH10111743A (ja) * | 1996-10-04 | 1998-04-28 | Nec Corp | 集積回路 |
JPH1131024A (ja) * | 1997-07-11 | 1999-02-02 | Fujitsu Ltd | 半導体集積回路および半導体集積回路システム |
JPH11177540A (ja) * | 1997-12-09 | 1999-07-02 | Fuji Xerox Co Ltd | データ転送装置及び方法 |
JP2001057100A (ja) * | 1999-07-22 | 2001-02-27 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
JP2001297600A (ja) * | 2000-04-11 | 2001-10-26 | Mitsubishi Electric Corp | 半導体集積回路およびそのテスト方法 |
JP2004311806A (ja) * | 2003-04-09 | 2004-11-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその設計方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5612249B2 (ja) | 2014-10-22 |
US20090196114A1 (en) | 2009-08-06 |
US8036055B2 (en) | 2011-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4949707B2 (ja) | 半導体装置及びそのテスト方法 | |
US7242208B2 (en) | System and method for testing one or more dies on a semiconductor wafer | |
US8108741B2 (en) | Semiconductor memory device having mount test circuits and mount test method thereof | |
US20090296504A1 (en) | Semiconductor memory device and method of testing semiconductor memory device | |
JP2001006395A (ja) | 半導体メモリ装置及びそのテストモード時の読出方法 | |
US20110060952A1 (en) | Semiconductor integrated circuit | |
JP2009048674A (ja) | 半導体集積回路 | |
JPH0394183A (ja) | 半導体集積回路の試験方法及び回路 | |
KR20190061957A (ko) | 반도체 장치 및 이를 포함하는 시스템 | |
US9618575B2 (en) | Semiconductor device having plural data input/output terminals configured for write test and read test operations | |
JP5612249B2 (ja) | 半導体記憶装置 | |
US7872939B2 (en) | Semiconductor memory device | |
US7948912B2 (en) | Semiconductor integrated circuit with test mode | |
JP2003196996A (ja) | 集積回路メモリの冗長列試験システムおよび方法 | |
US7978543B2 (en) | Semiconductor device testable on quality of multiple memory cells in parallel and testing method of the same | |
US20090303806A1 (en) | Synchronous semiconductor memory device | |
US8531200B2 (en) | Semiconductor device for performing test operation and method thereof | |
KR20080001604A (ko) | 테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템 | |
KR20110073966A (ko) | 반도체 메모리 장치 | |
US7085974B2 (en) | Semiconductor device, method of testing the same and electronic instrument | |
US8310881B2 (en) | Semiconductor device testing memory cells and test method | |
US7743291B2 (en) | Semiconductor memory device | |
JP2009216419A (ja) | 半導体集積回路装置 | |
KR20160073865A (ko) | 반도체 장치 및 그를 포함하는 테스트 방법 | |
JP2012103163A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101014 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130801 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130905 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20131030 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131115 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131217 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140307 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140312 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140611 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140805 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140904 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5612249 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |