JPH06267294A

JPH06267294A - 半導体記憶装置

Info

Publication number: JPH06267294A
Application number: JP5051679A
Authority: JP
Inventors: Jiro Sawada; 二郎沢田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-12
Filing date: 1993-03-12
Publication date: 1994-09-22

Abstract

(57)【要約】（修正有）【目的】通常の動作モードにおいては多ビット構成を
採り所定のテストモードにおいては１個又は２個のデー
タ入出力端子を介して複数のメモリセルに対する多ビッ
トテストを実施しうる。【構成】多ビット構成を採り、８個のデータ入出力端
子Ｄ１〜Ｄ８と、これらのデータ入出力端子に対応する
８個のデータ入力バッファＤＩＢ１〜ＤＩＢ８，ライト
アンプＷＡ１〜ＷＡ８，メインアンプＭＡ１〜ＭＡ８な
らびにデータ出力バッファＤＯＢ１〜ＤＯＢ８とを備え
るダイナミック型ＲＡＭ等に、所定のテストモードにお
いて選択的に有効とされ、１個のデータ入出力端子Ｄ１
からデータ入力バッファＤＩＢ１を介して入力されるテ
ストデータを８個のライトアンプＷＡ１〜ＷＡ８に伝達
するテストデータ分配回路ＴＤＤと、Ｎ個のメインアン
プＭＡ１〜ＭＡ８によって増幅された８ビットのテスト
データを比較照合してその結果をデータ出力バッファＤ
ＯＢ１からデータ入出力端子Ｄ１を介して出力するテス
トデータ比較回路ＴＤＣとを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、いわゆる多ビット構成とされるダイナミッ
ク型ＲＡＭ（ランダムアクセスメモリ）ならびにその機
能テストに利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】複数個のデータ入出力端子を備え、１回
のメモリアクセスで複数ビットの記憶データを同時に入
力又は出力するいわゆる多ビット構成のダイナミック型
ＲＡＭ等がある。

【０００３】一方、ダイナミック型ＲＡＭ等の大容量化
が進む中、その機能テストを効率化する一つの手段とし
て、例えば１個のデータ入出力端子を介して入力される
テストデータを複数のメモリセルに同時に書き込むとと
もに、複数のメモリセルから同時に読み出される複数ビ
ットのテストデータを比較照合してその結果を１個のデ
ータ入出力端子を介して出力するいわゆる多ビットテス
トが、ＪＥＤＥＣ（ＪｏｉｎｔＥｌｅｃｔｒｏｎＤ
ｅｖｉｃｅＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉ
ｌ）によって規定されている。

【０００４】ダイナミック型ＲＡＭ等の多ビットテスト
については、例えば、『日経マイクロデバイス』１９８
７年５月号の第５３頁〜第６２頁に記載されている。

【０００５】

【発明が解決しようとする課題】多ビットテスト機能を
有する従来のダイナミック型ＲＡＭ等において、そのビ
ット構成と多ビットテスト時における縮退度つまり同時
にテストデータの書き込み・読み出しを受けるメモリセ
ルの数との関係は、ダイナミック型ＲＡＭ等に設けられ
る共通データ線（コモンＩＯ線）つまりはライトアンプ
及びメインアンプ等の数を制限枠として互いに制約しあ
う関係にある。すなわち、例えば８組の共通データ線と
それぞれ８個のライトアンプ及びメインアンプとを備え
るダイナミック型ＲＡＭに着目すると、多ビットテスト
時における縮退度は、ダイナミック型ＲＡＭがいわゆる
×１ビット構成とされる場合には１／８に設定でき、×
４ビット構成とされる場合には１／２に設定できる。し
かし、ダイナミック型ＲＡＭ等がいわゆる×８ビット構
成とされる場合には、多ビットテスト時における縮退度
は１／１となり、実質的な多ビットテストとはならな
い。

【０００６】一方、ダイナミック型ＲＡＭ等の機能テス
トを行うためのテスタ（試験装置）は、所定数のテスト
データ入出力端子を備え、これらのテストデータ入出力
端子に対応して設けられる同数のデータ入力バッファ及
びデータ出力バッファを備える。したがって、テスタに
同時に接続できるダイナミック型ＲＡＭ等の数は、その
テストデータ入出力端子の数によって制約を受け、これ
によってダイナミック型ＲＡＭ等のテスト効率が左右さ
れる。すなわち、例えば１６個のテストデータ入出力端
子を備えるテスタに着目すると、機能テストの対象とな
るダイナミック型ＲＡＭ等が×１ビット構成とされ多ビ
ットテスト時における縮退度が１／８とされる場合、同
時に接続できるダイナミック型ＲＡＭ等の数は１６個と
なり、これに多ビットテストによる効果があいまって合
計１２８個のメモリセルに対する書き込み・読み出しテ
ストを同時に実行できる。しかし、ダイナミック型ＲＡ
Ｍ等が×８ビット構成とされ多ビットテスト時における
縮退度が１／１とされる場合には、図１２に例示される
ように、同時に接続できるダイナミック型ＲＡＭ等の数
は２個となり、書き込み・読み出しテストを同時に実行
できるメモリセルの合計数は１６個に制限される。この
差は、ダイナミック型ＲＡＭ等の多ビット化が進むにし
たがって大きくなり、結果的にダイナミック型ＲＡＭ等
のテスト効率を低下させ、その多ビット化及び低コスト
化を制約する原因となる。

【０００７】この発明の目的は、通常の動作モードにお
いては多ビット構成を採り所定のテストモードにおいて
は所定の１個又は２個のデータ入出力端子を介して多ビ
ットテストを実施しうるダイナミック型ＲＡＭ等の半導
体記憶装置を提供することにある。この発明の他の目的
は、ダイナミック型ＲＡＭ等のテスト効率を高め、その
多ビット化及び低コスト化を推進することにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、多ビット構成を採り、例えば
Ｎ個のデータ入出力端子と、これらのデータ入出力端子
に対応して設けられ通常の書き込みモードにおいて対応
するデータ入出力端子を介して入力される書き込みデー
タを対応するライトアンプに伝達するＮ個のデータ入力
バッファと、上記データ入出力端子に対応して設けられ
通常の読み出しモードにおいて対応するメインアンプに
より増幅された読み出しデータを対応するデータ入出力
端子に伝達するＮ個のデータ出力バッファとを備えるダ
イナミック型ＲＡＭ等に、所定のテストモードにおいて
所定の１個又は２個のデータ入出力端子から対応するデ
ータ入力バッファを介して入力されるテストデータをＮ
個のライトアンプに分配するテストデータ分配回路と、
Ｎ個のメインアンプによって増幅されたＮビットのテス
トデータを比較照合しその結果を対応するデータ出力バ
ッファから所定の１個又は２個のデータ入出力端子を介
して出力するテストデータ比較回路とを設ける。

【００１０】

【作用】上記手段によれば、通常の動作モードにおいて
は多ビット構成を採り、所定のテストモードにおいては
所定の１個又は２個のデータ入出力端子を介して多ビッ
トテストを実施しうるダイナミック型ＲＡＭ等を実現で
きる。これにより、機能テスト時、テスタに同時接続し
うるダイナミック型ＲＡＭ等の数を増やすことができる
とともに、多ビットテストにより同時テストしうるメモ
リセルの合計数を増やすことができる。この結果、ダイ
ナミック型ＲＡＭ等のテスト効率を高め、その多ビット
化及び低コスト化を推進することができる。

【００１１】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のダイナミック型ＲＡＭの
構成及び動作の概要について説明する。なお、図１の各
ブロックを構成する回路素子は、特に制限されないが、
公知の半導体集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上に形成される。

【００１２】図１において、ダイナミック型ＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹを基本構成要素とする。メモリアレイＭＡＲＹ
は、同図の垂直方向に平行して配置される複数のワード
線と、水平方向に平行して配置される複数の相補ビット
線ならびにこれらのワード線及び相補ビット線の交点に
格子状に配置される多数のダイナミック型メモリセルと
を含む。

【００１３】メモリアレイＭＡＲＹを構成するワード線
は、ＸアドレスデコーダＸＤに結合され、択一的に選択
状態とされる。ＸアドレスデコーダＸＤには、Ｘアドレ
スバッファＸＢから内部アドレス信号Ｘ１〜Ｘｉが供給
され、タイミング発生回路ＴＧから内部制御信号ＸＧが
供給される。また、ＸアドレスバッファＸＢには、アド
レス入力端子Ａ１〜Ａｉを介してＸアドレス信号ＡＸ１
〜ＡＸｉが時分割的に供給され、タイミング発生回路Ｔ
Ｇから内部制御信号ＸＬが供給される。

【００１４】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ１〜Ａｉを介して供給されるＸアドレス信号ＡＸ
１〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのアドレス信号をもとに内部アド
レス信号Ｘ１〜Ｘｉを形成して、ＸアドレスデコーダＸ
Ｄに供給する。ＸアドレスデコーダＸＤは、内部制御信
号ＸＧのハイレベルを受けて選択的に動作状態とされ、
ＸアドレスバッファＸＢから供給される内部アドレス信
号Ｘ１〜Ｘｉをデコードして、メモリアレイＭＡＲＹの
対応するワード線を択一的にハイレベルの選択状態とす
る。

【００１５】次に、メモリアレイＭＡＲＹを構成する相
補ビットは、センスアンプＳＡの対応する単位回路に結
合され、さらにこのセンスアンプＳＡを介して８組ずつ
選択的に相補共通データ線ＣＤ１＊〜ＣＤ８＊（ここ
で、例えば非反転共通データ線ＣＤ１と反転共通データ
線ＣＤ１Ｂとをあわせて相補共通データ線ＣＤ１＊のよ
うに＊を付して表す。また、それが有効とされるとき選
択的にロウレベルとされるいわゆる反転信号及び反転信
号線等については、その名称の末尾にＢを付して表す。
以下同様）に接続状態とされる。

【００１６】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる複数の単位回
路を備え、これらの単位回路のそれぞれは、一対のＣＭ
ＯＳインバータが交差結合されてなる単位増幅回路と、
各単位増幅回路の非反転及び反転入出力ノードと相補共
通データ線ＣＤ１＊〜ＣＤ８＊との間に設けられる一対
のスイッチＭＯＳＦＥＴとを含む。各単位増幅回路に
は、内部制御信号ＰＡに従って選択的にオン状態とされ
る一対の駆動ＭＯＳＦＥＴを介して、動作電源となる回
路の電源電圧及び接地電位が選択的に供給される。ま
た、各対のスイッチＭＯＳＦＥＴのゲートは順次８対ず
つ共通結合され、ＹアドレスデコーダＹＤから対応する
ビット線選択信号がそれぞれ共通に供給される。

【００１７】これにより、センスアンプＳＡの各単位増
幅回路は、内部制御信号ＰＡがハイレベルとされること
で選択的にかつ一斉に動作状態とされ、メモリアレイＭ
ＡＲＹの選択されたワード線に結合される複数のメモリ
セルから対応する相補ビット線を介して出力される微小
読み出し信号を増幅して、ハイレベル又はロウレベルの
２値読み出し信号とする。一方、センスアンプＳＡの各
スイッチＭＯＳＦＥＴ対は、対応するビット線選択信号
がハイレベルとされることで８対ずつ選択的にオン状態
となり、メモリアレイＭＡＲＹの対応する８組の相補ビ
ット線と相補共通データ線ＣＤ１＊〜ＣＤ８＊とを選択
的に接続状態とする。

【００１８】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢから内部アドレス信号Ｙ１〜Ｙｉが供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＹＧが供
給される。また、ＹアドレスバッファＹＢには、アドレ
ス入力端子Ａ１〜Ａｉを介してＹアドレス信号ＡＹ１〜
ＡＹｉが時分割的に供給され、タイミング発生回路ＴＧ
から内部制御信号ＹＬが供給される。

【００１９】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ１〜Ａｉを介して供給されるＹアドレス信号ＡＹ
１〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ１〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。ＹアドレスデコーダＹＤは、内部制御
信号ＹＧのハイレベルを受けて選択的に動作状態とさ
れ、ＹアドレスバッファＹＢから供給される内部アドレ
ス信号Ｙ１〜Ｙｉをデコードして、対応するビット線選
択信号を択一的にハイレベルとする。これらのビット線
選択信号は、前述のように、センスアンプＳＡの対応す
る８対のスイッチＭＯＳＦＥＴのゲートにそれぞれ共通
に供給される。

【００２０】メモリアレイＭＡＲＹの指定された８組の
相補ビット線が選択的に接続される相補共通データ線Ｃ
Ｄ１＊〜ＣＤ８＊は、データ入出力回路ＩＯに結合され
る。データ入出力回路ＩＯには、タイミング発生回路Ｔ
Ｇから内部制御信号ＴＭが供給され、その他方は、デー
タ入出力端子Ｄ１〜Ｄ８に結合される。ここで、内部制
御信号ＴＭは、ダイナミック型ＲＡＭが通常の動作モー
ドとされるときロウレベルとされ、多ビットテストモー
ドとされるときハイレベルとされる。

【００２１】データ入出力回路ＩＯは、Ｎ個つまり８個
のデータ入出力端子Ｄ１〜Ｄ８に対応して設けられるそ
れぞれ８個のデータ入力バッファＤＩＢ１〜ＤＩＢ８，
ライトアンプＷＡ１〜ＷＡ８，メインアンプＭＡ１〜Ｍ
Ａ８ならびにデータ出力バッファＤＯＢ１〜ＤＯＢ８を
含む。このうち、データ入力バッファＤＩＢ１〜ＤＩＢ
８の入力端子は、対応するデータ入出力端子Ｄ１〜Ｄ８
に結合され、その出力端子は、ダイナミック型ＲＡＭが
通常の動作モードとされ内部制御信号ＴＭがロウレベル
とされることを条件に、対応するライトアンプＷＡ１〜
ＷＡ８の入力端子に結合される。ライトアンプＷＡ１〜
ＷＡ８の出力端子は、対応する相補共通データ線ＣＤ１
＊〜ＣＤ８＊に結合される。一方、メインアンプＭＡ１
〜ＭＡ８の入力端子は、対応する相補共通データ線ＣＤ
１＊〜ＣＤ８＊に結合され、その出力端子は、ダイナミ
ック型ＲＡＭが通常の動作モードとされ内部制御信号Ｔ
Ｍがロウレベルとされることを条件に、対応するデータ
出力バッファＤＯＢ１〜ＤＯＢ８の入力端子に結合され
る。データ出力バッファＤＯＢ１〜ＤＯＢ８の出力端子
は、対応するデータ入出力端子Ｄ１〜Ｄ８に結合され
る。

【００２２】データ入出力回路ＩＯのデータ入力バッフ
ァＤＩＢ１〜ＤＩＢ８は、ダイナミック型ＲＡＭが通常
の書き込みモードとされるとき、データ入出力端子Ｄ１
〜Ｄ８を介して入力される書き込みデータをそれぞれ取
り込み、対応するライトアンプＷＡ１〜ＷＡ８に伝達す
る。これらの書き込みデータは、ライトアンプＷＡ１〜
ＷＡ８によって所定の相補書き込み信号とされた後、対
応する相補共通データ線ＣＤ１＊〜ＣＤ８＊を介してメ
モリアレイＭＡＲＹの選択された８個のメモリセルに書
き込まれる。

【００２３】一方、データ入出力回路ＩＯのメインアン
プＭＡ１〜ＭＡ８は、ダイナミック型ＲＡＭが通常の読
み出しモードとされるとき、メモリアレイＭＡＲＹの選
択された８個のメモリセルから対応する相補共通データ
線ＣＤ１＊〜ＣＤ８＊を介して出力される読み出し信号
をさらに増幅し、対応するデータ出力バッファＤＯＢ１
〜ＤＯＢ８に伝達する。これらの読み出し信号は、デー
タ出力バッファＤＯＢ１〜ＤＯＢ８から対応するデータ
入出力端子Ｄ１〜Ｄ８を介してダイナミック型ＲＡＭの
外部に送出される。

【００２４】この実施例において、データ入出力回路Ｉ
Ｏは、さらに、ダイナミック型ＲＡＭが多ビットテスト
モードとされ内部制御信号ＴＭがハイレベルとされると
き、１個のデータ入出力端子Ｄ１から対応するデータ入
力バッファＤＩＢ１を介して入力されるテストデータを
８個のライトアンプＷＡ１〜ＷＡ８に分配するテストデ
ータ分配回路ＴＤＤと、８個のメインアンプＭＡ１〜Ｍ
Ａ８により増幅された８ビットのテストデータを比較照
合しその結果をデータ出力バッファＤＯＢ１から１個の
データ入出力端子Ｄ１を介して出力するテストデータ比
較回路ＴＤＣとを備える。ダイナミック型ＲＡＭが多ビ
ットテストモードとされるとき、データ入力バッファＤ
ＩＢ２〜ＤＩＢ８ならびにデータ出力バッファＤＯＢ２
〜ＤＯＢ８はともに非動作状態とされ、対応するデータ
入出力端子Ｄ１〜Ｄ８はともにハイインピーダンス状態
とされる。なお、データ入出力回路ＩＯの具体的な構成
及び動作ならびにその特徴については、後で詳細に説明
する。

【００２５】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ラ
イトイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥ
Ｂをもとに上記各種の内部制御信号を選択的に形成し、
ダイナミック型ＲＡＭの各部に供給する。タイミング発
生回路ＴＧは、さらに、これらの起動制御信号が所定の
組み合わせとされることでダイナミック型ＲＡＭが多ビ
ットテストモードとされるためのテストモードセットサ
イクルを識別し、内部制御信号ＴＭをハイレベルとす
る。

【００２６】図２には、図１のダイナミック型ＲＡＭに
含まれるデータ入出力回路ＩＯの第１の実施例のブロッ
ク図が示されている。また、図３には、図２のデータ入
出力回路ＩＯを含むダイナミック型ＲＡＭのテストモー
ドセットサイクルの第１の実施例の信号波形図が示され
ている。さらに、図４には、図２のデータ入出力回路Ｉ
Ｏを含むダイナミック型ＲＡＭの第１の実施例のテスト
データ入力形態図が示され、図６には、図２のデータ入
出力回路ＩＯを含むダイナミック型ＲＡＭとテスタＴＳ
ＴＥとの間の一実施例の接続図が示されている。これら
の図をもとに、この実施例のダイナミック型ＲＡＭに含
まれるデータ入出力回路ＩＯの具体的な構成及び動作な
らびにその特徴について説明する。

【００２７】図２において、データ入出力回路ＩＯは、
前述のように、データ入出力端子Ｄ１〜Ｄ８つまりは相
補共通データ線ＣＤ１＊〜ＣＤ８＊に対応して設けられ
るそれぞれ８個のデータ入力バッファＤＩＢ１〜ＤＩＢ
８，ライトアンプＷＡ１〜ＷＡ８，メインアンプＭＡ１
〜ＭＡ８ならびにデータ出力バッファＤＯＢ１〜ＤＯＢ
８を備え、データ入力バッファＤＩＢ１〜ＤＩＢ８なら
びにライトアンプＷＡ１〜ＷＡ８に共通に設けられるテ
ストデータ分配回路ＴＤＤと、メインアンプＭＡ１〜Ｍ
Ａ８ならびにデータ出力バッファＤＯＢ１〜ＤＯＢ８に
共通に設けられるテストデータ比較回路ＴＤＣとを備え
る。

【００２８】このうち、データ入力バッファＤＩＢ１〜
ＤＩＢ８の入力端子は、対応するデータ入出力端子Ｄ１
〜Ｄ８に結合され、その出力端子は、スイッチＳ２〜Ｓ
９を介して対応するライトアンプＷＡ１〜ＷＡ８の入力
端子に結合される。データ入力バッファＤＩＢ１の出力
端子は、さらにスイッチＳ１を介してテストデータ分配
回路ＴＤＤの入力端子に結合される。また、ライトアン
プＷＡ１〜ＷＡ８の入力端子は、さらにスイッチＳ２〜
Ｓ９を介してテストデータ分配回路ＴＤＤの第１ないし
第８の出力端子に結合される。ライトアンプＷＡ１〜Ｗ
Ａ８の出力端子は、対応する相補共通データ線ＣＤ１＊
〜ＣＤ８＊に結合される。一方、メインアンプＭＡ１〜
ＭＡ８の入力端子は、対応する相補共通データ線ＣＤ１
＊〜ＣＤ８＊に結合され、その出力端子は、スイッチＳ
１１ないしＳ１８を介して対応するデータ出力バッファ
ＤＯＢ１〜ＤＯＢ８の入力端子に結合される。メインア
ンプＭＡ１〜ＭＡ８の出力端子は、さらにスイッチＳ１
１ないしＳ１８を介してテストデータ比較回路ＴＤＣの
第１ないし第８の入力端子に結合される。また、データ
出力バッファＤＯＢ１の入力端子は、さらにスイッチＳ
１０を介してテストデータ比較回路ＴＤＣの出力端子に
結合される。データ入力バッファＤＩＢ２〜ＤＩＢ８な
らびにデータ出力バッファＤＯＢ２〜ＤＯＢ８には、タ
イミング発生回路ＴＧから内部制御信号ＴＭが共通に供
給される。

【００２９】ここで、内部制御信号ＴＭは、前述のよう
に、ダイナミック型ＲＡＭが通常の動作モードとされる
ときロウレベルとされ、多ビットテストモードとされる
ときハイレベルとされる。この実施例において、ダイナ
ミック型ＲＡＭは、図３に示されるように、所定のテス
トモードセットサイクルつまりロウアドレスストローブ
信号ＲＡＳＢの立ち下がりエッジにおいてカラムアドレ
スストローブ信号ＣＡＳＢ及び出力イネーブル信号ＯＥ
ＢがハイレベルとされるいわゆるＯＣＢＲ（ＯＥＢ・Ｃ
ＡＳＢＢｅｆｏｒｅＲＡＳＢ）サイクルが実行され
ることで、選択的に多ビットテストモードを開始し、例
えばロウアドレスストローブ信号ＲＡＳＢだけがロウレ
ベルとされるいわゆるＲＡＳＢオンリーリフレッシュサ
イクルが実行されることで多ビットテストモードから解
放される。

【００３０】一方、スイッチＳ１は、ダイナミック型Ｒ
ＡＭが通常の動作モードとされるときオフ状態とされ、
多ビットテストモードとされるとき、データ入力バッフ
ァＤＩＢ１の出力端子とテストデータ分配回路ＴＤＤの
入力端子との間を接続する形でオン状態とされる。ま
た、スイッチＳ２〜Ｓ９は、ダイナミック型ＲＡＭが通
常の動作モードとされるとき、データ入力バッファＤＩ
Ｂ１〜ＤＩＢ８の出力端子と対応するライトアンプＷＡ
１〜ＷＡ８の入力端子との間を接続する形でオフ状態と
され、ダイナミック型ＲＡＭが多ビットテストモードと
されるとき、テストデータ分配回路ＴＤＤの第１ないし
第８の出力端子と対応するライトアンプＷＡ１〜ＷＡ８
の入力端子との間を接続する形でオン状態とされる。同
様に、スイッチＳ１０は、ダイナミック型ＲＡＭが通常
の動作モードとされるときオフ状態とされ、多ビットテ
ストモードとされるとき、テストデータ比較回路ＴＤＣ
の出力端子とデータ出力バッファＤＯＢ１の入力端子と
の間を接続する形でオン状態とされる。また、スイッチ
Ｓ１１〜Ｓ１８は、ダイナミック型ＲＡＭが通常の動作
モードとされるとき、メインアンプＭＡ１〜ＭＡ８の出
力端子と対応するデータ出力バッファＤＯＢ１〜ＤＯＢ
８の入力端子との間を接続する形でオフ状態とされ、ダ
イナミック型ＲＡＭが多ビットテストモードとされると
き、メインアンプＭＡ１〜ＭＡ８の出力端子とテストデ
ータ比較回路ＴＤＣの第１ないし第８の入力端子との間
を接続する形でオン状態とされる。

【００３１】これらのことから、ダイナミック型ＲＡＭ
が通常の動作モードとされ内部制御信号ＴＭがロウレベ
ルとされるとき、データ入出力端子Ｄ１〜Ｄ８を介して
入力される書き込みデータは、データ入力バッファＤＩ
Ｂ１〜ＤＩＢ８からスイッチＳ２〜Ｓ９を経て対応する
ライトアンプＷＡ１〜ＷＡ８に伝達され、これらのライ
トアンプによって所定の相補書き込み信号とされた後、
対応する相補共通データ線ＣＤ１＊〜ＣＤ８＊を介して
メモリアレイＭＡＲＹの選択された８個のメモリセルに
書き込まれる。また、メモリアレイＭＡＲＹの選択され
た８個のメモリセルから対応する相補共通データ線ＣＤ
１＊〜ＣＤ８＊を介して出力される読み出しデータは、
対応するメインアンプＭＡ１〜ＭＡ８によって増幅され
た後、スイッチＳ１１ないしＳ１８を経て対応するデー
タ出力バッファＤＯＢ１〜ＤＯＢ８に伝達され、さらに
対応するデータ入出力端子Ｄ１〜Ｄ８を介してダイナミ
ック型ＲＡＭの外部に送出される。これにより、ダイナ
ミック型ＲＡＭは、８個のデータ入出力端子Ｄ１〜Ｄ８
を介して８ビットの記憶データを同時に入力又は出力す
るいわゆる×８ビット構成を採るものとなる。

【００３２】次に、ダイナミック型ＲＡＭが多ビットテ
ストモードとされ内部制御信号ＴＭがハイレベルとされ
ると、データ入力バッファＤＩＢ１の出力端子は、スイ
ッチＳ１を介してテストデータ分配回路ＴＤＤの入力端
子に接続され、このテストデータ分配回路ＴＤＤの第１
〜第８の出力端子は、対応するスイッチＳ２〜Ｓ９を介
してライトアンプＷＡ１〜ＷＡ８の入力端子に接続され
る。また、メインアンプＭＡ１〜ＭＡ８の出力端子は、
対応するスイッチＳ１１〜Ｓ１８を介してテストデータ
比較回路ＴＤＣの第１ないし第８の入力端子に接続さ
れ、このテストデータ比較回路ＴＤＣの出力端子は、ス
イッチＳ１０を介してデータ出力バッファＤＯＢ１の入
力端子に接続される。このため、データ入出力端子Ｄ１
を介して入力されるテストデータは、テストデータ分配
回路ＴＤＤを介して８個のライトアンプＷＡ１〜ＷＡ８
に伝達され、これらのライトアンプによって所定の相補
書き込み信号とされた後、メモリアレイＭＡＲＹの選択
された８個のメモリセルに一斉に書き込まれる。また、
メモリアレイＭＡＲＹの選択された８個のメモリセルか
ら読み出され対応するメインアンプＭＡ１〜ＭＡ８によ
って増幅された読み出しデータは、テストデータ比較回
路ＴＤＣによって比較照合された後、その結果がデータ
出力バッファＤＯＢ１からデータ入出力端子Ｄ１を介し
て出力される。これにより、ダイナミック型ＲＡＭは、
１個のデータ入出力端子Ｄ１を介してメモリアレイＭＡ
ＲＹの選択された８個のメモリセルに関する機能テスト
を行ういわゆる縮退度１／８の多ビットテスト機能を有
するものとなる。

【００３３】ところで、ダイナミック型ＲＡＭが多ビッ
トテストモードとされるとき、テストデータ分配回路Ｔ
ＤＤは、図４に示されるように、データ入出力端子Ｄ１
からデータ入力バッファＤＩＢ１を介して入力されるテ
ストデータを反転することなくライトアンプＷＡ１〜Ｗ
Ａ８に伝達する。このため、隣接する相補共通データ線
ＣＤ１＊〜ＣＤ８＊を介して伝達されメモリアレイＭＡ
ＲＹの隣接するメモリセルに書き込まれるテストデータ
はすべて同一の論理レベルとなり、障害内容によっては
ダイナミック型ＲＡＭの異常を検出できないケースが生
じる。したがって、これに対処する必要がある場合に
は、図５に例示されるように、テストデータ分配回路Ｔ
ＤＤに４個のインバータＮ１〜Ｎ４を設け、これらのイ
ンバータによってテストデータを反転してライトアンプ
ＷＡ２，ＷＡ４，ＷＡ６及びＷＡ８に伝達し、隣接デー
タが異なる論理レベルとなるようにすればよい。

【００３４】以上のように、この実施例のダイナミック
型ＲＡＭは、８個のデータ入出力端子Ｄ１〜Ｄ８を備
え、これらのデータ入出力端子に対応して設けられるそ
れぞれ８個のデータ入力バッファＤＩＢ１〜ＤＩＢ８，
ライトアンプＷＡ１〜ＷＡ８，メインアンプＭＡ１〜Ｍ
Ａ８ならびにデータ出力バッファＤＯＢ１〜ＤＯＢ８と
テストデータ分配回路ＴＤＤ及びテストデータ比較回路
ＴＤＣとを備える。ダイナミック型ＲＡＭが通常の動作
モードとされるとき、データ入出力端子Ｄ１〜Ｄ８を介
して入力される書き込みデータは、対応するデータ入力
バッファＤＩＢ１〜ＤＩＢ８ならびにライトアンプＷＡ
１〜ＷＡ８を介してメモリアレイＭＡＲＹの選択された
８個のメモリセルに書き込まれ、メモリアレイＭＡＲＹ
の選択された８個のメモリセルから出力される読み出し
データは、対応するメインアンプＭＡ１〜ＭＡ８ならび
にデータ出力バッファＤＯＢ１〜ＤＯＢ８を介してデー
タ入出力端子Ｄ１〜Ｄ８に送出される。これにより、ダ
イナミック型ＲＡＭはいわゆる×８ビット構成を採るも
のとなり、例えばシステムのバス構成に適応した入出力
インタフェースを有するものとなる。

【００３５】一方、ダイナミック型ＲＡＭが多ビットテ
ストモードとされるとき、１個のデータ入出力端子Ｄ１
を介して入力されるテストデータは、対応するデータ入
力バッファＤＩＢ１からテストデータ分配回路ＴＤＤを
介して８個のライトアンプＷＡ１〜ＷＡ８に伝達され、
メモリアレイＭＡＲＹの選択された８個のメモリセルか
ら出力され対応するメインアンプＭＡ１〜ＭＡ８によっ
て増幅された読み出しデータは、テストデータ比較回路
ＴＤＣによる比較照合を受けた後、その結果がデータ出
力バッファＤＯＢ１からデータ入出力端子Ｄ１を介して
外部に送出される。これにより、ダイナミック型ＲＡＭ
は縮退度１／８をもって多ビットテスト機能を有するも
のとなり、１個のデータ入出力端子Ｄ１を介してメモリ
アレイＭＡＲＹの選択された８個のメモリセルに関する
機能テストを行う。このとき、機能テストを実施するテ
スタＴＳＴＥが、図６に例示されるように、１６個のテ
ストデータ入出力端子ＴＤ１〜ＴＤ１６を備える場合、
テスタＴＳＴＥには１６個のダイナミック型ＲＡＭすな
わちＤＲＡＭ１〜ＤＲＡＭ１６を同時に接続することが
可能となる。言うまでもなく、これらのダイナミック型
ＲＡＭは縮退度１／８をもって多ビットテスト機能を有
するため、合計１２８個のメモリセルに対する書き込み
・読み出しテストを同時に実行することが可能となる。
この結果、通常の動作モードにおいて多ビット構成を採
るダイナミック型ＲＡＭのテスト効率を高め、その多ビ
ット化・低コスト化を推進できるものとなる。

【００３６】なお、ダイナミック型ＲＡＭは、図９及び
図１０に示されるように、奇数番号のデータ入出力端子
Ｄ１，Ｄ３，Ｄ５及びＤ７つまりデータ入力バッファＤ
ＩＢ１，ＤＩＢ３，ＤＩＢ５及びＤＩＢ７ならびにライ
トアンプＷＡ１，ＷＡ３，ＷＡ５及びＷＡ７に対応する
テストデータ分配回路ＴＤＤ１と、偶数番号のデータ入
出力端子Ｄ２，Ｄ４，Ｄ６及びＤ８つまりデータ入力バ
ッファＤＩＢ２，ＤＩＢ４，ＤＩＢ６及びＤＩＢ８なら
びにライトアンプＷＡ２，ＷＡ４，ＷＡ６及びＷＡ８に
対応するテストデータ分配回路ＴＤＤ２とを設け、同様
に奇数番号のデータ入出力端子Ｄ１，Ｄ３，Ｄ５及びＤ
７つまりメインアンプＭＡ１，ＭＡ３，ＭＡ５及びＭＡ
７ならびにデータ出力バッファＤＯＢ１，ＤＯＢ３，Ｄ
ＯＢ５及びＤＯＢ７に対応するテストデータ比較回路Ｔ
ＤＣ１と、偶数番号のデータ入出力端子Ｄ２，Ｄ４，Ｄ
６及びＤ８つまりはメインアンプＭＡ２，ＭＡ４，ＭＡ
６及びＭＡ８ならびにデータ出力バッファＤＯＢ２，Ｄ
ＯＢ４，ＤＯＢ６及びＤＯＢ８に対応するテストデータ
比較回路ＴＤＣ２とを設けることで、縮退度２／８をも
って多ビットテスト機能を持つものとすることができ
る。

【００３７】この場合、１６個のテストデータ入出力端
子ＴＤ１〜ＴＤ１６を有するテスタＴＳＴＥに同時接続
できるダイナミック型ＲＡＭの数は、図１１に示される
ように、８個となり、同時に機能テストしうるメモリセ
ルの数は６４個となるが、隣接する相補共通データ線つ
まりはメモリセルに対するテストデータの論理レベルを
任意に組み合わせることができるため、機能テストによ
る異常検出率を高め、ダイナミック型ＲＡＭの信頼性を
高めることができるものとなる。

【００３８】以上の実施例に示されるように、この発明
を多ビット構成とされるダイナミック型ＲＡＭ等の半導
体記憶装置ならびにその機能テストに適用することで、
次のような作用効果が得られる。すなわち、（１）多ビット構成を採り、例えばＮ個のデータ入出力
端子と、これらのデータ入出力端子に対応して設けられ
通常の書き込みモードにおいて対応するデータ入出力端
子を介して入力される書き込みデータを対応するライト
アンプに伝達するＮ個のデータ入力バッファと、上記デ
ータ入出力端子に対応して設けられ通常の読み出しモー
ドにおいて対応するメインアンプにより増幅された読み
出しデータを対応するデータ入出力端子に伝達するＮ個
のデータ出力バッファとを備えるダイナミック型ＲＡＭ
等に、所定のテストモードにおいて所定の１個又は２個
のデータ入出力端子から対応するデータ入力バッファを
介して入力されるテストデータをＮ個のライトアンプに
分配するテストデータ分配回路と、Ｎ個のメインアンプ
によって増幅されたＮビットのテストデータを比較照合
しその結果を対応するデータ出力バッファから所定の１
個又は２個のデータ入出力端子を介して出力するテスト
データ比較回路とを設けることで、通常の動作モードに
おいては多ビット構成を採り、所定のテストモードにお
いては所定の１個又は２個のデータ入出力端子を介して
Ｎ個のメモリセルに対する多ビットテストを実施しうる
ダイナミック型ＲＡＭ等を実現することができるという
効果が得られる。

【００３９】（２）上記（１）項により、機能テスト
時、テスタに同時接続しうるダイナミック型ＲＡＭ等の
数を増やし、多ビットテストによって同時テストしうる
メモリセルの数を増やすことができるという効果が得ら
れる。（３）上記（１）項及び（２）項により、ダイナミック
型ＲＡＭ等のテスト効率を高め、その多ビット化及び低
コスト化を推進できるという効果が得られる。（４）上記（１）項〜（３）項において、テストデータ
分配回路に、テストデータの論理レベルを所定の組み合
わせで反転する機能を持たせることで、隣接する共通デ
ータ線つまりはメモリセルに異なる論理レベルのテスト
データを与えることができるため、機能テストによる異
常検出率を高め、ダイナミック型ＲＡＭ等の信頼性を高
めることができるという効果が得られる。

【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、×１６ビ
ット又は×３２ビット等のビット構成を採ることができ
る。この場合、ダイナミック型ＲＡＭに縮退度１／１６
又は１／３２の多ビットテスト機能を持たせることで、
そのテスト効率をさらに高めることができる。データ入
出力端子Ｄ１〜Ｄ８は、データ入力端子及びデータ出力
端子として専用化することができる。また、メモリアレ
イＭＡＲＹは、複数のサブメモリアレイに分割できる
し、いわゆるシェアドセンス方式を採ることもできる。
テストモードセットサイクルを指定するための起動制御
信号の組み合わせは、任意に設定できるし、起動制御信
号の名称もこの実施例による制約を受けない。ダイナミ
ック型ＲＡＭは、Ｘアドレス信号及びＹアドレス信号が
個別のアドレス入力端子から入力されるいわゆるノンア
ドレスマルチプレックス方式を採ることができるし、そ
のブロック構成は種々の実施形態を採りうる。

【００４１】図２において、スイッチＳ１〜Ｓ１８の接
続形態は、この実施例による制約を受けない。図３にお
いて、テストモードセットサイクルを指定するための起
動制御信号の組み合わせは、前述のように任意に設定で
きるし、内部制御信号ＴＭの論理レベルは反転すること
ができる。また、例えばテストモードセットサイクルに
おいてデータ入出力端子Ｄ１から所定のテスト制御デー
タを入力することで、テストデータ分配回路ＴＤＤによ
るテストデータの反転動作を選択的に行わせることもで
きる。すなわち、例えば図８に示されるように、データ
入出力回路ＩＯにテストモードセットサイクルにおいて
データ入出力端子Ｄ１から入力されるテスト制御データ
がハイレベルとされることで選択的にオン状態とされる
スイッチＳ１９を設け、テスト制御データがハイレベル
の場合には、８個のライトアンプＷＡ１〜ＷＡ８に伝達
されるテストデータをすべて同一レベルとし、ロウレベ
ルの場合には、１個おきに異なるテストデータを伝達す
ることができる。テスト制御データは、データ入出力端
子Ｄ１以外の端子から入力できる。

【００４２】図５において、テストデータを反転するた
めのインバータＮ１〜Ｎ４は、例えば奇数番号のライト
アンプＷＡ１，ＷＡ３，ＷＡ５及びＷＡ７に対応して設
けてもよい。図６において、テスタＴＳＴＥに設けられ
るテストデータ入出力端子の数は、任意に設定できる。
図９及び図１０において、テストデータ分配回路ＴＤＤ
１及びＴＤＤ２ならびにテストデータ比較回路ＴＤＣ１
及びＴＤＣ２とデータ入出力端子Ｄ１〜Ｄ８すなわちデ
ータ入力バッファＤＩＢ１〜ＤＩＢ８，ライトアンプＷ
Ａ１〜ＷＡ８，メインアンプＭＡ１〜ＭＡ８ならびにデ
ータ出力バッファＤＯＢ１〜ＤＯＢ８との組み合わせ
は、任意に設定できる。

【００４３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭ等の各種メモリ集積回路やこのようなメモリ集
積回路を内蔵するディジタル集積回路装置等にも適用で
きる。この発明は、少なくとも多ビット構成を採る半導
体記憶装置ならびにこのような半導体記憶装置を含む装
置に広く適用できる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、多ビット構成を採り、例え
ばＮ個のデータ入出力端子と、これらのデータ入出力端
子に対応して設けられ通常の書き込みモードにおいて対
応するデータ入出力端子を介して入力される書き込みデ
ータを対応するライトアンプに伝達するＮ個のデータ入
力バッファと、上記データ入出力端子に対応して設けら
れ通常の読み出しモードにおいて対応するメインアンプ
により増幅された読み出しデータを対応するデータ入出
力端子に伝達するＮ個のデータ出力バッファとを備える
ダイナミック型ＲＡＭ等に、所定のテストモードにおい
て所定の１個又は２個のデータ入出力端子から対応する
データ入力バッファを介して入力されるテストデータを
Ｎ個のライトアンプに分配するテストデータ分配回路
と、Ｎ個のメインアンプにより増幅されたＮビットのテ
ストデータを比較照合してその結果を対応するデータ出
力バッファから所定の１個又は２個のデータ入出力端子
を介して出力するテストデータ比較回路とを設けること
で、通常の動作モードにおいては多ビット構成を採り、
所定のテストモードにおいては所定の１個又は２個のデ
ータ入出力端子を介してＮ個のメモリセルに対する多ビ
ットテストを実施しうるダイナミック型ＲＡＭ等を実現
できる。これにより、機能テスト時、テスタに同時接続
しうるダイナミック型ＲＡＭ等の数を増やし、多ビット
テストにより同時テストしうるメモリセルの数を増やす
ことができる。この結果、ダイナミック型ＲＡＭ等のテ
スト効率を高め、その多ビット化及び低コスト化を推進
することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるデータ
入出力回路の第１の実施例を示すブロック図である。

【図３】図２のデータ入出力回路を含むダイナミック型
ＲＡＭのテストモードセットサイクルの第１の実施例を
示す信号波形図である。

【図４】図２のデータ入出力回路を含むダイナミック型
ＲＡＭの多ビットテストモードの第１の実施例を示すテ
ストデータ入力形態図である。

【図５】図２のデータ入出力回路を含むダイナミック型
ＲＡＭの多ビットテストモードの第２の実施例を示すテ
ストデータ入力形態図である。

【図６】図２のデータ入出力回路を含むダイナミック型
ＲＡＭとテスタとの間の一実施例を示す接続図である。

【図７】図２のデータ入出力回路を含むダイナミック型
ＲＡＭのテストモードセットサイクルの第２の実施例を
示す信号波形図である。

【図８】図２のデータ入出力回路を含むダイナミック型
ＲＡＭの多ビットテストモードの第３の実施例を示すテ
ストデータ入力形態図である。

【図９】図１のダイナミック型ＲＡＭに含まれるデータ
入出力回路の第２の実施例を示す部分的なブロック図で
ある。

【図１０】図１のダイナミック型ＲＡＭに含まれるデー
タ入出力回路の第２の実施例を示す他の部分的なブロッ
ク図である。

【図１１】図９及び図１０のデータ入出力回路を含むダ
イナミック型ＲＡＭとテスタとの間の一実施例を示す接
続図である。

【図１２】従来のダイナミック型ＲＡＭとテスタとの間
の一例を示す接続図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘアド
レスバッファ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・
・・Ｙアドレスバッファ、ＩＯ・・・データ入出力回
路、ＴＧ・・・タイミング発生回路。ＤＩＢ１〜ＤＩＢ
８・・・データ入力バッファ、ＷＡ１〜ＷＡ８・・・ラ
イトアンプ、ＭＡ１〜ＭＡ８・・・メインアンプ、ＤＯ
Ｂ１〜ＤＯＢ８・・・データ出力バッファ、ＴＤＤ，Ｔ
ＤＤ１〜ＴＤＤ２・・・テストデータ分配回路、ＴＤ
Ｃ，ＴＤＣ１〜ＴＤＣ２・・・テストデータ比較回路、
Ｓ１〜Ｓ３９・・・スイッチ、Ｎ１〜Ｎ５・・・インバ
ータ。ＴＳＴＥ・・・テスタ、ＤＲＡＭ１〜ＤＲＡＭ１
６・・・ダイナミック型ＲＡＭ。

Claims

【特許請求の範囲】

【請求項１】Ｎビットの記憶データを同時に入力又は
出力するためのＮ個のデータ入力端子及びデータ出力端
子あるいはデータ入出力端子を備え、かつ所定のテスト
モードにおいて入力テストデータが所定の１個又は２個
の上記データ入力端子又はデータ入出力端子を介して入
力され実質的な出力テストデータが所定の１個又は２個
の上記データ出力端子又はデータ入出力端子を介して出
力されることを特徴とする半導体記憶装置。
【請求項２】上記半導体記憶装置は、上記データ入力
端子又はデータ入出力端子に対応して設けられるそれぞ
れＮ個のデータ入力バッファ及びライトアンプと、上記
データ出力端子又はデータ入出力端子に対応して設けら
れるそれぞれＮ個のデータ出力バッファ及びメインアン
プと、上記テストモードにおいて上記所定の１個又は２
個のデータ入力端子又はデータ入出力端子から対応する
上記データ入力バッファを介して入力される入力テスト
データをＮ個の上記ライトアンプに分配するテストデー
タ分配回路と、上記Ｎ個のメインアンプから出力される
Ｎビットの出力テストデータを比較照合しその結果を対
応する上記データ出力バッファから上記１個又は２個の
データ出力端子又はデータ入出力端子を介して出力する
テストデータ比較回路とを含むデータ入出力回路を具備
するものであることを特徴とする請求項１の半導体記憶
装置。
【請求項３】上記テストモードにおいて、上記所定の
１個又は２個を除く他の上記データ入力端子及びデータ
出力端子あるいはデータ入出力端子に対応して設けられ
る上記データ入力バッファ及びデータ出力バッファは、
非動作状態とされるものであって、上記所定の１個又は
２個を除く他の上記データ入力端子及びデータ出力端子
あるいはデータ入出力端子は、ハイインピーダンス状態
とされるものであることを特徴とする請求項２の半導体
記憶装置。
【請求項４】上記テストデータ分配回路は、上記入力
テストデータの論理レベルを所定の組み合わせで反転し
て上記Ｎ個のライトアンプに伝達するものであることを
特徴とする請求項２又は請求項３の半導体記憶装置。
【請求項５】上記テストモードは、所定のテストモー
ドセットサイクルが実行されることで選択的に指定され
るものであって、上記テストデータ分配回路による入力
テストデータの反転動作は、上記テストモードセットサ
イクルにおいて所定の上記データ入力端子又はデータ入
出力端子を介して入力されるテスト制御データの論理レ
ベルに応じて選択的に行われるものであることを特徴と
する請求項４の半導体記憶装置。