JP2832156B2 - 半導体メモリ装置の信頼性試験のためのテスト回路 - Google Patents
半導体メモリ装置の信頼性試験のためのテスト回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、信頼性試験のためのテスト回路に関する。
し、特に、信頼性試験のためのテスト回路に関する。
【０００２】
【従来の技術】例えば、ＤＲＡＭやＳＲＡＭ等の半導体
メモリ装置の場合、パッケージ工程前又は後に内部回路
の信頼性を検査するためのテストを実施する。このテス
ト時間はメモリの集積度増加に比例して長くなる。１Ｍ
（mega：２20）級以下の集積度を有する初期のころの半
導体メモリ装置では、テスト時間がメモリ製造に要する
時間に比べ長くなるようなことはなかったので深刻な問
題ではなかったが、６４Ｍ級や２５６Ｍ級以上の半導体
メモリ装置においては、工程技術の進歩やメモリセル数
の大幅な増加によりテスト時間の方が非常に長くなり、
ＴＡＴを長くする要因となっている。これは、製品単価
を高めることにもつながるため、好ましいことではな
い。
メモリ装置の場合、パッケージ工程前又は後に内部回路
の信頼性を検査するためのテストを実施する。このテス
ト時間はメモリの集積度増加に比例して長くなる。１Ｍ
（mega：２20）級以下の集積度を有する初期のころの半
導体メモリ装置では、テスト時間がメモリ製造に要する
時間に比べ長くなるようなことはなかったので深刻な問
題ではなかったが、６４Ｍ級や２５６Ｍ級以上の半導体
メモリ装置においては、工程技術の進歩やメモリセル数
の大幅な増加によりテスト時間の方が非常に長くなり、
ＴＡＴを長くする要因となっている。これは、製品単価
を高めることにもつながるため、好ましいことではな
い。
【０００３】現在使用されている半導体メモリ装置のテ
スト方式は並列テスト方式であることはよく知られてい
る。この方式は、セルアレイ内のメモリセルデータを伝
送するデータ入出力線の数に大きく左右される。すなわ
ち、ワード線がエネーブルされたとき、カラム選択線
（ＣＳＬ：column selection line ）によりセルデータ
を入出力線へ同時にどれだけ多くのせることができるか
は、駆動能力に関係している。このような方式では、デ
ータ入出力線がチップアーキテクチャに則ってその数を
限定されるため、メモリ内のすべてのセルアレイを検査
するためには長い時間を必要としている。
スト方式は並列テスト方式であることはよく知られてい
る。この方式は、セルアレイ内のメモリセルデータを伝
送するデータ入出力線の数に大きく左右される。すなわ
ち、ワード線がエネーブルされたとき、カラム選択線
（ＣＳＬ：column selection line ）によりセルデータ
を入出力線へ同時にどれだけ多くのせることができるか
は、駆動能力に関係している。このような方式では、デ
ータ入出力線がチップアーキテクチャに則ってその数を
限定されるため、メモリ内のすべてのセルアレイを検査
するためには長い時間を必要としている。
【０００４】これと関連して、Masaki Kumanoya 等によ
り発表された技術であって、“1985IEEE INTERNATIONAL
SOLID-STATE CIRCUITS CONFERENCE DIGEST of TECHNIC
ALPAPERS”の２４０〜２４１ページに開示された論文
“A 90ns 1Mb DRAM with Multi-bit Test Mode”に、並
列テスト方式による技術が開示されている。これについ
て図面を参照して説明する。
り発表された技術であって、“1985IEEE INTERNATIONAL
SOLID-STATE CIRCUITS CONFERENCE DIGEST of TECHNIC
ALPAPERS”の２４０〜２４１ページに開示された論文
“A 90ns 1Mb DRAM with Multi-bit Test Mode”に、並
列テスト方式による技術が開示されている。これについ
て図面を参照して説明する。
【０００５】図７は、相互に隣接するセルアレイ（CELL
ARRAY）とセルアレイとの間、すなわちセンスアンプ領
域（sence amplifier area）に２対の入出力線Ｉ／Ｏが
形成され、そしてセルアレイがｍ個の行及びｎ個の列で
構成された構造のメモリにおいて、並列テスト方式を実
施するようにした回路構成を示している。セルアレイ１
０Ｂにあるワード線ＷＬのいずれかがエネーブルされる
と、このワード線ＷＬに接続されている各メモリセルの
データがビット線ＢＬ、バーＢＬにのせられる。ビット
線ＢＬ、バーＢＬに送られたデータはビット線センスア
ンプ（図８参照）で感知増幅され、ビット線ＢＬ、バー
ＢＬがそれぞれ論理“ハイ”・“ロウ”、又は“ロウ”
・“ハイ”に電位増幅（develope）される。
ARRAY）とセルアレイとの間、すなわちセンスアンプ領
域（sence amplifier area）に２対の入出力線Ｉ／Ｏが
形成され、そしてセルアレイがｍ個の行及びｎ個の列で
構成された構造のメモリにおいて、並列テスト方式を実
施するようにした回路構成を示している。セルアレイ１
０Ｂにあるワード線ＷＬのいずれかがエネーブルされる
と、このワード線ＷＬに接続されている各メモリセルの
データがビット線ＢＬ、バーＢＬにのせられる。ビット
線ＢＬ、バーＢＬに送られたデータはビット線センスア
ンプ（図８参照）で感知増幅され、ビット線ＢＬ、バー
ＢＬがそれぞれ論理“ハイ”・“ロウ”、又は“ロウ”
・“ハイ”に電位増幅（develope）される。
【０００６】そして、入出力線Ｉ／Ｏ、バーＩ／Ｏとビ
ット線ＢＬ、バーＢＬとの間にはカラム選択線ＣＳＬに
より制御されるカラムゲート（図８参照）が設けられて
おり、これを通じてビット線ＢＬ、バーＢＬ上のデータ
は入出力線Ｉ／Ｏ、バーＩ／Ｏへ伝送される。入出力線
Ｉ／Ｏ、バーＩ／Ｏに送られたデータに対し、入出力線
センスアンプ６Ａ、６Ｂ、６Ｃ、６Ｄの差動増幅動作を
通じて再度電位増幅が行われ、次いで、増幅されたデー
タは、メインデータ入出力線ＤＯ０、ＤＯ１、ＤＯ２、
ＤＯ３を通じてデータ出力端回路に伝送され出力され
る。
ット線ＢＬ、バーＢＬとの間にはカラム選択線ＣＳＬに
より制御されるカラムゲート（図８参照）が設けられて
おり、これを通じてビット線ＢＬ、バーＢＬ上のデータ
は入出力線Ｉ／Ｏ、バーＩ／Ｏへ伝送される。入出力線
Ｉ／Ｏ、バーＩ／Ｏに送られたデータに対し、入出力線
センスアンプ６Ａ、６Ｂ、６Ｃ、６Ｄの差動増幅動作を
通じて再度電位増幅が行われ、次いで、増幅されたデー
タは、メインデータ入出力線ＤＯ０、ＤＯ１、ＤＯ２、
ＤＯ３を通じてデータ出力端回路に伝送され出力され
る。
【０００７】図７に示すように、４組のメインデータ入
出力線ＤＯがセルアレイにあるとすれば、データ入出力
線センスアンプ６Ａ〜６Ｄを同時にエネーブルさせ、そ
して、カラム選択線ＣＳＬのうち２本をエネーブルさせ
るようにすると、セルデータを４組のメインデータ入出
力線ＤＯへ同時にのせることが可能になる。
出力線ＤＯがセルアレイにあるとすれば、データ入出力
線センスアンプ６Ａ〜６Ｄを同時にエネーブルさせ、そ
して、カラム選択線ＣＳＬのうち２本をエネーブルさせ
るようにすると、セルデータを４組のメインデータ入出
力線ＤＯへ同時にのせることが可能になる。
【０００８】図８に、ビット線ＢＬ、バーＢＬと入出力
線Ｉ／Ｏ、バーＩ／Ｏとの間のデータ伝送を行うデータ
伝送回路を簡単に示す。カラムゲート１８は、入出力線
Ｉ／Ｏ、バーＩ／Ｏとビット線ＢＬ、バーＢＬとの間で
伝送されるデータの入出力トランジスタであり、カラム
選択線ＣＳＬにより制御される。分離ゲート１４、１６
は、セルアレイ１０Ａ、１０Ｂのビット線センスアンプ
１２への接続制御を行う分離トランジスタである。この
データ伝送回路では、カラム選択線ＣＳＬがエネーブル
されると、ビット線ＢＬ、バーＢＬにのせられたデータ
がカラムゲート１８を通じて入出力線Ｉ／Ｏ、バーＩ／
Ｏに送られ、そして入出力線センスアンプ６Ａ、６Ｂに
よりセルデータの状態が感知増幅されるようになってい
る。
線Ｉ／Ｏ、バーＩ／Ｏとの間のデータ伝送を行うデータ
伝送回路を簡単に示す。カラムゲート１８は、入出力線
Ｉ／Ｏ、バーＩ／Ｏとビット線ＢＬ、バーＢＬとの間で
伝送されるデータの入出力トランジスタであり、カラム
選択線ＣＳＬにより制御される。分離ゲート１４、１６
は、セルアレイ１０Ａ、１０Ｂのビット線センスアンプ
１２への接続制御を行う分離トランジスタである。この
データ伝送回路では、カラム選択線ＣＳＬがエネーブル
されると、ビット線ＢＬ、バーＢＬにのせられたデータ
がカラムゲート１８を通じて入出力線Ｉ／Ｏ、バーＩ／
Ｏに送られ、そして入出力線センスアンプ６Ａ、６Ｂに
よりセルデータの状態が感知増幅されるようになってい
る。
【０００９】次に、このような半導体メモリ装置におけ
るテスト動作について説明する。テストには図９に示す
ような論理回路が用いられる。すなわち、メインデータ
入出力線ＤＯに各入力端子が接続されたＮＡＮＤゲート
及びＮＯＲゲートを用いてテストデータ検証を行うよう
にしている。
るテスト動作について説明する。テストには図９に示す
ような論理回路が用いられる。すなわち、メインデータ
入出力線ＤＯに各入力端子が接続されたＮＡＮＤゲート
及びＮＯＲゲートを用いてテストデータ検証を行うよう
にしている。
【００１０】テストの際には、すべてのメモリセルに
“１”又は“０”のテストデータを書込む。例えば全メ
モリセルにテストデータ“１”を書込んだと仮定する。
その後に読出を行うと、まずワード線ＷＬのエネーブル
で記憶されたテストデータがビット線ＢＬ、バーＢＬに
のせられる。そして、ビット線センスアンプ１２により
電位増幅されたテストデータがカラムゲート１８を通じ
て入出力線Ｉ／Ｏ、バーＩ／Ｏに送られ、次いで入出力
線センスアンプ６Ａ、６Ｂの駆動によりメインデータ入
出力線ＤＯにテストデータが増幅されて伝送される。図
９に示す回路で、メインデータ入出力線ＤＯ０〜ＤＯ３
に送られたテストデータが同じ論理レベルであれば、メ
インデータ入出力線ＤＯ０〜ＤＯ３、バーＤＯ０〜バー
ＤＯ３はそれぞれ同じ論理レベルを有するので、出力Ｄ
ＣＯＭが論理“ハイ”、出力バーＤＣＯＭが論理“ロ
ウ”となって正常と判断される。一方、もし１個でも異
なる論理レベルで入力されると、ＮＡＮＤゲート２４の
出力ＤＣＯＭが論理“ロウ”、ＮＯＲゲート４０の出力
バーＤＣＯＭが論理“ハイ”になり欠陥と判断される。
テストデータを“０”で書込む場合も同様であることは
容易に理解できよう。
“１”又は“０”のテストデータを書込む。例えば全メ
モリセルにテストデータ“１”を書込んだと仮定する。
その後に読出を行うと、まずワード線ＷＬのエネーブル
で記憶されたテストデータがビット線ＢＬ、バーＢＬに
のせられる。そして、ビット線センスアンプ１２により
電位増幅されたテストデータがカラムゲート１８を通じ
て入出力線Ｉ／Ｏ、バーＩ／Ｏに送られ、次いで入出力
線センスアンプ６Ａ、６Ｂの駆動によりメインデータ入
出力線ＤＯにテストデータが増幅されて伝送される。図
９に示す回路で、メインデータ入出力線ＤＯ０〜ＤＯ３
に送られたテストデータが同じ論理レベルであれば、メ
インデータ入出力線ＤＯ０〜ＤＯ３、バーＤＯ０〜バー
ＤＯ３はそれぞれ同じ論理レベルを有するので、出力Ｄ
ＣＯＭが論理“ハイ”、出力バーＤＣＯＭが論理“ロ
ウ”となって正常と判断される。一方、もし１個でも異
なる論理レベルで入力されると、ＮＡＮＤゲート２４の
出力ＤＣＯＭが論理“ロウ”、ＮＯＲゲート４０の出力
バーＤＣＯＭが論理“ハイ”になり欠陥と判断される。
テストデータを“０”で書込む場合も同様であることは
容易に理解できよう。
【００１１】このようなテスト方式においては、１回の
テストサイクルで２本のカラム選択線ＣＳＬをエネーブ
ルさせることができるようになっている。したがって、
１回のテストサイクルが１００ｎｓ程度とすると、１本
のワード線ＷＬについてのメモリセルをすべて検査する
のに（ｎ／４）×１００〔ｎｓ〕かかる。つまり、２本
のカラム選択線ＣＳＬが一度にエネーブルされるので４
個のデータが１サイクルで検査される。このため、メモ
リセルアレイがｉ個あると仮定すると、メモリ装置にあ
るすべてのメモリセル検査に要する時間は、ｉ×ｍ×
（ｎ／４）×１００〔ｎｓ〕となる。このように、デー
タ入出力線数が限定されることでテスト時間にかなりの
時間を費やす結果となっており、より高集積の半導体メ
モリ装置が要求される現在では、それに比例してテスト
時間もより一層増加するという不具合が未だ存在してい
る。
テストサイクルで２本のカラム選択線ＣＳＬをエネーブ
ルさせることができるようになっている。したがって、
１回のテストサイクルが１００ｎｓ程度とすると、１本
のワード線ＷＬについてのメモリセルをすべて検査する
のに（ｎ／４）×１００〔ｎｓ〕かかる。つまり、２本
のカラム選択線ＣＳＬが一度にエネーブルされるので４
個のデータが１サイクルで検査される。このため、メモ
リセルアレイがｉ個あると仮定すると、メモリ装置にあ
るすべてのメモリセル検査に要する時間は、ｉ×ｍ×
（ｎ／４）×１００〔ｎｓ〕となる。このように、デー
タ入出力線数が限定されることでテスト時間にかなりの
時間を費やす結果となっており、より高集積の半導体メ
モリ装置が要求される現在では、それに比例してテスト
時間もより一層増加するという不具合が未だ存在してい
る。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、テスト時間を短縮できるような半導体メモリ装置
のテスト回路を提供することにある。具体的には、ワー
ド線の１回のエネーブルで、当該ワード線に接続された
すべてのメモリセルの検査を同時に行えるようなテスト
回路を提供する。また、カラムゲートのＯＮ・ＯＦＦに
関係なくメモリセルのテストを行えるようなテスト回路
を提供する。さらに、ワード線の１回のエネーブルで、
当該ワード線に接続されたすべてのメモリセルの検査を
カラムゲートを通さず同時に実施可能として、テスト時
間を短縮させ得るようなテスト回路を提供する。加え
て、データ入出力線の数に限定されることなくメモリセ
ルのテストを高速に実行できるようなテスト回路を提供
する。
的は、テスト時間を短縮できるような半導体メモリ装置
のテスト回路を提供することにある。具体的には、ワー
ド線の１回のエネーブルで、当該ワード線に接続された
すべてのメモリセルの検査を同時に行えるようなテスト
回路を提供する。また、カラムゲートのＯＮ・ＯＦＦに
関係なくメモリセルのテストを行えるようなテスト回路
を提供する。さらに、ワード線の１回のエネーブルで、
当該ワード線に接続されたすべてのメモリセルの検査を
カラムゲートを通さず同時に実施可能として、テスト時
間を短縮させ得るようなテスト回路を提供する。加え
て、データ入出力線の数に限定されることなくメモリセ
ルのテストを高速に実行できるようなテスト回路を提供
する。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明によるテスト回路は、ビット線とテスト
用伝送線とを接続するビット線接続回路と、ビット線接
続回路を制御してテスト時にのみ接続動作を実行させる
ビット線接続制御回路と、テスト用伝送線を充電する充
電回路と、を備え、テストデータ読出に先立ってテスト
用伝送線を所定の電圧に充電しておいてビット線と接続
し、テスト用伝送線の電圧変化を感知することで不良を
検出するようになっていることを特徴とする。
るために本発明によるテスト回路は、ビット線とテスト
用伝送線とを接続するビット線接続回路と、ビット線接
続回路を制御してテスト時にのみ接続動作を実行させる
ビット線接続制御回路と、テスト用伝送線を充電する充
電回路と、を備え、テストデータ読出に先立ってテスト
用伝送線を所定の電圧に充電しておいてビット線と接続
し、テスト用伝送線の電圧変化を感知することで不良を
検出するようになっていることを特徴とする。
【００１４】具体的には、ビット線接続回路は、接続ス
イッチを行うトランジスタと、逆流防止のためのダイオ
ード素子と、から構成する。また特に、テストデータが
“１”の場合は充電回路によりテスト用伝送線を電源電
圧とし、テストデータが“０”の場合は充電回路により
テスト用伝送線を接地電圧とするようにして、この場合
には、ビット線接続回路を、テストデータが“１”の場
合にＯＮとなる第１のトランジスタ及びダイオード素子
と、テストデータが“０”の場合にＯＮとなる第２のト
ランジスタ及びダイオード素子と、を並列接続して構成
する。ビット線接続回路をこのような構成とする場合に
は、ビット線接続制御回路を、テスト開始でエネーブル
されるテスト開始信号と行アドレス信号とテストデータ
とを論理組合せして接続制御信号を出力し、ビット線接
続回路のトランジスタを制御する構成とすればよい。
イッチを行うトランジスタと、逆流防止のためのダイオ
ード素子と、から構成する。また特に、テストデータが
“１”の場合は充電回路によりテスト用伝送線を電源電
圧とし、テストデータが“０”の場合は充電回路により
テスト用伝送線を接地電圧とするようにして、この場合
には、ビット線接続回路を、テストデータが“１”の場
合にＯＮとなる第１のトランジスタ及びダイオード素子
と、テストデータが“０”の場合にＯＮとなる第２のト
ランジスタ及びダイオード素子と、を並列接続して構成
する。ビット線接続回路をこのような構成とする場合に
は、ビット線接続制御回路を、テスト開始でエネーブル
されるテスト開始信号と行アドレス信号とテストデータ
とを論理組合せして接続制御信号を出力し、ビット線接
続回路のトランジスタを制御する構成とすればよい。
【００１５】また、この場合の充電回路については、テ
スト用伝送線と接続され、テストデータにより制御され
る第１トランジスタ、第１トランジスタの出力をラッチ
する第１ラッチ回路、及びテスト開始信号により制御さ
れて該信号のディスエーブルで第１ラッチ回路の入力を
電源電圧とする電源トランジスタからなる第１の充電・
感知部と、テスト用伝送線と接続され、テストデータに
より制御されて第１トランジスタと相補的に動作する第
２トランジスタ、第２トランジスタの出力を反転させて
ラッチする第２ラッチ回路、及びテスト開始信号により
制御されて該信号のディスエーブルで第２ラッチ回路の
入力を接地電圧とする接地トランジスタからなる第２の
充電・感知部と、を備えてなり、テストデータ読出前に
テストデータに応じてテスト用伝送線の充電を行うと共
に、テストデータ読出でテスト用伝送線が電圧変化した
場合に第１、第２の充電・感知部のいずれかの出力が論
理変化することで不良発生を感知する構成とする。
スト用伝送線と接続され、テストデータにより制御され
る第１トランジスタ、第１トランジスタの出力をラッチ
する第１ラッチ回路、及びテスト開始信号により制御さ
れて該信号のディスエーブルで第１ラッチ回路の入力を
電源電圧とする電源トランジスタからなる第１の充電・
感知部と、テスト用伝送線と接続され、テストデータに
より制御されて第１トランジスタと相補的に動作する第
２トランジスタ、第２トランジスタの出力を反転させて
ラッチする第２ラッチ回路、及びテスト開始信号により
制御されて該信号のディスエーブルで第２ラッチ回路の
入力を接地電圧とする接地トランジスタからなる第２の
充電・感知部と、を備えてなり、テストデータ読出前に
テストデータに応じてテスト用伝送線の充電を行うと共
に、テストデータ読出でテスト用伝送線が電圧変化した
場合に第１、第２の充電・感知部のいずれかの出力が論
理変化することで不良発生を感知する構成とする。
【００１６】さらに、このようなテスト回路による不良
検出結果を出力する際には、充電回路の充電・感知部の
出力と所定の基準電圧とを差動入力として差動増幅する
差動増幅回路と、差動増幅回路の出力をラッチして結果
信号として出力するラッチ回路と、からなる増幅回路を
更に設けてメモリ外部へテスト結果を提供するようにす
ると、外部システムへの適用性に優れるので好ましい。
検出結果を出力する際には、充電回路の充電・感知部の
出力と所定の基準電圧とを差動入力として差動増幅する
差動増幅回路と、差動増幅回路の出力をラッチして結果
信号として出力するラッチ回路と、からなる増幅回路を
更に設けてメモリ外部へテスト結果を提供するようにす
ると、外部システムへの適用性に優れるので好ましい。
【００１７】以上のようなテスト回路を用いてテストを
行うにあたって、充電回路によるテスト用伝送線の充電
を利用してテストデータの書込も行うようにすれば、従
来のようにデータ伝送回路を利用して書込を行うより
は、テストデータ書込をより単純化できるので好まし
い。この場合、任意のテストデータを自由に発生するた
めテスト用の書込回路を別途設けておくとよりよい。
行うにあたって、充電回路によるテスト用伝送線の充電
を利用してテストデータの書込も行うようにすれば、従
来のようにデータ伝送回路を利用して書込を行うより
は、テストデータ書込をより単純化できるので好まし
い。この場合、任意のテストデータを自由に発生するた
めテスト用の書込回路を別途設けておくとよりよい。
【００１８】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図面中の同じ部分には可
能な限り同じ符号を付すものとする。
参照して詳細に説明する。尚、図面中の同じ部分には可
能な限り同じ符号を付すものとする。
【００１９】下記の説明において、メモリセルアレイの
構成、ビット線接続回路、ビット線接続制御回路、充電
回路、増幅回路等の特定詳細を本発明のより全般的な理
解のために提供するが、本発明はこれら特定詳細に限ら
れるものではないことは当然である。
構成、ビット線接続回路、ビット線接続制御回路、充電
回路、増幅回路等の特定詳細を本発明のより全般的な理
解のために提供するが、本発明はこれら特定詳細に限ら
れるものではないことは当然である。
【００２０】以下の例に示す半導体メモリ装置は、メモ
リセル欠陥の発生したワード線を行冗長で救済する、す
なわち、欠陥となったワード線をスペアワード線を用い
て冗長し救済するようになっている。これについてはこ
こで特に説明するまでもないであろう。
リセル欠陥の発生したワード線を行冗長で救済する、す
なわち、欠陥となったワード線をスペアワード線を用い
て冗長し救済するようになっている。これについてはこ
こで特に説明するまでもないであろう。
【００２１】図１に、本発明に係るテスト回路の概略を
ブロック図で示す。この例は、４個のセルアレイ１０Ａ
〜１０Ｄと各セルアレイ間に形成された２つのセンスア
ンプ領域Ａ、８Ｂとを備えた構成の半導体メモリ装置に
適用した場合のものである。ただし、これらセルアレイ
数、センスアンプ領域数、各セルアレイに形成されるワ
ード線数、そしてビット線数等は特に限定されるもので
はない。
ブロック図で示す。この例は、４個のセルアレイ１０Ａ
〜１０Ｄと各セルアレイ間に形成された２つのセンスア
ンプ領域Ａ、８Ｂとを備えた構成の半導体メモリ装置に
適用した場合のものである。ただし、これらセルアレイ
数、センスアンプ領域数、各セルアレイに形成されるワ
ード線数、そしてビット線数等は特に限定されるもので
はない。
【００２２】同図に示す構成において、従来例で示した
テスト回路に兼用されるデータ伝送回路、すなわちデー
タ入出力線やカラムゲート等は、センスアンプ領域８
Ａ、８Ｂに形成される。つまり、この実施例のテスト回
路はこれらを必要としない構成となっているものであ
る。その構成を説明すると、各ビット線ＢＬ、バーＢＬ
とテスト用伝送線ＮＯ１、ＮＯ２（図２参照）との接続
制御を行うビット線接続回路３２と、テスト時にビット
線接続回路３２を接続動作させるビット線接続制御回路
３４と、テストデータ読出に際してテスト用伝送線ＮＯ
１、ＮＯ２を所定の電圧に充電する充電回路３６と、こ
のテスト回路による試験結果を増幅して外部に伝達する
増幅回路３８と、を備えている。
テスト回路に兼用されるデータ伝送回路、すなわちデー
タ入出力線やカラムゲート等は、センスアンプ領域８
Ａ、８Ｂに形成される。つまり、この実施例のテスト回
路はこれらを必要としない構成となっているものであ
る。その構成を説明すると、各ビット線ＢＬ、バーＢＬ
とテスト用伝送線ＮＯ１、ＮＯ２（図２参照）との接続
制御を行うビット線接続回路３２と、テスト時にビット
線接続回路３２を接続動作させるビット線接続制御回路
３４と、テストデータ読出に際してテスト用伝送線ＮＯ
１、ＮＯ２を所定の電圧に充電する充電回路３６と、こ
のテスト回路による試験結果を増幅して外部に伝達する
増幅回路３８と、を備えている。
【００２３】尚、図１に示すようにこの例には、テスト
データＤＩＮ、バーＤＩＮを発生して各ビット線ＢＬ、
バーＢＬに所定のデータを送るための書込回路４０が更
に備えられている。これは、設計者がメモリセルへ任意
のテストデータを書込めるようにした回路構成である。
また、この図１の構成において、テストデータＤＩＮ、
バーＤＩＮの伝送負荷を考慮せずともデータが論理安定
した信号になる場合には、増幅回路３８は特に必要なも
のではない。
データＤＩＮ、バーＤＩＮを発生して各ビット線ＢＬ、
バーＢＬに所定のデータを送るための書込回路４０が更
に備えられている。これは、設計者がメモリセルへ任意
のテストデータを書込めるようにした回路構成である。
また、この図１の構成において、テストデータＤＩＮ、
バーＤＩＮの伝送負荷を考慮せずともデータが論理安定
した信号になる場合には、増幅回路３８は特に必要なも
のではない。
【００２４】このテスト回路の具体的回路例を図２〜図
５に示して説明する。
５に示して説明する。
【００２５】図２に、ビット線接続回路３２を示す。各
メモリセル（MEMORY CWLL）とつながったビット線Ｂ
Ｌ、バーＢＬにはビット線接続回路３２を構成するトラ
ンジスタ４２、４４、…、７２が接続されている。そし
て、これらトランジスタ４２、４４、…、７２は読出さ
れたテストデータを感知するためのテスト用伝送線ＮＯ
１、ＮＯ２に接続される。この例では、相互に隣接した
ビット線ＢＬ、バーＢＬに設けられたトランジスタ４
２、４４、…、７２は交互に異なるテスト用伝送線ＮＯ
１、ＮＯ２へ接続される。これらのうち、トランジスタ
５８、６０、…、７２は逆流を防止するためのダイオー
ドト素子として動作する。
メモリセル（MEMORY CWLL）とつながったビット線Ｂ
Ｌ、バーＢＬにはビット線接続回路３２を構成するトラ
ンジスタ４２、４４、…、７２が接続されている。そし
て、これらトランジスタ４２、４４、…、７２は読出さ
れたテストデータを感知するためのテスト用伝送線ＮＯ
１、ＮＯ２に接続される。この例では、相互に隣接した
ビット線ＢＬ、バーＢＬに設けられたトランジスタ４
２、４４、…、７２は交互に異なるテスト用伝送線ＮＯ
１、ＮＯ２へ接続される。これらのうち、トランジスタ
５８、６０、…、７２は逆流を防止するためのダイオー
ドト素子として動作する。
【００２６】例えば、メモリセル０と接続されるビット
線に形成された接続ノードＮ１には、ＮＭＯＳトランジ
スタを用いたトランジスタ４２とＰＭＯＳトランジスタ
を用いたダイオード形トランジスタ５８とが接続され、
これら２個のトランジスタ４２、５８を介してビット線
とテスト用伝送線ＮＯ１とが接続される。さらにこれに
加えて接続ノードＮ１には、ＰＭＯＳトランジスタを用
いたトランジスタ４４とＮＭＯＳトランジスタを用いた
ダイオード形トランジスタ６０とが並列に接続され、こ
れら２個のトランジスタ４４、６０を介してもビット線
とテスト用伝送線ＮＯ１とが接続される。その他のトラ
ンジスタも各ビット線について同様に接続される。信号
ＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３はビット線接
続制御信号で、信号ＣＬＫ０、ＣＬＫ２は初期に論理
“ロウ”、信号ＣＬＫ１、ＣＬＫ３は初期に論理“ハ
イ”で入力される信号である。これについては図３を用
いて後述する。また、テスト用伝送線ＮＯ１、ＮＯ２
は、テストデータＤＩＮ、バーＤＩＮの伝送路にもな
る。
線に形成された接続ノードＮ１には、ＮＭＯＳトランジ
スタを用いたトランジスタ４２とＰＭＯＳトランジスタ
を用いたダイオード形トランジスタ５８とが接続され、
これら２個のトランジスタ４２、５８を介してビット線
とテスト用伝送線ＮＯ１とが接続される。さらにこれに
加えて接続ノードＮ１には、ＰＭＯＳトランジスタを用
いたトランジスタ４４とＮＭＯＳトランジスタを用いた
ダイオード形トランジスタ６０とが並列に接続され、こ
れら２個のトランジスタ４４、６０を介してもビット線
とテスト用伝送線ＮＯ１とが接続される。その他のトラ
ンジスタも各ビット線について同様に接続される。信号
ＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３はビット線接
続制御信号で、信号ＣＬＫ０、ＣＬＫ２は初期に論理
“ロウ”、信号ＣＬＫ１、ＣＬＫ３は初期に論理“ハ
イ”で入力される信号である。これについては図３を用
いて後述する。また、テスト用伝送線ＮＯ１、ＮＯ２
は、テストデータＤＩＮ、バーＤＩＮの伝送路にもな
る。
【００２７】このような構成でのビット線接続動作を説
明する。メモリ検査用にすべてのメモリセルに例えば
“１”（論理“ハイ”）のテストデータを書込むとする
と、メモリセル０、メモリセル２についてのビット線Ｂ
Ｌは“１”に、その相補ビット線バーＢＬは“０”（論
理“ロウ”）になる。すなわち、１つのワード線ＷＬに
接続されるメモリセルは互いに同じ論理レベルを記憶す
る。したがって、ワード線ＷＬ１に接続されたすべての
メモリセルにはテストデータ“１”が記憶されることに
なる。このときに、メモリセル０に欠陥が発生して誤っ
てデータ“０”が記憶されると仮定する。この場合、メ
モリセル０と接続されたビット線ＢＬは感知動作で論理
“ロウ”、メモリセル２と接続されたビット線ＢＬは感
知動作で論理“ハイ”に電位増幅される。
明する。メモリ検査用にすべてのメモリセルに例えば
“１”（論理“ハイ”）のテストデータを書込むとする
と、メモリセル０、メモリセル２についてのビット線Ｂ
Ｌは“１”に、その相補ビット線バーＢＬは“０”（論
理“ロウ”）になる。すなわち、１つのワード線ＷＬに
接続されるメモリセルは互いに同じ論理レベルを記憶す
る。したがって、ワード線ＷＬ１に接続されたすべての
メモリセルにはテストデータ“１”が記憶されることに
なる。このときに、メモリセル０に欠陥が発生して誤っ
てデータ“０”が記憶されると仮定する。この場合、メ
モリセル０と接続されたビット線ＢＬは感知動作で論理
“ロウ”、メモリセル２と接続されたビット線ＢＬは感
知動作で論理“ハイ”に電位増幅される。
【００２８】そして、テストデータ読出で接続制御信号
ＣＬＫ０を論理“ハイ”で供給すると、トランジスタ４
２、５０が導通する。次いで、これに応じてトランジス
タ５８は導通、トランジスタ６６は非導通となる。この
状態で、充電回路３６によりテスト用伝送線ＮＯ１を論
理“ハイ”に充電しておけば、メモリセル０の欠陥によ
りテスト用伝送線ＮＯ１は論理“ロウ”に遷移するの
で、メモリセル０の欠陥を検知できる。
ＣＬＫ０を論理“ハイ”で供給すると、トランジスタ４
２、５０が導通する。次いで、これに応じてトランジス
タ５８は導通、トランジスタ６６は非導通となる。この
状態で、充電回路３６によりテスト用伝送線ＮＯ１を論
理“ハイ”に充電しておけば、メモリセル０の欠陥によ
りテスト用伝送線ＮＯ１は論理“ロウ”に遷移するの
で、メモリセル０の欠陥を検知できる。
【００２９】一方、ワード線ＷＬ１に接続されているす
べてのメモリセルにテストデータ“０”を記憶する場合
は、同様にメモリセル０に欠陥が発生して誤ってデータ
“１”が記憶されるとすると、メモリセル０と接続され
たビット線ＢＬは論理“ハイ”、メモリセル２と接続さ
れたビット線ＢＬは論理“ロウ”に電位増幅される。こ
のときには信号ＣＬＫ１を論理“ロウ”で供給すると、
トランジスタ４４、５２が導通し、これに応じてトラン
ジスタ６０は導通、トランジスタ６８は非導通となる。
この状態で、充電回路３６によりテスト用伝送線ＮＯ１
を論理“ロウ”に充電しておけば、メモリセル０の欠陥
によりテスト用伝送線ＮＯ１は論理“ハイ”に遷移する
ので、メモリセル０の欠陥を検知できる。
べてのメモリセルにテストデータ“０”を記憶する場合
は、同様にメモリセル０に欠陥が発生して誤ってデータ
“１”が記憶されるとすると、メモリセル０と接続され
たビット線ＢＬは論理“ハイ”、メモリセル２と接続さ
れたビット線ＢＬは論理“ロウ”に電位増幅される。こ
のときには信号ＣＬＫ１を論理“ロウ”で供給すると、
トランジスタ４４、５２が導通し、これに応じてトラン
ジスタ６０は導通、トランジスタ６８は非導通となる。
この状態で、充電回路３６によりテスト用伝送線ＮＯ１
を論理“ロウ”に充電しておけば、メモリセル０の欠陥
によりテスト用伝送線ＮＯ１は論理“ハイ”に遷移する
ので、メモリセル０の欠陥を検知できる。
【００３０】他のワード線及びビット線でも同様の不良
検出動作が行われ得ることは容易に理解できるところで
ある。
検出動作が行われ得ることは容易に理解できるところで
ある。
【００３１】図３に、接続制御信号ＣＬＫ０、ＣＬＫ
１、ＣＬＫ２、ＣＬＫ３を発生するビット線接続制御回
路３４の回路例を示す。同図に示す入力信号φＣＴは、
テスト時にエネーブルされるテスト開始信号である。
１、ＣＬＫ２、ＣＬＫ３を発生するビット線接続制御回
路３４の回路例を示す。同図に示す入力信号φＣＴは、
テスト時にエネーブルされるテスト開始信号である。
【００３２】テスト開始信号φＣＴ、テストデータＤＩ
Ｎ、及び行アドレス信号の最下位ビット（ＬＳＢ：leas
t significant bits）ＲＡ０をＮＡＮＤゲート７４へ入
力し、このＮＡＮＤゲート７４の出力をインバータ７６
で反転して接続制御信号ＣＬＫ０を出力する。そして、
テスト開始信号φＣＴ、反転テストデータバーＤＩＮ、
及び最下位行アドレス信号ＲＡ０をＮＡＮＤゲート７８
へ入力して接続制御信号ＣＬＫ１を出力する。同様に、
テスト開始信号φＣＴ、テストデータＤＩＮ、及び最下
位行アドレス信号バーＲＡ０をＮＡＮＤゲート８０へ入
力し、このＮＡＮＤゲート８０の出力をインバータ８２
で反転して接続制御信号ＣＬＫ２を出力する。そして、
テスト開始信号φＣＴ、反転テストデータバーＤＩＮ、
及び最下位行アドレス信号バーＲＡ０をＮＡＮＤゲート
８４へ入力して接続制御信号ＣＬＫ３を出力する。
Ｎ、及び行アドレス信号の最下位ビット（ＬＳＢ：leas
t significant bits）ＲＡ０をＮＡＮＤゲート７４へ入
力し、このＮＡＮＤゲート７４の出力をインバータ７６
で反転して接続制御信号ＣＬＫ０を出力する。そして、
テスト開始信号φＣＴ、反転テストデータバーＤＩＮ、
及び最下位行アドレス信号ＲＡ０をＮＡＮＤゲート７８
へ入力して接続制御信号ＣＬＫ１を出力する。同様に、
テスト開始信号φＣＴ、テストデータＤＩＮ、及び最下
位行アドレス信号バーＲＡ０をＮＡＮＤゲート８０へ入
力し、このＮＡＮＤゲート８０の出力をインバータ８２
で反転して接続制御信号ＣＬＫ２を出力する。そして、
テスト開始信号φＣＴ、反転テストデータバーＤＩＮ、
及び最下位行アドレス信号バーＲＡ０をＮＡＮＤゲート
８４へ入力して接続制御信号ＣＬＫ３を出力する。
【００３３】このビット線接続制御回路３４において、
各入力信号による接続制御信号ＣＬＫ０、ＣＬＫ１、Ｃ
ＬＫ２、ＣＬＫ３の対応出力を次の表１にまとめて示
す。尚、表１中で、論理“ロウ”は“０”及び“Ｌ”、
論理“ハイ”は“１”及び“Ｈ”で示している。
各入力信号による接続制御信号ＣＬＫ０、ＣＬＫ１、Ｃ
ＬＫ２、ＣＬＫ３の対応出力を次の表１にまとめて示
す。尚、表１中で、論理“ロウ”は“０”及び“Ｌ”、
論理“ハイ”は“１”及び“Ｈ”で示している。
【００３４】
【表１】
【００３５】この表１から分かるように、テスト開始信
号φＣＴが論理“ロウ”であれば、ビット線接続回路３
２を構成するトランジスタ４２、４４、…、５６はすべ
て非導通状態になる。その他詳細は特に説明するまでも
ないであろう。
号φＣＴが論理“ロウ”であれば、ビット線接続回路３
２を構成するトランジスタ４２、４４、…、５６はすべ
て非導通状態になる。その他詳細は特に説明するまでも
ないであろう。
【００３６】図４に、充電回路３６の回路例を示す。こ
の充電回路３６は、テスト用伝送線ＮＯ１、ＮＯ２に現
れた試験結果を感知する機能も有するように構成してあ
る。すなわち、テスト用伝送線ＮＯ１、ＮＯ２の電圧変
化に応じて感知線ＮＯ３〜ＮＯ６の論理状態が変化する
ようになっている。
の充電回路３６は、テスト用伝送線ＮＯ１、ＮＯ２に現
れた試験結果を感知する機能も有するように構成してあ
る。すなわち、テスト用伝送線ＮＯ１、ＮＯ２の電圧変
化に応じて感知線ＮＯ３〜ＮＯ６の論理状態が変化する
ようになっている。
【００３７】テスト用伝送線ＮＯ１に関する回路は、テ
スト用伝送線ＮＯ１と感知線ＮＯ３との間にチャネルが
形成され、テストデータＤＩＮをゲートに受けるＮＭＯ
Ｓトランジスタ８６と、感知線ＮＯ３と電源電圧Ｖｃｃ
端との間にチャネルが形成され、反転テスト開始信号φ
バーＣＴをゲートに受けるＮＭＯＳトランジスタ８８
と、感知線ＮＯ３に並列させて設けた２個の直列接続イ
ンバータ９０、９２で構成されるラッチ回路と、からな
る第１の充電・感知部を備え、さらに、テスト用伝送線
ＮＯ１とラッチ入力線ＮＯ４′との間にチャネルが形成
され、テストデータＤＩＮをゲートに受けるＰＭＯＳト
ランジスタ９４と、ラッチ入力線ＮＯ４′と接地電圧Ｇ
ＮＤ端との間にチャネルが形成され、反転テスト開始信
号φバーＣＴをゲートに受けるＮＭＯＳトランジスタ９
６と、ラッチ入力線ＮＯ４′と感知線ＮＯ４との間に設
けられ、互いに逆向き並列接続された２個のインバータ
９８、１００で構成されるラッチ回路と、からなる第２
の充電・感知部を備えている。
スト用伝送線ＮＯ１と感知線ＮＯ３との間にチャネルが
形成され、テストデータＤＩＮをゲートに受けるＮＭＯ
Ｓトランジスタ８６と、感知線ＮＯ３と電源電圧Ｖｃｃ
端との間にチャネルが形成され、反転テスト開始信号φ
バーＣＴをゲートに受けるＮＭＯＳトランジスタ８８
と、感知線ＮＯ３に並列させて設けた２個の直列接続イ
ンバータ９０、９２で構成されるラッチ回路と、からな
る第１の充電・感知部を備え、さらに、テスト用伝送線
ＮＯ１とラッチ入力線ＮＯ４′との間にチャネルが形成
され、テストデータＤＩＮをゲートに受けるＰＭＯＳト
ランジスタ９４と、ラッチ入力線ＮＯ４′と接地電圧Ｇ
ＮＤ端との間にチャネルが形成され、反転テスト開始信
号φバーＣＴをゲートに受けるＮＭＯＳトランジスタ９
６と、ラッチ入力線ＮＯ４′と感知線ＮＯ４との間に設
けられ、互いに逆向き並列接続された２個のインバータ
９８、１００で構成されるラッチ回路と、からなる第２
の充電・感知部を備えている。
【００３８】テスト用伝送線ＮＯ２に関する回路も同様
に、テスト用伝送線ＮＯ２と感知線ＮＯ５との間にチャ
ネルが形成され、反転テストデータバーＤＩＮをゲート
に受けるＮＭＯＳトランジスタ１０２と、感知線ＮＯ５
と電源電圧Ｖｃｃ端との間にチャネルが形成され、反転
テスト開始信号φバーＣＴをゲートに受けるＮＭＯＳト
ランジスタ１０４と、感知線ＮＯ５に並列させて設けた
２個の直列接続インバータ１０６、１０８で構成される
ラッチ回路と、からなる第１の充電・感知部を備え、さ
らに、テスト用伝送線ＮＯ２とラッチ入力線ＮＯ６′と
の間にチャネルが形成され、反転テストデータバーＤＩ
Ｎをゲートに受けるＰＭＯＳトランジスタ１１０と、ラ
ッチ入力線ＮＯ６′と接地電圧ＧＮＤ端との間にチャネ
ルが形成され、反転テスト開始信号φバーＣＴをゲート
に受けるＮＭＯＳトランジスタ１１２と、ラッチ入力線
ＮＯ６′と感知線ＮＯ６との間に設けられ、互いに逆向
き並列接続された２個のインバータ１１４、１１６で構
成されるラッチ回路と、からなる第２の充電・感知部を
備えている。
に、テスト用伝送線ＮＯ２と感知線ＮＯ５との間にチャ
ネルが形成され、反転テストデータバーＤＩＮをゲート
に受けるＮＭＯＳトランジスタ１０２と、感知線ＮＯ５
と電源電圧Ｖｃｃ端との間にチャネルが形成され、反転
テスト開始信号φバーＣＴをゲートに受けるＮＭＯＳト
ランジスタ１０４と、感知線ＮＯ５に並列させて設けた
２個の直列接続インバータ１０６、１０８で構成される
ラッチ回路と、からなる第１の充電・感知部を備え、さ
らに、テスト用伝送線ＮＯ２とラッチ入力線ＮＯ６′と
の間にチャネルが形成され、反転テストデータバーＤＩ
Ｎをゲートに受けるＰＭＯＳトランジスタ１１０と、ラ
ッチ入力線ＮＯ６′と接地電圧ＧＮＤ端との間にチャネ
ルが形成され、反転テスト開始信号φバーＣＴをゲート
に受けるＮＭＯＳトランジスタ１１２と、ラッチ入力線
ＮＯ６′と感知線ＮＯ６との間に設けられ、互いに逆向
き並列接続された２個のインバータ１１４、１１６で構
成されるラッチ回路と、からなる第２の充電・感知部を
備えている。
【００３９】図４の構成において、ＮＭＯＳトランジス
タ８８、９６、１０４、１１２は、それぞれラッチ回路
の初期入力、すなわち、感知線ＮＯ３、ＮＯ４、ＮＯ
５、ＮＯ６の初期値を設定する電源及び接地トランジス
タとなる。この充電回路３６は次のような機能をもつ。
タ８８、９６、１０４、１１２は、それぞれラッチ回路
の初期入力、すなわち、感知線ＮＯ３、ＮＯ４、ＮＯ
５、ＮＯ６の初期値を設定する電源及び接地トランジス
タとなる。この充電回路３６は次のような機能をもつ。
【００４０】まず、充電回路３６により、テスト用伝送
線ＮＯ１、ＮＯ２へ設計者の意図に従う電圧レベルを供
給できる。メモリ装置のノーマル動作においては反転テ
スト開始信号φバーＣＴが論理“ハイ”に維持されるの
で、感知線ＮＯ３〜ＮＯ６は論理“ハイ”に充電される
ことになる。この状態においてテスト開始され、テスト
データ書込時に例えばテストデータＤＩＮが“１”とし
て送られたとすると、ＮＭＯＳトランジスタ８６が導通
するのでテスト用伝送線ＮＯ１は論理“ハイ”になり、
また、ＰＭＯＳトランジスタ１１０が導通するのでテス
ト用伝送線ＮＯ２は論理“ロウ”になる。
線ＮＯ１、ＮＯ２へ設計者の意図に従う電圧レベルを供
給できる。メモリ装置のノーマル動作においては反転テ
スト開始信号φバーＣＴが論理“ハイ”に維持されるの
で、感知線ＮＯ３〜ＮＯ６は論理“ハイ”に充電される
ことになる。この状態においてテスト開始され、テスト
データ書込時に例えばテストデータＤＩＮが“１”とし
て送られたとすると、ＮＭＯＳトランジスタ８６が導通
するのでテスト用伝送線ＮＯ１は論理“ハイ”になり、
また、ＰＭＯＳトランジスタ１１０が導通するのでテス
ト用伝送線ＮＯ２は論理“ロウ”になる。
【００４１】そして、所定のワード線ＷＬがエネーブル
され、当該ワード線ＷＬに１つ以上のメモリセル欠陥が
発生しているとすれば、このときテスト用伝送線ＮＯ１
と接続されるビット線ＢＬにその対応出力が発生するの
で、前述のようにテスト用伝送線ＮＯ１は論理“ロウ”
になる。したがって、これに応じて感知線ＮＯ３が論理
“ロウ”に変化しラッチされる。このとき、テスト用伝
送線ＮＯ２についての接続制御信号ＣＬＫ２、ＣＬＫ３
はエネーブルされない状態にあるのでテスト用伝送線Ｎ
Ｏ２は論理変化しない。反転テストデータバーＤＩＮの
論理“ロウ”でその他のワード線について検査する場
合、、あるいはテストデータＤＩＮが論理“ロウ”にな
る場合も、同様にして試験結果が得られることは容易に
理解できよう。
され、当該ワード線ＷＬに１つ以上のメモリセル欠陥が
発生しているとすれば、このときテスト用伝送線ＮＯ１
と接続されるビット線ＢＬにその対応出力が発生するの
で、前述のようにテスト用伝送線ＮＯ１は論理“ロウ”
になる。したがって、これに応じて感知線ＮＯ３が論理
“ロウ”に変化しラッチされる。このとき、テスト用伝
送線ＮＯ２についての接続制御信号ＣＬＫ２、ＣＬＫ３
はエネーブルされない状態にあるのでテスト用伝送線Ｎ
Ｏ２は論理変化しない。反転テストデータバーＤＩＮの
論理“ロウ”でその他のワード線について検査する場
合、、あるいはテストデータＤＩＮが論理“ロウ”にな
る場合も、同様にして試験結果が得られることは容易に
理解できよう。
【００４２】図５に、充電回路３６の感知結果を受けて
増幅し、外部へ、すなわちパッドから出力する増幅回路
３８の回路例を示している。同図に示すように、感知線
ＮＯ３〜ＮＯ６に対応させて設けた４個の差動増幅回路
部ＤＡ０、ＤＡ１、ＤＡ２、ＤＡ３と、これらの各出力
をラッチして出力するラッチ出力部ＬＡ０、ＬＡ１、Ｌ
Ａ２、ＬＡ３と、から構成されている。
増幅し、外部へ、すなわちパッドから出力する増幅回路
３８の回路例を示している。同図に示すように、感知線
ＮＯ３〜ＮＯ６に対応させて設けた４個の差動増幅回路
部ＤＡ０、ＤＡ１、ＤＡ２、ＤＡ３と、これらの各出力
をラッチして出力するラッチ出力部ＬＡ０、ＬＡ１、Ｌ
Ａ２、ＬＡ３と、から構成されている。
【００４３】ラッチ出力部ＬＡ０〜ＬＡ３の各出力は、
マルチプレキシング（multiplexing）されて試験結果を
示す結果信号バーＴＤ０、ＴＤ０として出力される。ま
た、差動増幅回路部ＤＡ０を代表的に説明すると、感知
線ＮＯ３、基準電圧ＶＲＥＦ、及び接続制御信号ＣＬＫ
０を遅延させた遅延信号ＤＣＬＫ０（この信号は図３の
構成に加えてインバータチェーンを各出力端に設けるこ
とで容易に得られる）の各入力に応答して動作する２個
の単位差動増幅回路〔１１８，…，１２４，１３８〕、
〔１３０，…，１３６，１３８〕を備えてなり、これら
２個の単位差動増幅回路〔１１８，…，１２４，１３
８〕、〔１３０，…，１３６，１３８〕の各出力信号が
それぞれラッチ出力部ＬＡ０へ出力される。差動増幅回
路部ＤＡ１、ＤＡ２、ＤＡ３の各構成（図示略）も差動
増幅回路部ＤＡ０の構成と同様とされ、それぞれ対応す
る各信号を入力するようになっている。すなわち、４個
の差動増幅回路部ＤＡ０〜ＤＡ３のそれぞれが、接続制
御信号ＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、及び
それらの各遅延信号ＤＣＬＫＤ０、ＤＣＬＫ１、ＤＣＬ
Ｋ２、ＤＣＬＫ３、そして感知線ＮＯ３、ＮＯ４、ＮＯ
５、ＮＯ６の各データを対応入力としている。
マルチプレキシング（multiplexing）されて試験結果を
示す結果信号バーＴＤ０、ＴＤ０として出力される。ま
た、差動増幅回路部ＤＡ０を代表的に説明すると、感知
線ＮＯ３、基準電圧ＶＲＥＦ、及び接続制御信号ＣＬＫ
０を遅延させた遅延信号ＤＣＬＫ０（この信号は図３の
構成に加えてインバータチェーンを各出力端に設けるこ
とで容易に得られる）の各入力に応答して動作する２個
の単位差動増幅回路〔１１８，…，１２４，１３８〕、
〔１３０，…，１３６，１３８〕を備えてなり、これら
２個の単位差動増幅回路〔１１８，…，１２４，１３
８〕、〔１３０，…，１３６，１３８〕の各出力信号が
それぞれラッチ出力部ＬＡ０へ出力される。差動増幅回
路部ＤＡ１、ＤＡ２、ＤＡ３の各構成（図示略）も差動
増幅回路部ＤＡ０の構成と同様とされ、それぞれ対応す
る各信号を入力するようになっている。すなわち、４個
の差動増幅回路部ＤＡ０〜ＤＡ３のそれぞれが、接続制
御信号ＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、及び
それらの各遅延信号ＤＣＬＫＤ０、ＤＣＬＫ１、ＤＣＬ
Ｋ２、ＤＣＬＫ３、そして感知線ＮＯ３、ＮＯ４、ＮＯ
５、ＮＯ６の各データを対応入力としている。
【００４４】尚、図示を省略しているが、ラッチ出力部
ＬＡ１、ＬＡ２、ＬＡ３の各構成もラッチ出力部ＬＡ０
と同様である。すなわち、同図に示すように、２つの単
位差動増幅回路〔１１８，…，１２４，１３８〕、〔１
３０，…，１３６，１３８〕の各出力をそれぞれ一方の
入力とし、互いの出力を他方の入力とするＮＯＲゲート
１４０、１４８と、ＮＯＲゲート１４０、１４８の出力
を反転するインバータ１４２、１５０と、ＮＯＲゲート
１４０、１４８の出力及びインバータ１４２、１５０の
出力により制御される出力端駆動トランジスタ１４４、
１４６、１５２、１５４と、から構成される。
ＬＡ１、ＬＡ２、ＬＡ３の各構成もラッチ出力部ＬＡ０
と同様である。すなわち、同図に示すように、２つの単
位差動増幅回路〔１１８，…，１２４，１３８〕、〔１
３０，…，１３６，１３８〕の各出力をそれぞれ一方の
入力とし、互いの出力を他方の入力とするＮＯＲゲート
１４０、１４８と、ＮＯＲゲート１４０、１４８の出力
を反転するインバータ１４２、１５０と、ＮＯＲゲート
１４０、１４８の出力及びインバータ１４２、１５０の
出力により制御される出力端駆動トランジスタ１４４、
１４６、１５２、１５４と、から構成される。
【００４５】基準電圧ＶＲＥＦは、例えば“1992 Sympo
sium on VLSI Circuits Digest ofTechnical Papers”
の１１０〜１１１ページにある論文『Variable Vcc Des
ignTechniques for Battery Operated DRAMs 』に開示
されるような基準電圧発生回路を用いて発生され、その
電圧レベルはＶｃｃ／２程度、又はＶｃｃ−ｎＶｔｈ
（ｎ＝０、１、２、３、…）程度とされる。これにより
電源電圧Ｖｃｃの変動に対しトランジスタのＶｇｓを一
定に維持でき、必要以上の電力消費を抑制し、また雑音
を減少させ、そして温度変化に一定のギャップを維持さ
せられる。
sium on VLSI Circuits Digest ofTechnical Papers”
の１１０〜１１１ページにある論文『Variable Vcc Des
ignTechniques for Battery Operated DRAMs 』に開示
されるような基準電圧発生回路を用いて発生され、その
電圧レベルはＶｃｃ／２程度、又はＶｃｃ−ｎＶｔｈ
（ｎ＝０、１、２、３、…）程度とされる。これにより
電源電圧Ｖｃｃの変動に対しトランジスタのＶｇｓを一
定に維持でき、必要以上の電力消費を抑制し、また雑音
を減少させ、そして温度変化に一定のギャップを維持さ
せられる。
【００４６】また、各差動増幅回路部ＤＡ０〜ＤＡ３の
駆動信号として遅延信号ＤＣＬＫ０〜ＤＣＬＫ３を使用
しているのは、感知線ＮＯ３〜ＮＯ６がある程度安定し
たレベル、すなわち、基準電圧ＶＲＥＦとの電圧差があ
る程度確保された後に差動増幅回路部ＤＡ０〜ＤＡ３を
動作させることにより、動作の高速安定化を実現するた
めである。
駆動信号として遅延信号ＤＣＬＫ０〜ＤＣＬＫ３を使用
しているのは、感知線ＮＯ３〜ＮＯ６がある程度安定し
たレベル、すなわち、基準電圧ＶＲＥＦとの電圧差があ
る程度確保された後に差動増幅回路部ＤＡ０〜ＤＡ３を
動作させることにより、動作の高速安定化を実現するた
めである。
【００４７】テスト用伝送線ＮＯ１、ＮＯ２の充電動作
時、遅延信号ＤＣＬＫＤ０、ＤＣＬＫ２は論理“ロ
ウ”、遅延信号ＤＣＬＫ１、ＤＣＬＫ３は論理“ハイ”
で入力されるので、差動増幅回路部ＤＡ０〜ＤＡ３の各
電流源トランジスタ１３８がＯＦＦされて差動増幅回路
部ＤＡ０〜ＤＡ３は動作しない。したがって、テスト結
果出力前の結果信号バーＴＤ０、ＴＤ０は、Ｖｃｃレベ
ルの論理“ハイ”とされる。
時、遅延信号ＤＣＬＫＤ０、ＤＣＬＫ２は論理“ロ
ウ”、遅延信号ＤＣＬＫ１、ＤＣＬＫ３は論理“ハイ”
で入力されるので、差動増幅回路部ＤＡ０〜ＤＡ３の各
電流源トランジスタ１３８がＯＦＦされて差動増幅回路
部ＤＡ０〜ＤＡ３は動作しない。したがって、テスト結
果出力前の結果信号バーＴＤ０、ＴＤ０は、Ｖｃｃレベ
ルの論理“ハイ”とされる。
【００４８】次いで充電回路３６から感知結果の出力が
行われ、メモリセルに欠陥が発生していたとすると、感
知線ＮＯ３〜ＮＯ６のいずれかが論理“ロウ”となる。
これに応じて４個の差動増幅回路部ＤＡ０〜ＤＡ３のい
ずれかが動作して差動増幅を行うので、結果信号バーＴ
Ｄ０が論理“ハイ”、結果信号ＴＤ０が論理“ロウ”と
なって出力される。一方、メモリセルに欠陥がない場合
には、結果信号バーＴＤ０は論理“ロウ”、結果信号Ｔ
Ｄ０は論理“ハイ”で出力される。
行われ、メモリセルに欠陥が発生していたとすると、感
知線ＮＯ３〜ＮＯ６のいずれかが論理“ロウ”となる。
これに応じて４個の差動増幅回路部ＤＡ０〜ＤＡ３のい
ずれかが動作して差動増幅を行うので、結果信号バーＴ
Ｄ０が論理“ハイ”、結果信号ＴＤ０が論理“ロウ”と
なって出力される。一方、メモリセルに欠陥がない場合
には、結果信号バーＴＤ０は論理“ロウ”、結果信号Ｔ
Ｄ０は論理“ハイ”で出力される。
【００４９】図６に、上記各信号のテストデータ読出時
のタイミングチャートを示しておく。尚、図中の信号Ｌ
Ａ、バーＬＡは図８に示したビット線センスアンプ１２
の駆動信号、Ａφはアドレス信号である。この図６を参
照すれば、本実施例のテスト回路を用いたテストデータ
比較検証過程を容易に理解できるであろう。
のタイミングチャートを示しておく。尚、図中の信号Ｌ
Ａ、バーＬＡは図８に示したビット線センスアンプ１２
の駆動信号、Ａφはアドレス信号である。この図６を参
照すれば、本実施例のテスト回路を用いたテストデータ
比較検証過程を容易に理解できるであろう。
【００５０】ここで、図１に示した書込回路４０の動作
について説明しておく。この例のテストデータ書込で
は、従来のようにカラムゲート１８を導通させてビット
線ＢＬ、バーＢＬに伝送させる必要はなく、書込回路４
０からテスト用伝送線ＮＯ１、ＮＯ２を通じてビット線
ＢＬ、バーＢＬへテストデータＤＩＮ、バーＤＩＮを伝
送してメモリセルへ書込を行える。すなわち、充電回路
３６を介してテストデータＤＩＮ、バーＤＩＮに応じて
テスト用伝送線ＮＯ１、ＮＯ２の充電動作を行うことで
テストデータを書込める。
について説明しておく。この例のテストデータ書込で
は、従来のようにカラムゲート１８を導通させてビット
線ＢＬ、バーＢＬに伝送させる必要はなく、書込回路４
０からテスト用伝送線ＮＯ１、ＮＯ２を通じてビット線
ＢＬ、バーＢＬへテストデータＤＩＮ、バーＤＩＮを伝
送してメモリセルへ書込を行える。すなわち、充電回路
３６を介してテストデータＤＩＮ、バーＤＩＮに応じて
テスト用伝送線ＮＯ１、ＮＯ２の充電動作を行うことで
テストデータを書込める。
【００５１】例えば、ワード線ＷＬ１がエネーブルさ
れ、このワード線ＷＬ１に接続されたメモリセル０、メ
モリセル２、……にデータ“１”を書込む場合、テスト
開始信号φＣＴをエネーブルさせると、テストデータＤ
ＩＮが“１”なので接続制御信号ＣＬＫ０が論理“ハ
イ”（図３参照）となり、テスト用伝送線ＮＯ１の論理
“ハイ”（図４参照）がビット線ＢＬに伝送されて書込
まれる。そしてアドレスを変えてワード線ＷＬ２がエネ
ーブルされると、接続制御信号ＣＬＫ３が論理“ロウ”
で出力され（図３参照）、テスト用伝送線ＮＯ２の論理
“ロウ”（図４参照）がビット線バーＢＬに伝送されて
メモリセル１、メモリセル３、……にデータ“０”が書
込まれる。
れ、このワード線ＷＬ１に接続されたメモリセル０、メ
モリセル２、……にデータ“１”を書込む場合、テスト
開始信号φＣＴをエネーブルさせると、テストデータＤ
ＩＮが“１”なので接続制御信号ＣＬＫ０が論理“ハ
イ”（図３参照）となり、テスト用伝送線ＮＯ１の論理
“ハイ”（図４参照）がビット線ＢＬに伝送されて書込
まれる。そしてアドレスを変えてワード線ＷＬ２がエネ
ーブルされると、接続制御信号ＣＬＫ３が論理“ロウ”
で出力され（図３参照）、テスト用伝送線ＮＯ２の論理
“ロウ”（図４参照）がビット線バーＢＬに伝送されて
メモリセル１、メモリセル３、……にデータ“０”が書
込まれる。
【００５２】
【発明の効果】以上述べてきたように、本発明に係るテ
スト回路を用いることで、カラムゲートを通さずにテス
ト結果を出力することが可能で、したがってデータ入出
力線数に限定されることもなく、マルチテストで一度に
テストできるビット数を飛躍的に増やすことが可能とな
る。その結果、テスト時間を大幅に短縮することがで
き、ＴＡＴの短縮に寄与し、原価低減を可能とするもの
である。
スト回路を用いることで、カラムゲートを通さずにテス
ト結果を出力することが可能で、したがってデータ入出
力線数に限定されることもなく、マルチテストで一度に
テストできるビット数を飛躍的に増やすことが可能とな
る。その結果、テスト時間を大幅に短縮することがで
き、ＴＡＴの短縮に寄与し、原価低減を可能とするもの
である。
【図１】本発明に係るテスト回路の概略構成を示すブロ
ック図。
ック図。
【図２】図１に示したビット線接続回路３２の構成例を
示す回路図。
示す回路図。
【図３】図１に示したビット線接続制御回路３４の構成
例を示す回路図。
例を示す回路図。
【図４】図１に示した充電回路３６の構成例を示す回路
図。
図。
【図５】図１に示した増幅回路３８の構成例を示す回路
図。
図。
【図６】図１〜図５のテスト回路を使用した場合のテス
ト時における各信号のタイミングを示した電圧波形図。
ト時における各信号のタイミングを示した電圧波形図。
【図７】セルアレイとデータ入出力線との接続関係の一
般的な構成を概略的に示すブロック図。
般的な構成を概略的に示すブロック図。
【図８】図７に示した構成におけるデータ伝送回路の要
部構成を示す回路図。
部構成を示す回路図。
【図９】従来のテストで使用されるテスト回路のデータ
検証手段を示す回路図。
検証手段を示す回路図。
【符号の説明】 ３２ ビット線接続回路 ３４ ビット線接続制御回路 ３６ 充電回路 ３８ 増幅回路 ４０ 書込回路 ＮＯ１、ＮＯ２ テスト用伝送線 ＮＯ３〜ＮＯ６ 感知線 ＤＩＮ、バーＤＩＮ テストデータ ＴＤ０、バーＴＤ０ 結果信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00
Claims (5)
- 【請求項１】 メモリセルに書込まれたテストデータを
読出して不良を検出するため半導体メモリ装置に備えら
れるテスト回路であって、 ビット線とテスト用伝送線とを接続するビット線接続回
路と、ビット線接続回路を制御してテスト時にのみ接続
動作を実行させるビット線接続制御回路と、テスト用伝
送線を充電する充電回路と、を備え、ビット線接続回路
は、テストデータが“１”の場合にＯＮとなる第１のト
ランジスタ及びダイオード素子と、テストデータが
“０”の場合にＯＮとなる第２のトランジスタ及びダイ
オード素子と、を並列接続して構成され、そして、充電
回路は、テスト用伝送線と接続され、テストデータによ
り制御される第１トランジスタ、第１トランジスタの出
力をラッチする第１ラッチ回路、及びテスト開始信号に
より制御されて該信号のディスエーブルで第１ラッチ回
路の入力を電源電圧とする電源トランジスタからなる第
１の充電・感知部と、テスト用伝送線と接続され、テス
トデータにより制御されて第１トランジスタと相補的に
動作する第２トランジスタ、第２トランジスタの出力を
反転させてラッチする第２ラッチ回路、及びテスト開始
信号により制御されて該信号のディスエーブルで第２ラ
ッチ回路の入力を接地電圧とする接地トランジスタから
なる第２の充電・感知部と、を有してなり、テストデー
タが“１”の場合は充電回路によりテスト用伝送線を電
源電圧とし、テストデータが“０”の場合は充電回路に
よりテスト用伝送線を接地電圧とするようにされると共
に、テストデータ読出でテスト用伝送線が電圧変化した
場合に第１、第２の充電・感知部のいずれかの出力が論
理変化することで不良発生を感知するようになってお
り、テストデータ読出に先立ってテスト用伝送線を所定
の電圧に充電しておいてビット線と接続し、テスト用伝
送線の電圧変化を感知することで不良を検出するように
なっていることを特徴とするテスト回路。 - 【請求項２】 充電回路の充電・感知部の出力と所定の
基準電圧とを差動入力として差動増幅する差動増幅回路
と、差動増幅回路の出力をラッチして結果信号として出
力するラッチ回路と、からなる増幅回路を更に設けてメ
モリ外部へテスト結果を提供するようにした請求項１記
載のテスト回路。 - 【請求項３】 充電回路によるテスト用伝送線の充電を
利用してテストデータの書込も行うようにした請求項１
又は請求項２記載のテスト回路。 - 【請求項４】 テスト用に別途設けた書込回路によりテ
ストデータを発生するようにした請求項３記載のテスト
回路。 - 【請求項５】 ビット線接続制御回路は、テスト開始で
エネーブルされるテスト開始信号と行アドレス信号とテ
ストデータとを論理組合せして接続制御信号を出力し、
ビット線接続回路のトランジスタを制御するようにされ
ている請求項１〜４のいずれか１項に記載のテスト回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031785A KR960012791B1 (ko) | 1993-12-31 | 1993-12-31 | 칩의 신뢰성검사를 위한 테스트회로와 이를 구비하는 반도체메모리장치 |
| KR1993P31785 | 1993-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240100A JPH07240100A (ja) | 1995-09-12 |
| JP2832156B2 true JP2832156B2 (ja) | 1998-12-02 |
Family
ID=19374716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327856A Expired - Fee Related JP2832156B2 (ja) | 1993-12-31 | 1994-12-28 | 半導体メモリ装置の信頼性試験のためのテスト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5684748A (ja) |
| JP (1) | JP2832156B2 (ja) |
| KR (1) | KR960012791B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157566A (en) * | 1997-08-20 | 2000-12-05 | Micron Technology, Inc. | Reduced leakage DRAM storage unit |
| KR100333536B1 (ko) * | 1998-05-29 | 2002-08-27 | 주식회사 하이닉스반도체 | 센스앰프를이용하여테스트를수행하는메모리소자 |
| US6317852B1 (en) * | 1998-10-23 | 2001-11-13 | Vanguard International Semiconductor Corporation | Method to test auto-refresh and self refresh circuitry |
| KR100513797B1 (ko) * | 1998-12-30 | 2006-05-11 | 주식회사 하이닉스반도체 | 정상동작과 동일한 데이터 패스를 가지는 반도체 소자의 압축테스트 회로 |
| US6067263A (en) * | 1999-04-07 | 2000-05-23 | Stmicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
| KR100400309B1 (ko) | 2001-05-04 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 내부 동작명령 발생장치 및 방법 |
| JP2007179639A (ja) * | 2005-12-27 | 2007-07-12 | Elpida Memory Inc | 半導体記憶装置 |
| JP5606883B2 (ja) * | 2010-11-22 | 2014-10-15 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244400A (ja) * | 1987-03-16 | 1988-10-11 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JP2831683B2 (ja) * | 1989-03-20 | 1998-12-02 | 富士通株式会社 | 半導体記憶装置 |
| DE69127918T2 (de) * | 1990-03-30 | 1998-04-02 | Fujitsu Ltd | Signalverstärkerschaltung und Halbleiterspeicher diese verwendend |
| JPH03295100A (ja) * | 1990-04-12 | 1991-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH043393A (ja) * | 1990-04-20 | 1992-01-08 | Nippon Telegr & Teleph Corp <Ntt> | スタティックランダムアクセスメモリ回路 |
| KR960006283B1 (ko) * | 1991-08-26 | 1996-05-13 | 닛본덴기 가부시끼가이샤 | 반도체 디램(dram) 장치 |
| US5488583A (en) * | 1994-09-22 | 1996-01-30 | Micron Technology, Inc. | Memory integrated circuits having on-chip topology logic driver, and methods for testing and producing such memory integrated circuits |
-
1993
- 1993-12-31 KR KR1019930031785A patent/KR960012791B1/ko not_active IP Right Cessation
-
1994
- 1994-12-28 JP JP6327856A patent/JP2832156B2/ja not_active Expired - Fee Related
- 1994-12-30 US US08/366,586 patent/US5684748A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07240100A (ja) | 1995-09-12 |
| KR960012791B1 (ko) | 1996-09-24 |
| US5684748A (en) | 1997-11-04 |
| KR950020753A (ko) | 1995-07-24 |
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