JP3945939B2

JP3945939B2 - 圧縮テスト可能なメモリ回路

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Publication number: JP3945939B2
Application number: JP15301399A
Authority: JP
Inventors: 陽菊竹; 正人松宮; 聡江渡; 邦範川畑
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2007-07-18
Anticipated expiration: 2019-05-31
Also published as: KR100545505B1; JP2000339997A; US6643805B1; KR20000077126A

Description

【０００１】
【発明の属する技術分野】
本発明は、圧縮テスト可能なメモリ回路に関し、特に複数ビット入出力に対応したメモリ構成において圧縮テストの圧縮度を向上させたメモリ回路に関する。
【０００２】
【従来の技術】
半導体記憶装置などのメモリ回路は、その入出力ビット構成を考慮してメモリバンク内のセグメント構成及びコラムデコーダ構成が設計される。例えば、８ビットの読み出しデータを同時に出力し、８ビットの書き込みデータを同時に入力する構成のメモリデバイスがある。かかる複数ビット入出力構成の場合は、入出力数に対応した数の共通データバスを有し、その複数の共通データバスに同時に読み出しデータを出力し、また、同時に書き込みデータを入力する。それにより、入出力数に対応した入出力回路から読み出しまたは書き込みが同時に行われる。
【０００３】
一方、メモリ回路の試験において、同じコラム選択信号によって選択される複数のセンスアンプに対して、同じデータ（ＨレベルまたはＬレベル）を同時に書き込み、その同じデータを同時に読み出す圧縮リードテストが行われる。この試験は、メモリセルへの基本的な書き込みと読み出し動作が正常に行われるか否かをチェックする試験であるが、大容量のメモリセルに対して行うために、複数のセンスアンプに対して同時に行うことで試験に要する時間を短くすることができる。
【０００４】
図１は、従来の圧縮リードテストを説明する図である。図１には、あるメモリバンク内に設けられた８つのセグメントＳＧＭ０−７が示される。これらの８つのセグメントには、初段コラムデコーダcacdecにより生成される４つのセグメント選択信号cac0−cac3が、それぞれ４つづつのセグメントグループSGM0−3と、SGM4−7とに供給される。セグメント選択信号cac0−cac3は、それぞれのセグメントのプリコラムデコーダpcdecを介してセグメント内のコラムデコーダC/Decに供給される。コラムデコーダC/Decは、６４本のコラム選択信号CL0−63のうち一本を選択する。そして、１本のコラム選択信号により選択された４本の読み出し用グローバルデータバス線rgdb0x/z−rgdb3x/zの信号が、セグメント内の４つのセンスバッファＳＢにより増幅され、それに接続されたテスト用読み出しデータバスtrdb0x/z、trdb3x/zが駆動される。なお、各信号やバスにおけるｘはＬレベル時にアクティブを示し、ｚはＨレベル時にアクティブになることを示す。従って、テスト用読み出しデータバスtrdb0x/zは、逆相信号を出力する１対のバスで構成される。もう一方のテスト用読み出しデータバスtrdb3x/zも同じである。
【０００５】
図２は、従来例の初段コラムデコーダcacdecの回路図である。図２の初段コラムデコーダは、４つのＮＡＮＤゲート５１〜５４と、２つのインバータ５５，５６を有する。２つのコラムアドレス信号ca06z、ca07zと、バンク選択信号cbnk0zとが供給され、コラムアドレス信号は、インバータ５５，５６によりそれぞれ逆相信号にされ、合計４本のコラムアドレス信号の組み合わせが、ＮＡＮＤゲート５１〜５４に供給される。また、バンク選択信号cbnk0zは、ＮＡＮＤゲート５１〜５４に供給される。
【０００６】
この初段コラムデコーダでは、バンク選択信号cbnk0zがＨレベルの時、コラムアドレスの組み合わせに従って、４本のセグメント選択信号cac0x〜cac3xのうち、１本が活性化レベル（Ｌレベル）になる。このセグメント選択信号cac0x〜cac3xは、図１に示したインバータ１８により反転されて、逆相のセグメント選択信号cac0z〜cac3zとして、各セグメントのプリコラムデコーダpcdecに供給される。
【０００７】
図１に戻り、上記４本のセグメント選択信号cac0x−cac3xのうち１本が活性化レベル（Ｌレベル）になることにより、８個のセグメントのうち２個のセグメントが選択され、活性化状態になる。図１の例では、セグメント選択信号cac3zが活性化レベル（Ｈレベル）になり、２つのセグメントSGM3、SGM7が選択されて活性化状態（Active）になる。その結果、セグメントSGM3、SGM7から、それぞれ４つのセンスバッファＳＢからの読み出しデータ、即ち合計で８つの読み出しデータが、図示しない共通データバス線を介して８つの入出力回路に並列に供給され、８つの入出力端子から出力される。
【０００８】
かかる構成は、複数ビットの同時入出力を想定している。つまり、所定のコラムアドレスに対して、バンク内の２つのセグメントが同時に選択され、８つの読み出しデータがそれぞれのセンスバッファに同時に出力される。そして、それに対応する８本の共通データバスと入出力回路を経由して、８個の入出力端子から同時に読み出しデータが出力される。
【０００９】
【発明が解決しようとする課題】
上記の読み出しモードに対応して構成されたコラムデコーダ及びセグメントに対して、圧縮リードテストが行われる。圧縮リードテストとは、複数のメモリセルの読み出しデータを、全て同じか一部異なるかを判定して、テスト端子から出力するテストである。それにより、読み出し判定を容易にし、読み出しテストの工数を減らすことができる。
【００１０】
この圧縮リードテストの為に、図１に示される通り、第１のセグメント群SGM0−SGM3に対して、第１の共通のテスト用リードデータバスtrdb0x/zと、第２のセグメント群SGM4−SGM7に対して、第２の共通のテスト用リードデータバスtrdb3x/zとが設けられる。上記の読み出し動作と同様に所定のコラムアドレスを供給することにより、第１及び第２のセグメント群から１つづつのセグメントが活性化される。そして、第１の共通のテスト用リードデータバスtrdb0x/zには、例えばセグメントSGM3における４つのセンスバッファＳＢの出力が同時に供給される。また、第２の共通のテスト用リードデータバスtrdb3x/zには、例えばセグメントSGM7における４つのセンスバッファＳＢの出力が同時に供給される。その結果、８個のセンスバッファＳＢに対して同時に読み出しテストを行うことができる。
【００１１】
従来の構成は、複数ビット入出力構成であるので、複数の共通データバスが設けられ通常の読み出し動作で複数の読み出しデータが同時に出力される。従って、かかる動作を利用して、圧縮リードテストであｈ、それらの同時読み出されたデータを、共通のテスト用リードデータバスtrdb0x/z、trdb3x/zにより、すべて一致か不一致かの信号に加工して出力する。
【００１２】
しかしながら、同時に読み出しテストできる数が８つのメモリセルであるので、圧縮率がそれほど高くないという課題がある。１つのメモリバンク内に８個のセグメントを有しているが、選択されたメモリバンク内で、その一部の２個のセグメントしか活性化していないので、残りの６個のセグメントに対しては、引き続きメモリバンクを選択状態にして別の時間にテストする必要がある。従って、圧縮読み出しテストの効率が悪いという問題がある。
【００１３】
そこで、本発明の目的は、圧縮読み出しテストの効率を高めることができるメモリ回路を提供することにある。
【００１４】
更に、本発明の別の目的は、通常の読み出し動作と異なる動作を可能にして、圧縮読み出しテストの効率を高くすることができるメモリ回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、通常の読み出し時においてＭ個のセグメントのうちＮ個（但しＮ＜Ｍ）のセグメントを選択するメモリ回路において、読み出しテスト時に、Ｍ個のセグメントを全て活性化して、Ｍ個のセグメント内の複数のセンスバッファにより共通のテスト用データバスを駆動することを特徴とする。そのために、コラムデコーダにテスト信号を供給し、それに応答してＭ個のセグメントを活性化するセグメント選択信号を生成する。これにより、選択状態のメモリバンク内の複数のセグメントを同時に選択して読み出しテストをすることができ、圧縮読み出しテストの効率を上げることができる。
【００１６】
上記の目的を達成するために、本発明の別の側面は、それぞれ複数のメモリセルを有するセグメントをＭ個（Ｍは整数）有するメモリ回路において、
前記Ｍ個のセグメントに対して、共通に設けられたのテスト用データバスを有し、
通常の読み出し時において、前記Ｍ個のセグメントのうち同時にＮ個（Ｎは整数でＮ＜Ｍ）のセグメントを活性化し、
圧縮読み出しテスト時に、前記Ｍ個のセグメントを全て活性化して、当該Ｍ個のセグメント内の複数のセンスバッファにより前記共通のテスト用データバスを駆動することを特徴とする。
【００１７】
また、本発明の好ましい実施の形態によれば、更に、コラムアドレス信号をデコードして、前記セグメントにセグメント選択信号を生成するコラムデコーダを有し、
前記コラムデコーダは、更に圧縮テスト制御信号を供給され、前記圧縮テスト制御信号が活性状態の時に、前記コラムアドレス信号にかかわらず前記Ｍ個のセグメントを同時に活性化するセグメント選択信号を生成することを特徴とする。
【００１８】
また、本発明の好ましい実施の形態によれば、前記Ｍ個のセグメントがＬ群（Ｌは整数）に分けられ、前記共通のテスト用データバスは、各群のＭ／Ｌ個のセグメントに共通に設けられ、
前記通常読み出し時は、各群のＭ／Ｌ個のセグメントから１個のセグメントが選択され、前記圧縮読み出しテスト時に、各群のＭ／Ｌ個のセグメントが同時に活性化されて前記共通のテスト用データバスにデータが供給されることを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２０】
図３は、本実施の形態例におけるメモリ回路を示す図である。図３には、メモリデバイス内の複数のメモリバンクのうち、１つのメモリバンクBNK0が示されている。メモリバンクBNK0内には、８個のセグメントSGM0〜SGM7が設けられる。８個のセグメントSGM0−SGM7は、それぞれ４個づつに分離され、セグメントSGM0−SGM3からなる第１のセグメント群SGIと、セグメントSGM4〜SGM7からなる第２のセグメント群SGIIとを構成する。各セグメントには、それぞれ４個づつのセンスバッファＳＢと、書き込みアンプＷＡが設けられ、通常読み出し動作時及び圧縮読み出しテスト時において、活性化状態のセグメント内に設けられた４個のセンスバッファＳＢが同時に活性化される。
【００２１】
第１のセグメント群SGIに対して、第１群の４本の共通データバスcdb0z−cdb3zが設けられ、各セグメント内の４つのセンスバッファＳＢ及び４つの書き込みアンプＷＡにそれぞれ接続される。但し、共通データバスcdb0zは、各セグメントSGM0−SGM3の第１のセンスバッファＳＢ及び書き込みアンプＷＡに共通に接続される。また、共通データバスcdb1zは、各セグメントSGM0−SGM3の第２のセンスバッファＳＢ及び書き込みアンプＷＡに共通に接続される。同様に、共通データバスcdb2z、cdb3zも、各セグメントSGM0−SGM3内の第３及び第４のセンスバッファ及び書き込みアンプにそれぞれ共通に接続される。
【００２２】
第２のセグメント群SGIIに対しても、同様にして第２群の４本の共通データバスcdb4z−cdb7zが設けられ、各セグメント内の第１のセンスバッファＳＢ及び書き込みアンプＷＡに対して共通に共通データバスが接続される。
【００２３】
そして、通常の読み出し動作時には、バンク選択信号cbnk0zに応答して、初段のコラムデコーダcacdecが、２ビットのコラムアドレス信号ca06z、ca07zをデコードして、４つのセグメント選択信号cac0-3zのうち、一つを活性化レベルにする。その結果、第１及び第２のセグメント群SGI、SGIIからそれぞれ１つのセグメントが活性化状態にされる。
【００２４】
各セグメント群SGI、SGIIでそれぞれ選択され活性化状態にされたセグメント、例えばセグメントSGM0、SGM4内の４つのセンスバッファＳＢは、それぞれ第１群及び第２群の共通データバスcdb0z−cdb3z及びcdb4z−cdb7zを駆動する。その結果、８ビットの読み出しデータが８本の共通データバスに出力される。
【００２５】
８本の共通データバスは、それぞれ８個の入出力回路I/Oに接続され、８ビットの入出力信号は、８個の入出力端子DQ0−DQ7から同時に入出力される。その入出力信号は、内部同期クロックCLKに同期して入出力される。
【００２６】
上記の通り、通常書き込み、読み出し動作時において、複数ビットの同時入出力を考慮して、８個のセグメントの内、各セグメント群SGI、SGII内からそれぞれ１つのセグメントを活性化する。そして、各活性化セグメントがそれぞれ４本の共通データバスを駆動し、合計で８本の共通データバスcdb0z−cdb7zが駆動される。それにより、８ビットの読み出しデータの同時出力に対応可能になる。また、８ビット同時書き込みにも対応可能になる。
【００２７】
次に、圧縮読み出しテストについて説明する。図３には、テスト用読み出しデータバス対trdb0x/z、trdb3x/zが、第１のセグメント群SGIと第２のセグメント群SGIIのセンスバッファＳＢにそれぞれ接続される。図３中では１本で示されるが、実際には後述する通り、それぞれ反転レベルを有する１対の構成になっている。また、テスト用の書き込みデータバス対twdb0x/z、twdb3x/zが、第１のセグメント群SGIと第２のセグメント群SGIIの書き込みアンプWAにそれぞれ接続される。このテスト用書き込みデータバス対も１対の構成になっている。これらのテスト用データバス対は、テスト用入出力回路２４を介して、テスト用入出力端子TDQに接続される。
【００２８】
本実施の形態例では、初段コラムデコーダcacdec内の回路が、テスト制御信号test1zが圧縮テスト状態にある場合は、コラムアドレスca06z、ca07zにかかわらず、全てのセグメント選択信号cac0z−cac3zを活性化状態（選択状態、Ｈレベル）にする。その結果、第１及び第２のセグメント群内の４つのセグメントが、全て同時に活性化状態になる。従って、各セグメント内の４つのセンスバッファＳＢは、テスト用読み出しデータバス対trdb0x/z、trdb3x/zに、同時に読み出しデータを出力する。または、各セグメント内の４つの書き込みアンプＷＡは、テスト用書き込みデータバス対twdb0x/z、twdb3x/zから書き込みデータを供給される。
【００２９】
図４は、図１に対応する本実施の形態例における圧縮テスト時のメモリ回路の構成例を示す図である。前述した通り、圧縮テスト時は、セグメント選択信号cac0z−cac3zが全て選択状態になるので、全てのセグメントSGM0−SGM7が活性化状態になる。
【００３０】
図５は、テスト用入出力回路の出力部の例を示す回路図である。テスト用入出回路２４の出力部は、出力トランジスタＰ１，Ｎ２からなる最終段トランジスタに対して、それぞれテスト用読み出しデータバス対trdb0x、trdb0zの信号が供給される。テスト用読み出しデータバス対は、内部同期クロックＣＬＫに応答して導通するトランスファーゲート２６，２７に接続され、読み出しデータは、それぞれ２つのインバータで構成されるラッチ回路３０，３１で保持される。Ｐチャネル側の出力トランジスタＰ１には、テスト用読み出しデータバスtrdb0zの反転信号がそのまま供給され、Ｎチャネル側の出力トランジスタＮ２には、テスト用読み出しデータバス対trdb0xの反転信号がインバータ３３を介して供給される。
【００３１】
複数のセンスバッファＳＢは、それぞれの出力トランジスタN30〜Ｎ45により、共通のテスト用読み出しデータバスtrdb0z、trdb0xにワイヤードオア接続される。従って、同じデータバスに接続される複数の出力トランジスタN30〜N45のうち一つでも導通すると、テスト用読み出しデータバスは、Ｌレベルになり、全ての出力トランジスタが非導通で初めてＨレベルになる。
【００３２】
図６は、圧縮読み出しテストにおけるテスト用読み出しデータバスとテスト用入出力端子のレベルの関係を示す図である。図６の例では、圧縮読み出しテスト時において、時刻Ｔ１では、センスバッファＳＢの全ての出力がＨレベルの時であり、反転側のテスト用読み出しデータバスtrdb0xはＬレベル、非反転側のテスト用読み出しデータバスtrdb0zはＨレベルになる。その結果、入出力回路２４のＰチャネルトランジスタＰ１が導通し、ＮチャネルトランジスタＮ２は非導通になり、テスト用入出力端子TDQは、Ｈレベルになる。その結果、全ての読み出しデータがＨレベルであることが検出される。
【００３３】
時刻Ｔ２では、センスバッファＳＢの全ての出力がＬレベルの時であり、反転側のテスト用読み出しデータバスtrdb0xはＨレベル、非反転側のテスト用読み出しデータバスtrdb0zはＬレベルになる。その結果、入出力回路２４のＮチャネルトランジスタＮ２が導通し、ＰチャネルトランジスタＰ１は非導通になり、テスト用入出力端子TDQは、Ｌレベルになる。その結果、全ての読み出しデータがＬレベルであることが検出される。
【００３４】
そして、センスアンプＳＢの出力がＨレベルとＬレベルが混在する場合は、両テスト用読み出しデータバスtrdb0z、trdb0xは、前述のワイヤードオア接続により、いずれもＬレベルになる。その結果、入出力回路２４の出力トランジスタＰ１，Ｎ２は共に非導通になり、テスト用入出力端子TDQは、高インピーダンス状態になる。この状態は、テスト装置により簡単に検出することができる。
【００３５】
上記のように、圧縮読み出しテストでは、メモリバンク内の８個のセグメントを同時に活性化状態にし、全てのセンスバッファＳＢが共通のテスト用データバス対を駆動する。そして、読み出しデータが全てＨレベル、全てＬレベル、またはＨレベルとＬレベルが混在しているの３つの状態を検出することができる。つまり、テスト書き込みでは同じデータを書き込み、上記の圧縮読み出しテストを行うことにより、４×８＝３２の複数のメモリセルへの書き込みと読み出し動作を同時に行うことができ、テスト時間を圧縮することができる。
【００３６】
図７は、本実施の形態例における初段コラムデコーダcacdecの一例の論理回路図である。図２の従来例と同じ部分には同じ引用番号を与えた。図７の初段コラムデコーダcacdecは、バンク選択信号cbnk0zとコラムアドレスca07z、ca06zに加えて、圧縮テスト制御信号test1zが供給される。ＮＡＮＤゲート５１〜５４がコラムアドレス信号の組み合わせによって活性化レベル（Ｌレベル）を生成することは、従来例と同じである。但し、図７の例では、更に圧縮テスト制御信号test1zの活性化レベル（Ｈレベル）によって、強制的に全てのセグメント選択信号cac00z−cac03zを活性化状態（Ｈレベル）にするために、ＮＡＮＤゲート６１〜６３及びインバータ５７が設けられる。即ち、セグメントを選択する初段コラムデコーダに圧縮テスト制御信号の論理を組み込んで、強制的に全てのセグメントを選択可能にする。
【００３７】
かかる初段コラムデコーダでは、圧縮テスト制御信号test1zが非活性化レベル（Ｌレベル）の時は、通常の動作により、４つのセグメント選択信号cac00z−cac03zのうち、一つのセグメント選択信号が活性化状態（選択状態になる。また、圧縮テスト制御信号test1zが活性化レベル（Ｈレベル）の時は、コラムアドレスにかかわらず、４つのセグメント選択信号cac00z−cac03zが全て活性化状態（Ｈレベル）になる。その結果、８つのセグメントが全て活性化状態に制御される。
【００３８】
図８は、本実施の形態例におけるプリコラムデコーダpcdecの一部の回路例を示す図である。図８は、図３，４におけるセグメントSGM0に対応するプリコラムデコーダpcdecの場合の部分的回路例である。このプリコラムデコーダpcdecには、ｃ系の初段コラムデコーダcacdecにより生成されたセグメント選択信号cac0zと、図示しないａ系の初段コラムデコーダにより生成された８本のコラム選択信号caa0z−caa7zと、同様に図示しないｂ系の初段コラムデコーダにより生成された８本のコラム選択信号cab0z−cab7zの内の１本のコラム選択信号cab0zとが供給される。
【００３９】
このプリコラムデコーダは、Ｎチャネルトランジスタ６８，６９と、Ｐチャネルトランジスタ群６６，６７と、ＣＭＯＳインバータ群６５とで構成される。また、図８のプリコラムデコーダpcdecは、実際のプリコラムデコーダ構成の１／８が示される。即ち、他の７／８の回路は、図８と同様の構成で、ｂ系のコラム選択信号のみが異なる。
【００４０】
図８のデコーダでは、ｂ系のコラム選択信号cab0zとセグメント選択信号cac0zとが共に活性化レベル（Ｈレベル）の時に、Ｎチャネルトランジスタ６８，６９が共に導通し、Ｐチャネルトランジスタ６６，６７が共に非導通となる。従って、８本のａ系のコラム選択信号caa0z−caa7zのうち活性化レベル（Ｈレベル）に対応するプリコラム選択信号pcl00nzがＬレベルに駆動される。即ち、図８のプリコラムデコーダで１／８にデコードされ、残りの７／８のプリコラムデコーダと共に、１／６４にデコードされる。
【００４１】
図４に示されるコラムデコーダC/Decは、そのプリコラム選択信号pcl00nzに対応するコラム選択信号CL0−CL63を活性化状態（選択状態）にし、後述するコラム選択ゲートに供給する。即ち、各セグメント内では、１／６４にデコードされて、６４組のビット線若しくはセンスアンプの内、１組のビット線若しくはセンスアンプが選択され、センスバッファＳＡまたは書き込みアンプＷＡに接続される。尚、各組のビット線数若しくはセンスアンプ数は、４本若しくは４個である。この構成は、後に詳述する。
【００４２】
図９は、本実施の形態例における別の初段コラムデコーダを示す論理回路図である。この回路では、図７の例と異なり、コラムアドレスca06z、ca07z及び圧縮テスト制御信号test1xとが、ＮＡＮＤゲート６５〜６８に供給される。従って、通常動作時には、圧縮テスト制御信号test1xがＬレベルであり、ＮＡＮＤゲート６５〜６８は、コラムアドレスca06z、ca07zをデコードして、出力n0〜n3を出力する。そして、バンク選択信号cbnk0zが選択状態（Ｈレベル）の時は、ＮＡＮＤゲート７０〜７３がそれらの出力n0〜n3を反転し、更に圧縮テスト制御信号test1xが与えられるNORゲート７５〜７８により再度反転され、最後にインバータ８０乃至８３により再反転される。その結果、セグメント選択信号cac00z−cac03zのうちの１つが選択状態（Ｈレベル）になる。バンク選択信号cbnk0zが非選択状態（Ｌレベル）の時は、それらのＮＡＮＤゲート７０〜７３の出力は全てＨレベルになり、セグメント選択信号cac00z−cac03zは全て非選択状態のＬレベルになる。
【００４３】
一方、圧縮テスト制御信号test1xがテスト状態であるＨレベルになると、NORゲート７５〜７８の出力は強制的にＬレベルになり、セグメント選択信号cac00z−cac03zは全て活性化状態（選択状態）のＨレベルになる。従って、全てのセグメントが選択され、圧縮読みだしテストので同時にテストできるメモリセルの数を増やすことができる。
【００４４】
次に、各セグメント内の構成について説明する。
【００４５】
図１０は、本実施の形態例におけるメモリデバイスのより詳細な構成図である。図１０には、特に、複数のメモリセルを有するセグメントの詳細構成が示される。図１０には、８つのセグメントＳＧＭ０〜７が示され、それぞれのセグメントには、コラムデコーダC/Decと、４組のセンスバッファＳＢ及び書込アンプＷＡとが設けられる。
【００４６】
例えば、セグメントＳＧＭ０を例にすると、セグメント内には、複数のメモリセルを有するメモリセルアレイＭＣＡと、センスアンプアレイＳＡＡとが、縦方向（コラム方向）に交互に配置される。そして、上下２列のセンスアンプアレイＳＡＡが１つのメモリセルアレイＭＣＡの両側に設けられ、メモリセルアレイＭＣＡ内にビット線の電位を増幅するセンスアンプがセンスアンプアレイＳＡＡ内に設けられる。
【００４７】
また、メモリセルアレイＭＣＡに対応して、メインワードデコーダMW/DとサブワードデコーダSW/Dが設けられる。メインワードデコーダMW/Dは、８つのセグメント内にワード方向（図中横方向）の全てのサブワードデコーダSW/Dを選択し、その選択されたサブワードデコーダSW/Dのうち、選択されたセグメントに属するサブワードデコーダSW/Dが、ワード線を駆動する。
【００４８】
図１０のセンスアンプアレイＳＡＡ上には、ワード方向（図中横方向）に延びる読み出し用のローカルデータバスrldb#x/zと書込用のローカルデータバスwldb#x/zとが設けられる。尚、ここでデータバスの引用符号におけるx/zは、逆相の信号が供給される１対のデータバスであることを意味する。従って、セグメント内のローカルデータバス１４Ａ，１４Ｂは、それぞれ２対の読み出し用ローカルデータバス線対を有する。図中、上から奇数番目のセンスアンプアレイＳＡＡ上には、読み出し用のローカルデータバスrldb0x/z、rldb1x/zと、書込用ローカルデータバスwldb0x/z、wldb1x/zとが設けられる。また、偶数番目のセンスアンプアレイＳＡＡ上には、読み出し用のローカルデータバスrldb2x/z、rldb3x/zと、書込用ローカルデータバスwldb2x/z、wldb3x/zとが設けられる。従って、セグメント内のローカルデータバスは、４対の読み出し用のローカルデータバスと４対の書込用ローカルデータバスからなる。
【００４９】
セグメントのメモリセルアレイＭＣＡやセンスアンプアレイＳＡＡ上には、ビット方向（図中縦方向）に延びる読み出し用のグローバルデータバスrgdb#x/z（rgdb0x/z〜rgdb7x/z、（＃は数字を代表する。以下同じ））と、書込用のグローバルデータバスwgdb#x/z（wgdb0x/z〜wgdb7x/z）とが設けられる。即ち、グローバルデータバス１６は、読み出し用と書込用のそれぞれ８対のグローバルデータバス線対で構成される。
【００５０】
これらのグローバルデータバスrgdb#x/z、wgdb#x/zは、それぞれのセグメント内に設けられた複数のローカルデータバスrldb#x/z、wldb#x/zの対応するバスに接続される。そして、セグメント内では、４つの読み出し用のグローバルデータバスrgdb0x/z〜rgdb3x/zが、そのセグメントに属する４つのセンスバッファＳＢに接続される。また、セグメント内では、４つの書込用のグローバルデータバスwgdb0x/z〜wgdb3x/zが、そのセグメントに属する４つの書込アンプＷＡに接続される。
【００５１】
そして、それらのセンスバッファＳＢは、図３に示した通り、共通データバス及び共通のテスト用読み出しデータバスに接続され、書込アンプＷＡも、共通のテスト用書込データバスに接続される。
【００５２】
図１１は、セグメント内の１つのメモリセルアレイとその両側のセンスアンプアレイとを示す図である。メモリセルアレイＭＣＡ内には、サブワードデコーダSW/Decで駆動される複数のワード線ＷＬと、それぞれセンスアンプＳ／Ａに接続される複数のビット線対ＢＬ，／ＢＬとが設けられ、それらの交差位置に１トランジスタと１キャパシタで構成されるメモリセルが設けられる。
【００５３】
セグメントに対して設けられたコラムデコーダC/Decは、それぞれコラム選択信号ＣＬを生成する。そのコラム選択信号ＣＬにより導通する図示しないコラムゲートを介して、コラム方向に２組づつ配置される４組のセンスアンプＳ／Ａの出力が、４組の読み出し用ローカルデータバスrldb0x/z〜rldb3x/zに接続される。また、コラム選択信号ＣＬと書込用コラム選択信号swclとにより導通するコラムゲートを介して、４組の書込用ローカルデータバスwldb0x/z〜wldb3x/zが、コラム方向に２組づつ配置される４組のセンスアンプＳ／Ａに接続される。この書込用コラム選択信号swclは、書込用コラム選択信号ドライバswcldrvにより駆動される。
【００５４】
図１１内には、図中左端に上記の４組のセンスアンプＳ／Ａが、右端に同様の４組のセンスアンプＳ／Ａがそれぞれ示される。
【００５５】
図中、メモリセルアレイＭＣＡの上側のセンスアンプアレイＳＡＡ上、若しくはその近傍に、ローカルデータバス群１４Ａが設けられ、メモリセルアレイＭＣＡの下側のセンスアンプアレイＳＡＡ上、若しくはその近傍に、ローカルデータバス群１４Ｂが設けられる。ローカルデータバス群１４Ａは、２対の読み出し用ローカルデータバスrldb0x/z、rldb1x/zと、２対の書込用ローカルデータバスwldb0x/z、wldb1x/zとを有する。また、下側のローカルデータバス群１４Ｂも、２対の読み出し用ローカルデータバスrldb2x/z、rldb3x/zと、２対の書込用ローカルデータバスwldb2x/z、wldb3x/zとを有する。それぞれのローカルデータバス群１４Ａ，１４Ｂに沿って、書込用コラム選択信号swclが配置される。
【００５６】
ワード方向（横方向）に延びるそれぞれ４対の読み出し用ローカルデータバスrldb#x/zと書込用ローカルデータバスwldb#x/zとは、コラム方向（縦方向）に延びるそれぞれ４対の読み出し用グローバルデータバスrgdb#x/zと書込用グローバルデータバスwgdb#x/zとに、それぞれ接続される。そして、このグローバルデータバス群１６は、前述の通り、セグメントに属するセンスバッファＳＢと書込アンプＷＡとに接続される。
【００５７】
図１２は、セグメント内のローカルデータバスとグローバルデータバスの構造を示す図である。図１２には、メモリセルＭＣからビット線対ＢＬ，／ＢＬ、コラムゲート、ローカルデータバス群１４Ａ、グローバルデータバス群１６Ａ、センスバッファＳＢ及び書込アンプＷＡ、そして共通データバス群１０までの構成が示される。図１２の例では、共通データバス群１０が、読み出し専用の共通データバスrcdb0z−rcdb3zと、書き込み専用の共通データバスwcdb0z−wcdb3zとを有し、それぞれがセンスバッファＳＢと書き込みアンプＷＡとに接続される。
【００５８】
メモリセルアレイＭＣＡ内には、ワード線ＷＬとビット線ＢＬとの交差位置に、メモリセルＭＣが配置される。センスアンプアレイＳＡＡ内には、ビット線対ＢＬ，／ＢＬに接続されたセンスアンプＳＡと、トランジスタＮ１０〜Ｎ１７で構成されるコラムゲートと、ローカルデータバス群１４Ａが設けられる。
【００５９】
トランジスタＮ１０〜Ｎ１３は、読み出し用のコラムゲートであり、トランジスタＮ１４〜Ｎ１７は、書込用のコラムゲートである。読み出し時は、コラムデコーダC/Decにより供給されるＨレベルのコラム選択信号ＣＬによって、トランジスタＮ１２，Ｎ１３が導通する。そのとき、センスアンプＳＡによりＨレベルとＬレベルに駆動されたビット線対ＢＬ，／ＢＬに応じて、トランジスタＮ１０，Ｎ１１のいずれか一方が導通し、読み出し用のローカルデータバスrldb0x、rldb0zのいずれか一方がＨレベルに、他方がＬレベルに駆動される。
【００６０】
この時、コラム選択信号ＣＬによりトランジスタＮ１４，Ｎ１５側の導通状態になるが、書込用コラム選択信号swclがＬレベルであるので、トランジスタＮ１６，Ｎ１７が導通せず、ビット線対ＢＬ，／ＢＬが書込用のローカルデータバスwldb0x、wldb0zに接続されることはない。従って、書き込み用ローカルデータバスwldb0x、wldb0zは、例えばプリチャージレベルに維持される。
【００６１】
読み出し用のローカルデータバスrldb0x、rldb0zは、読み出し用のグローバルデータバスrgdb0x、rgdb0zにも接続され、読み出しデータは、グローバルデータバスrgdb0x、rgdb0zを経由して、センスバッファＳＢ０に供給される。センスバッファＳＢは、その読み出し用のグローバルデータバスrgdb0x、rgdb0zの電圧をセンスし、その出力を読み出し用共通データバスrcdb0zに供給する。読み出し用共通データバスrcdb0zは、図示しない出力回路を経由して、データ入出力端子ＤＱ０に伝達され、出力される。
【００６２】
一方、書込動作においては、データ入出力端子ＤＱ０に書込データが供給されると、書込用の共通データバスwcdb0zを経由して、書込データが書込アンプＷＡ０に供給される。この書込データに応じて、書込アンプＷＡ０は、書き込み用のグローバルデータバス線対wgdb0x/zをＨレベルとＬレベルに駆動する。同時に、グローバルデータバス線対wgdb0x/zに接続された書込用ローカルデータバス線対wldb0x/zも駆動されて、ＨレベルとＬレベルになる。
【００６３】
書込動作では、コラム選択信号ＣＬがＨレベルになると同時に、書込用コラム選択信号swclもＨレベルになり、書込用ローカルデータバス線対wldb0x/zは、トランジスタＮ１４〜Ｎ１７を介してビット線対ＢＬ，／ＢＬに接続される。その結果、書込アンプＷＡ０は、グローバルデータバス線対とローカルデータバス線対とを介して、ビット線対を駆動する。
【００６４】
図１２に示される通り、トランジスタＮ１０，Ｎ１１により、読み出し用のローカルデータバス線対と書込用のローカルデータバス線対とは電気的に分離されている。従って、書込アンプＷＡによって書込用のローカルデータバスとグローバルデータバスに加えて、読み出し用のローカルデータバス及びグローバルデータバスとを駆動する必要はない。
【００６５】
図１２から明らかな通り、本実施の形態例では、センスアンプＳＡとデータ入出力端子ＤＱとの間は、全て読み出し用のデータバスと書込用のデータバスとに分離された構成になっている。従って、読み出し動作時に、メモリセルの有効な読み出しデータが、センスアンプ、コラムゲート、ローカルデータバス、グローバルデータバス及び共通データバスを経由してデータ入出力端子ＤＱから出力された直後に、例えば共通データバス内に読み出しデータが残っていても、書込用の別の経路である書込用共通データバス、書込用グローバルデータバス、書込用ローカルデータバスを介して、書込データをビット線対に供給することができる。
【００６６】
図１２には、読み出し用と書込用それぞれ２対のグローバルデータバス１６Ａ（rgdb#x/z、wgdb#x/z）、ローカルデータバス１４Ａ（rldb#x/z、rldb#x/z）しか示していない。残りの半分のグローバルデータバスとローカルデータバスも同様に構成であり、グローバルデータバスは、センスバッファＳＢ２，３及び書込アンプＷＡ２，３にそれぞれ接続される。また、図１２中、テスト用入出力端子ＴＤＱは、それぞれの図示しない入出力回路を介してテスト用の読み出し及び書込データバスtrdb0zとtwdb0zとに接続される。
【００６７】
図１３は、センスバッファ回路の一例を示す回路図である。このセンスバッファ回路は、通常動作時には、読み出し用のグローバルデータバスrgdbx/zの逆相信号を検出し増幅し、ノードｎ５７に検出信号を生成し、インバータ７０及び出力トランジスタＮ２９を介して、読み出し用の共通データバスrdbzを駆動する。また、圧縮テスト時には、圧縮テスト制御信号test1xに応答して、ノードｎ５７，ｎ６０の検出信号を、インバータ７０，７１及び７２，７４、そしてNORゲート７３，７５を介して出力トランジスタＮ３０，Ｎ３１に供給し、そのトランジスタによりテスト用読み出しデータバス線対trdbx/zを駆動する。
【００６８】
センスバッファ回路において、ＰチャネルトランジスタP50、P51は、常時導通状態の負荷回路であり、ノードn50、n51に電流を供給する。センスバッファ・イネーブル信号sbezが非活性状態（Ｌレベル）にある時は、ＰチャネルトランジスタP54、P55が共に導通状態にあり、ノードn52、n53を共にＨレベルにリセットする。同様に、ＰチャネルトランジスタP62、P63が導通し、ノードn57、n60をＨレベルにリセットする。
【００６９】
次にセンスバッファ・イネーブル信号sbezが活性状態（Ｈレベル）になると、ＮチャネルトランジスタN50、N51、N52が導通し、上記のＰチャネルトランジスタP54、P55、P62、P63は非導通状態になる。トランジスタN51、Ｎ52の導通により、ノードn52、n53が共にグランド側に引っ張られ、電位が下がり、トランジスタP52、P53のゲートの低下により共に導通しようとする。
【００７０】
そこで、仮に読み出し用のグローバルデータバスrgdbxがＬレベル、他方のグローバルデータバスrgdbzがＨレベルとする。すると、ノードn50の電位が低下して、トランジスタP52のゲート・ソース間電圧が閾値電圧以上にならず、トランジスタP52は導通しない。一方、ノードn51の電位は低下せずに、トランジスタp53のゲート・ソース間電圧が閾値電圧以上になり、トランジスタP53は導通する。即ち、トランジスタP52とP53による差動動作である。
【００７１】
上記差動動作に伴い、ノードn52は、Ｈレベルに引き上げられたままで、ノードn53はＬレベルに引き下げられる。ノードn52は、トランジスタP59、P60、P61のゲートに接続され、また、ノードn53は、トランジスタP56、P57、P58のゲートに接続されているので、ノードn52及びn53の逆相動作は、更にソースが共通に内部電源Viiに接続されたトランジスタP57、P58及びトランジスタP59、P60の差動アンプ回路により、更に増幅される。トランジスタN53、N54はトランジスタP58、P60に対してカレントミラー回路を構成し、同様に、トランジスタN55、N56はトランジスタP57、P59に対してカレントミラー回路を構成する。即ち、差動回路が２組設けられている。
【００７２】
これらの差動回路により増幅された信号が、ノードn57（Ｈレベル）とn60（Ｌレベル）に出力され、それぞれインバータ７０，７１に供給される。そして、通常読み出し動作時には、インバータ７０のＬレベル出力により、出力トランジスタＮ２９は非導通に維持され、読み出し用共通データバスrdbzは、プリチャージレベルのＨレベルを維持する。上記のグローバルデータバス線の信号が逆の場合は、出力トランジスタＮ２９が導通され、読み出し用共通データバスrdbzは、プリチャージレベルのＨレベルからＬレベルに駆動される。
【００７３】
圧縮読み出し時には、インバータ７０，７１の出力の反転信号により、出力トランジスタN30、Ｎ31が駆動され、いずれか一方のテスト用読み出しデータバスtrdbx/zがプリチャージレベルのＨレベルからＬレベルに駆動され、他方がＨレベルに維持される。それ以降の回路構成は、図５に示した通りである。
【００７４】
図１４は、他の実施の形態例におけるメモリ回路を示す図である。図４とは、テスト用読み出しデータバスの構成を除いては、同じであり、同じ引用番号を与えている。図１４の例では、テスト用の読み出しデータバス線対が、４対trdb0x/z、trdb1x/z、trdb2x/z、trdb3x/z設けられ、それぞれのテスト用読み出しデータバス線対が、２つのセグメントのセンスバッファＳＢに接続される。この場合も、図４の場合と同様に、初段コラムデコーダcacdecにて、圧縮テスト制御信号test1zにより４つのセグメント選択信号を全て選択状態にすることで、全てのセグメントSGM0−SGM7を活性化状態にし、圧縮読み出しテストをより効率的に行うことができる。初段コラムデコーダcacdecの回路構成は、図７または図９に示した回路と同じ構成である。
【００７５】
上記の実施の形態例では、テスト用読み出しデータバスを介して、より多くのセンスバッファからの出力を同時にチェックできることを説明した。同様に、同じ初段コラムデコーダを利用することで、テスト用書き込みデータバスを介して、より多くの書き込みアンプＷＡを介して同時にテスト用データを書き込むことができる。
【００７６】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００７７】
【発明の効果】
以上、本発明によれば、読み出し構成に最適なメモリ回路構成において、圧縮テストの効率をより高くすることができる。
【図面の簡単な説明】
【図１】従来の圧縮リードテストを説明する図である。
【図２】従来例の初段コラムデコーダの回路図である。
【図３】本実施の形態例におけるメモリ回路を示す図である。
【図４】本実施の形態例における圧縮テスト時のメモリ回路の構成例を示す図である。
【図５】テスト用入出力回路の出力部の例を示す回路図である。
【図６】圧縮読み出しテストにおけるテスト用読み出しデータバスとテスト用入出力端子のレベルの関係を示す図である。
【図７】本実施の形態例における初段コラムデコーダの一例の論理回路図である。
【図８】本実施の形態例におけるプリコラムデコーダの一部の回路例を示す図である。
【図９】本実施の形態例における別の初段コラムデコーダを示す論理回路図である。
【図１０】本実施の形態例におけるメモリデバイスのより詳細な構成図である。
【図１１】セグメント内の１つのメモリセルアレイとその両側のセンスアンプアレイとを示す図である。
【図１２】セグメント内のローカルデータバスとグローバルデータバスの構造を示す図である。
【図１３】センスバッファ回路の一例を示す回路図である。
【図１４】他の実施の形態例におけるメモリ回路を示す図である。
【符号の説明】
BNK バンク
SGM0〜SGM7 セグメント
ＳＢセンスバッファ
ＷＡ書き込みアンプ
trdb0x/z、trdb3x/z テスト用読み出しデータバス線対
cacdec 初段コラムデコーダ
pcdec プリデコーダ

Claims

それぞれ複数のメモリセルを有するセグメントをＭ個（Ｍは整数）有するメモリ回路において、
前記Ｍ個のセグメントに対して、共通に設けられ、各セグメント内のセンスバッファと第１の出力トランジスタを介して接続される通常用データバスと、
前記Ｍ個のセグメントに対して、共通に設けられ、各セグメント内のセンスバッファと第２の出力トランジスタを介して接続されるテスト用データバスを有し、
通常の読み出し時において、前記Ｍ個のセグメントのうち同時にＮ個（Ｎは整数でＮ＜Ｍ）のセグメントを活性化して、当該Ｎ個のセグメント内のセンスバッファの出力がそれぞれに対応する通常用データバスを前記第１の出力トランジスタにより駆動し、
圧縮読み出しテスト時に、前記Ｍ個のセグメントを全て活性化して、当該Ｍ個のセグメント内の複数のセンスバッファの出力が当該複数のセンスバッファの第２の出力トランジスタによるワイヤードオア接続で生成される論理和信号により前記共通のテスト用データバスを駆動し、
前記通常の読み出し時において、前記第２の出力トランジスタによる駆動が行われないことを特徴とするメモリ回路。
請求項１において、
更に、コラムアドレス信号をデコードして、前記セグメントにセグメント選択信号を生成するコラムデコーダを有し、
前記コラムデコーダは、更に圧縮テスト制御信号を供給され、前記圧縮テスト制御信号が活性状態の時に、前記コラムアドレス信号にかかわらず前記Ｍ個のセグメントを同時に活性化するセグメント選択信号を生成することを特徴とするメモリ回路。
請求項１において、
前記Ｍ個のセグメントがＬ群（Ｌは整数）に分けられ、前記共通のテスト用データバスは、各群のＭ／Ｌ個のセグメントに共通に設けられ、
前記通常読み出し時は、各群のＭ／Ｌ個のセグメントから１個のセグメントが選択されて前記通常用データバスにデータが供給され、前記圧縮読み出しテスト時に、各群のＭ／Ｌ個のセグメントが同時に活性化されて前記共通のテスト用データバスにデータが供給されることを特徴とするメモリ回路。