KR0135221B1

KR0135221B1 - 짧은 시간대에 외란 테스트를 종결하는 반도체 정적 랜덤 엑세스 메모리 장치

Info

Publication number: KR0135221B1
Application number: KR1019940023955A
Authority: KR
Inventors: 고오지 사나따
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1993-09-24
Filing date: 1994-09-23
Publication date: 1998-04-25
Also published as: JPH0793997A; KR950009746A; US5483488A

Abstract

반도체 정적 랜덤 엑세스 메모리 장치는 메모리 셀의 데이터 보유능력을 보장하기 위하여 고객에게 전달되기 전 외란 테스트를 받게 되며, 표준 전압 영역보다 높은 모드 신호 (MODE)는 외란 테스트가 다수의 메모리 셀 블록에 대해 실행되도록 블록 어드레스 디코더 유니트(15)로 하여금 다수의 열 어드레스 디코더 유니트(14a-14d)를 동시에 구동시키도록 하여, 그로 인하여 외란 테스트를 위한 시간대를 줄이는 것이다.

Description

짧은 시간대에 외란 테스트를 종결하는 반도체 정적 랜덤 엑세스 메모리 장치

제 1도는 종래 기술의 동적 랜덤 엑서스 메모리 장치를 도시한 블록도.

제 2도는 정적 메모리 셀의 구성을 도시한 회로도.

제 3도는 외란 테스트의 테스트 순차를 도시한 플로우챠트도.

제 4도는 판독 사이클 시간과 어드레스 변조간의 관계도.

제 5도는 블록 및 열 어드레스와 반복 테스트 순차간의 관계도.

제 6도는 본 발명에 따른 정적 랜덤 엑서스 메모리 장치의 구성을 도시한 블록도.

제 7도는 블록 어드레스 디코더 유니트와 반도체 정적 랜덤 엑세스 메모리 장치에 조합된 다중 선택 회로를 도시한 논리도.

제 8도는 출력 구동 신호용 신호 버퍼 회로와 반도체 정적 랜덤 엑세스 메모리 장치내에 조합된 모드 신호를 도시한 논리도.

제 9도는 블록 및 열 어드레스와 외란 테스트 순차에서의 어드레스 변조간의 관계도.

제 10도는 본 발명에 따른 출력 구동 신호용 버퍼 회로와 모드 신호를 도시한 논리도.

제 11도는 본 발명에 따른 출력 구동 신호용 버퍼 회로와 또 다른 반도체 정적 랜덤 엑세스 메모리 장치 내에 조합된 모드 신호를 도시한 논리도.

제 12도는 블록 및 열 어드레스와 외란 테스트 순차에서의 어드레스 변조간의 관계도.

＊도면의 주요 부분에 대한 부호의 설명＊

1 및 12 : 메모리 셀 어레이2 : 열 어드레스 버퍼 유니트

3, 14a 내지 14d : 열 어드레스 디코더 유니트

4 : 행 어드레스 버퍼 유니트4 : 행 어드레스 디코더 유니트

6 : 센스 증폭기/행 선택기 유니트7 : 데이타 출력 유니트

8 : 데이타 입력 유니트9a, 9b 및 9c : 신호 버퍼 유니트

11 : 반도체 칩

15, 25 및 35 : 블럭 어드레스 디코더 유니트

22, 26 및 36 : 다중 선택 회로

본 발명은 반도체 정적 랜덤 엑세스 메모리 장치에 관한 것으로, 특히 짧은 시간대에 외란 테스트를 종결하는 반도체 정적 랜덤 엑세스 메모리 장치에 관한 것이다.

제1도는 반도체 정적 랜덤 엑세스 메모리 장치의 전형적인 일예를 도시하고 있는데, 열 및 행으로 배열된 다수의 정적 메모리 셀에 의해 실행되는 메모리 셀어레이(1)를 구비한다. 정적 메모리 셀을 제1도에서 작은 원으로 도시된다. 다수의 워드라인(WLo 내지 WLm)은 제각기 정적 에모리셀의 열과 연관되게 구성된어, 독출 순차 또는 기입순차로 정적 메모리 셀의 열 중의 하나를 선택한다. 다수의 디지트 라인 쌍(DLo 내지 DLn)은 제각기 정적 메모리 셀의 행과 연관되게 구성되어, 선답된 열의 정적 메모리 셀로, 그리고 그로부터 전위차 형태로 데이터 비트를 전달한다.

각각의 정적 메모리 셀은 그 회로 구성이 제2도에 도시된 메모리 회로와 유사하며, 이 열 조합의 저항(R1/R2), 메몰; 노드(N1/N2) 및, 전압 라인(Vcc)와 접지 전압 라인간에 접속된 n-채널증가형 스위칭 트랜지스터(Qn1/Qn2), 연결된 디지트 라인 쌍(DL)의 디지트 라인(DLa 및 DLb)간에 접속된 2개의 n-채널 증가형 스위칭 트랜지스터(Qn3 및 Qn4)를 구비한다. n-채널 증가형 트랜지스터(Qn3 및 Qn4)는 연관된 워드 라인(WL)에 의해 게이트되며, n-채널증가형 스위칭 트랜지스터(Qn1 및 Qn2) 의 게이트 전극은 메모리 노드(N2 및 N1)에 각각 접속된다.

데이타 비트는 메모리 노드(N1 및 N2)간의 전위차 형태로 정적 메모리셀내에 저장되며, n-채널증가형 스위칭 트랜지스터(Qn1 및 Qn2)의 게이트 전극은 메모리 노드(N2 및 N1)에 각각 접속된다.

데이터 비트는 메모리 노드(N1 및 N2)간의 전위차 형태로 정적 메모리 셀내에 저장되며, n-채널 증가형 스위칭 트랜지스터(Qn1 및 Qn2)은 전위차를 유지하기 위해9 턴-온 및 턴-오프된다.

워드 라인(WL)이 고전압 레벨로 여기되고, n-채널 증가형 트랜지스터(Qn3 및 Qn4)는 동시에 턴-온되며, 디지트 라인(DLa 및 DLb)는 메모리 노드(N1 및 N2)에 각각 결합된다. 기입순차시에 있어서, 디지트 라인(DLa 및 DLb)간의 전위차는 N-채널중가형 스위칭트랜지스터(Qn3 및 Qn4)를 통하여 메모리 노드(N1 및 N2)에 전달되어, 메모리 노드(N1 및 N2)간의 전위차 형태로 정적 메모리 셀내에 저장된다. 한편, 전위차는 메모리 노드(N1 및 N2) 로부터 n-채널 증가형 스위칭 트랜지스터(Qn3 및 Qn4)를 통하여 이미 판독 순차로 등화된 디지트 라인(DLa 및 DLb)로 전달된다.

제 1도를 다시 참조하면, 종래 기술의 정적 랜던 엑세스 메모리 장치는 열 어드레스 핀(AXo 내지 AXi)에 접속된 열 어드레스 버퍼 유니트(2) 및 열 어드레스 버퍼 유니트(2)와 워드라인(WLo 내지 WLm)간에 접독된 열 어드레스 디코더 유니트(3)을더 구비한다. 열 어드레스 버퍼 유니트(2)는 열 어드레스 비트를 일시적으로 저장하고, 열 어드레스 프리디코드된 신호(row address predecoded signals)를 생성한다. 열 어드레스 프리디코드된 신호는 열 어드레스 디코더 유니트(3)에 공급되며, 열 어드레스 디코더 유니트(3)는 워드라인(WLo 내지 WLm) 중의 하나를 여기시키기 위해 열 어드레스 피리디코드된 신호에 응답한다. 따라서, 정적 메모리 셀의 열 중의 하나는 열 어드레스 핀(AXo 내지 AXi) 에 공급된 열 어드레스 비트에 기초하여 선택된다.

메모리 셀 어레이(1)는 다수의 메모리 셀 서브 어레이로 분리되며, 열 어드레스 비트의 일부는 판독/기입 순차에서 메모리 셀 서브 어레이 중의 하나를 선택하는데 사용된다. 표준모드와 테스트 모드에서는 오로지 하나의 메모리 셀 서브 어레이만이 작동된다.

종래 기술의 정적 랜던 엑세스 메모리 장치는 또한 행 어드레스 핀(AYo 내지 AYj)에 접속된 행 어드레스 버퍼 유니트, 행 어드레스 버퍼 유니트(4)에 접속된 행 어드레스 디코더 유니트(5) 및, 디지트 라인 쌍(DLo 내지 DLn)과 데이타 버스(BS)간에 접속된 센스 증폭기/행 선택기 유니트(6)을 구비한다. 행 어드레스 비트는 행 어드레스 핀(AYo 내지 AYj)으로부터 행 어드레스 디코더 유니트(5)까지 전달되며, 행어드레스 버퍼 유니트(4)는 프리디코딩을 위해 행 어드레스 비트를 저장한다. 행 어드레스 프리디코드된 신호는 행 어드레스 버퍼 유니트(4)로부터 행 어데르스 디코더 유니트(5)까지 전달되며, 행 어드레스 디코더 유니트(5)는 센스 증폭기/행 선택기 유니트(6)로 하여금 데티타 버스(BS)에 결합되게 한다. 따라서, 열 어드레스 버퍼 유니트(2), 열 어드레스 디코더 유니트(3) 및 워드라인(WLo 내지WLM)는 행 어드레스 버퍼 유니트(4), 행 어드레스 디코더 유니트(5), 센스 증폭기/행 선택기 유니트(6), 및 메모리 셀 어레이(1)로부터 4개의 메모리 셀을 선택하기 위한 디지트 라인 쌍(DLo 내지 DLn)과 연동한다.

종래 기술의 정적 랜던 액세스 메모리 장치는 또한, 테이타 버스(BS)와 4개의 데이타 핀(I/01 내지 I/04)간에 접속된 데이타 출력 유니트(7), 데이타 핀(I/01 내지 I/04)에 접속된 데이타 입력 유니트(8), 및 칩 선택 신호(CS), 출력 구동 신호(OE) 및 기록 구동 신호(WE)로 각각 할당되는 3개의 신호 버퍼 유니트(9a,9b 및 9c)를 구비한다.

동적 저 레벨의 칩 선택 신호(CS)는 버퍼 유니트(9a) 내에 저장되며, 버퍼 유니트(9a)는 칩 선택 신호(CS)로부터 제1 구동 신호(EBL1)를 생성한다. 제1 구동 신호(EBL1)는 열 어드레스 버퍼 유니트(2)에 공급되며, 행 어드레스 버퍼 유니트(4) 및 버퍼 유니트(9b 및 9c)는 이들 유니트(2, 4, 9b 및 9c)를 구동한다.

동적 저 레벨의 출력 구동 신호(OE)는 버퍼 유니트(9b) 내에 저장되며, 버퍼 유니트(9b)는 출력 구동 신호(OE)로부터 제2 구동 신호(EBL2)를 생성한다. 출력 구동 신호(OE)는 판독 순차에서 동적 저 레벨로 변화되며 , 제2 구동 신호(EBL2)는 출력 데이타 유니트(7)를 구동한다. 그후, 데이타 출력 유니트(7)는 전위차로부터 40비트 출력 데이타 신호를 데이타 버스상에 산출하며, 4-비트 출력 데이타 신호를 데이타 핀(I/01 내지 I/04)에 공급한다.

기록 구동 신호(WE)는 기입 순차에서 동적 저 레벨로 변화하며, 버퍼 유니트(9c)는 기록 구동 신호(WE)로부터 제3 구동 신호(EBL3)를 생성한다. 제3 구동 신호(EBL3)는 데이타 입력 유니트(8)에 공급되어 데이타 공급 유니트(8)를 구동시킨다. 제3 구동 신호(EBL3)로 구동되는 데이타 입력 유니트(8)은 4-비트 입력 데이타 신호로부터 4개의 전위차를 생성하며, 4개의 전위차는 데이타 버스(BS)에 공급된다.

따라서, 종래 기술의 정적 랜덤 엑세스 메모리 장치가 판독 순차로 동작하는 동안, 4개의 데이타 비트는 메모리 셀 어레이(1)로부터 전위차 형태로 데이타 버스(BS)에 전달되며, 4개 판독 데이타 비트를 나타내는 4-비트 출력 데이타 신호 데이타 출력 유니트(7)를 통하여 4개의 데이타 핀(I/01 내지 I/04)으로 전달된다. 한편, 만

일 종래 기술의 정적 랜덤 엑세스 메모리 장치가 기입 순차를 수행한다면, 데이타 입력 유니트(8)는 4-비트 입력 데이타 신호를 4개의 전위차로 변환하며, 4개의 전위차는 선택된 4개의 디지트 라인 쌍을 통하여 내부에 저장하기 위해, 선택된 정적 메모리 셀로 전달된다.

종래 기술의 정적 랜덤 엑세스 메모리 장치는 고객에게 전달되기 전에 다양한 테스트를 받게 되며, 그 테스트 중의 하나는 외란 테스트로서 공지되어 있다.

전술한 바와 같이, 정적 메모리 셀은 메모리 노드(N1 및N2)간의 전위차 형태로 데이타 비트를 저장하며, 메모리 노드(N1 및 N2) 는 저항(R1 및 R2)를 통하여 전압 라인(Vcc)로, 그리고 n-채널 증가형 스위칭 트랜지스터(QN1 또는 Qn2)를 통하여 전위차 유치를 위해 접지 전압 라인에 선택적으로 접속된다. 각각의 저항(R1 및 R2)는 수 테라-오옴(tera-ohm)이며, 각각의 N-체널 증가형 스위칭 트랜지스터(Qn1 및 Qn2)는 온-상태에서 수백 오옴을 제공한다. 이러한 이유 때문에, n-채널 증가형 스위칭 트랜지스터(Qn3 및 Qn4)가 메모리 노드(N1 및 N2)를 디지트 라인(DLa 및 DLb) 으로부터 격리되는 동안, 메모리 노드는 예를 들어, 양(positive) 전압 레벨(Vcc)에서 유지되며, 다른 메모리(N2)는 접지 전압 레벨에 대략 일치하게 된다.

종래 기술의 정적 랜덤 엑세스 메모리 장치가 판독 순차를 개시할 경우, 디지트 라인(DLa 및 DLb)는 처음에는 양전압 레벨(Vcc)에 동화되며, n-채널 증가형 스위칭 트랜지스터(Qn3 및 Qn4)는 워드 라인(WL)의 선택에 따라 양전압 레벨(Vcc)을 메모리 노드(N1 및 N2)에 전달한다. 만일 메모리 노드(N2)가 n-채널 증가형 스위칭 트랜지스터(Qn1)의 임계치를 초과할 경우, n-채널 증가형 스위칭 트랜지스터는 턴-온하고, 메모리 노드(N1)에 양전압 레벨(Vcc)을 풀-다운(pull-down)한다. 메모리 노드(N1 및 N2)간에 전위차가 바람직하지 않게 역전되는 것을 방지하기 위하여, 제조자는 온 저항의 큰 비율을 갖도록 n-채널 증가형 스위칭 트랜지스터(Qn1/Qn2 및 Qn3/Qn4)를 설계하며, 상기 바람직하지 않은 역전을 n-채널 증가형 스위칭 트랜지스터(Qn1/Qn2/Qn3/Qn4)가 설계 비율 내에 있는 한 좀 처럼 발생되지 않는다.

그러나, 제조 공정중의 불안정은 n-채널 증가형 스위칭 트랜지스터간(Qm1/Qn2 및 Qn3/Qn4)간의 비율을 바람직하지 않게 변화시키며, 외란 테스트는 정적 메모리 셀이 설계비율을 벗어난 결함 발생을 감식하는 것을 목적으로 한다. 외란 테스트에 있어서, 각각의 워드라인은 메모리노드의 양전압 레벨(Vcc)로의 복귀전에 반복적으로 여기화된다. 저항(R1 또는 R2)가 수-테라 오옴이기 때문에, 상기 복귀는 양전압 레벨(Vcc)로부터 쇠퇴하는 것보다 비교적 느리며 전위차를 역전시킴으로써 결함이 있는 메모지 셀을 활성화 시키기 위하여 반복적인 동작이 예상된다.

제3도는 외란 테스트 순차를 도시한 것이다. 먼저 종래 기술의 정적 랜덤 엑세스 메모리 장치는 진단시스템(도시 않됨)에 접속되며, 각 워드 라인을 여기화 시키기 위한 사이클 시간은 제4도에 도시된바와 같이 제조자에 의해 보장된 판독 사이클 시간보다 짧다. 열 어드레스 비트 영역은 열 어드레스(A)와 상보열 어드레스(A)간에 변화되며, 열 어드레스(A)와 상보 열 어드레스(CA)간의 어드레스 변화는어드레스 변조로 불리워진다. 어드렛 변조는 진단 시스템으로 하여금 결함이 있는 정적 메모리 셀의 접속 여부를 인지하도록 열 어드레스(A) 할당된 워드 라인과 상보 열 어드레스 할당된 워드 라인이 교대로 검사하도록 하게 한다. 열 어드레스 변화는 위드 라인의 작동 시간이 산출물 사이에서 일정하지 않기 때문에 가변적이다. 그러므로, 만일 외란 테스트가 고정된 시간에서 수행되는 경우 결함이 있는 메모리 셀은 작동하지 않게 된다. 행 어드레스는 외란 테스트에서 정적 랜덤 엑세스 메모리 장치에 제공되지 않는다.

제3도를 참조하면, 진단 시스템은 값 0를 단계(S1)에 의한 바와 같이 내부 레지스터에 할당된 플레그(F)로 기록하며, 단계(S2)에 의한 바와 같이 테스트 비트를 메모리 셀 어레이(1)의 정적 메모리 셀 모두 내로 기록하기 위해 기입순차를 반복한다.

진단 시스템은 단계(S3)로 진행하며, 열 어드레스를 증가시킨다. 진단 시스템은 단계(S3)에서의 제1 수행으로 0의 열 어드레스를 공급하며, 연속적으로 제1 수행후에 단계(S3)에서 열 어드레스를 증가시킨다. 진단 시스템은 단계(S4)로 진행하며, 선답된 열 어드레스 활당된 정적 메모리 셀 번째 외란 테스트를 받게 된다. 상세하게는 진단 시스템은 열 어드레스 디코더 유니트(3)으로 하여금 열 어드레스 0 할당된 워드 라인(WLo)을 여기시키고ㅡ 시간 기간(Ta : 제4도 참조)를 유지하도록 한다. 시간 기간(Ta)이 초과하면, 진단 시스템은 열 어드레스 디코더 유니트(3)로 하여금 열 어드레스 0의 상보 열 어드레스 할당된 워드 라인(WLo로부터 WLm)까지 선택된 워드 라인을 변화시키고, 시간 기간(Trc-Ta)동안 고전압 레벨로 워드 라인(WLm)을 유지하도록 한다. 진단 시스템은 열 어드레스를 다시 제로로 변화시키고, 열 어드레스 디코더 유니트(3)로 하여금 워드 라인(WLo)를 유지토록 한다. 그 이후, 진단 시스템은 열 어드레스 디코더 유니트(3)로 하여금 워드 라인(WLo)에서 워드 라인(WLm)까지 선택된 워드 라인을 변화시키도록 하며, 일정시간 기간(Trc-Tb)을 변화시키며, 워드 라인(WLo 및 WLm)상에 외란 테스트를 n번 반복한다.

워드 라인(WLo 및 WLm)상의 외란 테스트가 종결되며, 진단 시스템은 모든 워드 라인(WLo 내지 WLm)이 외란 테스트을 이미 받았는지의 여부를 인지하도록 단계(S5)로 진행한다.

단계(S5)에서의 응답이 부정적이면, 진단시스템은 단계(S3)로 복귀하며 단계(S3 내지 S5)로 구성된 루프를 되풀이 한다.

진단시스템이 워드 라인(WLo 내지 WLm)모두에 대해 외란 테스트를 수행하였을 경우, 단계(S5)에서의 응답은 예로 변하며, 진단 시스템은 연속적으로 단계(S6)에 도시된 바와 같이 정적 메모리 셀 모두로부터 테스트 비트를 독출한다. 진단 시스템은 독출 테스트 비트를 검사한다. 만일 역전이 발생하였다면, 정적 랜덤 엑세스 메모리 장치는 결함이 있게 된다.

한편, 어떠한 역전도 발생되지 않으며, 그 진단 시스템도 플래그(F)가 제로로 되는지의 여부를 단계(S7)에 의해 검사한다. 만일 단계(S7)에서의 응답이 긍정적이면, 진단 시스템은 단계(S8)를 진행하며 반대 논리 레벨의 테스트 비트를 모든 정적 메모리 셀에 기록한다. 연속적으로, 진단 시스템은 단계(S9)에 의해 플래그를 1로 변화시키고, 단계(S3 내지 S5)로 구성된 루프를 반복한다.

모든 워드 라인(WLo 내지 WLm)의 외란 테스트 후에 진단 시스템은 바람직하지 않은 역전이 발생되는지의 여부를 인자하도록 모든 정적 메모리 셀로부터 테스트 비트를 독출한다. 만일 역전이 발생하면, 그 산물은 결함을 가진다. 한편, 독출 테스트 비트 모두가 기입 테스트 비트와 정합되면, 진단시스템은 다시 단계()에서 플래그가 제로로 되는지의 여부를 검사한다.

플래그(F)가 단계(S9)에서 1로 변화되기 때문에, 단계(S7)에서의 응답은 부정적이 되며, 진단 시스템은 각각의 정적 메모리 셀의 메모리 노드(N1 및 N2)가 데이타 정보를 유지하기 위해 우수하다는 것을 확인한다. 그후, 진단 시스템은 제조자가 정적 랜덤 엑세스 메모리 셀 장치를 보증할 수 있다는 것을 진단하며, 테스트 순차를 종결한다.

이 실시예에 있어서, 열 어드레스 비트는 i이며, 열 어드레스는 2 i+1이 되며, 제3도에 도시된 외란 테스트 순차는 2i+1/2번 반복된다. 예를 들어, 만일 i가 3이면, 진단 시스템은 제5도에 도시된 바와 같이 외란 테스트 순차를 8번 반복할 필요가 있고, 상부라인은 주어진 비트 스트링의 상보 비트 스트림을 가리킨다.

정적 랜덤 엑세스 메모리 장치는 집적도를 진일보하게 증가시키면, 따라서 열 어드레스를 증가시킨다. 한편, 회로 성분(R1/R2 및 Q1/Q2/Q3/Q4)은 소형화되며, 프로세스 순차의 불안정에 따라 많은 영향을 받을 수 있다. 이는 진단 시스템이 외란 테스트를 위한 시간 기간이 많이 소모되는 결과를 초래하며, 이 연장된 기간은 정적 랜덤 엑세스 메모리 장치의 단가를 높이는 결과가 된다.

그러므로, 본 발명의 목적은 짧은 시간 기간내에 외란 테스트를 종결하는 정적 랜덤 엑세스 메모리 셀 장치를 제공하는 데에 있다.

상기 목적을 달성하기 위해, 본 발명은 연관된 열 어드레스 디코더 유니트를 활성화 시킴으로써 다수의 메모리 셀 서브 어레이가 외란 테스트를 동시에 받도록 제안한다.

본 발명에 따르면, 기준 모드와 테스팅 모드를 가진 반도체 정적 랜덤 엑세스 메모리 셀 장치를 제공하는데,상기 반도체 정적 랜덤 엑세스 메모리 셀 장치는 a)각각 다수의 어드레스 가능한 메모리 셀에 의해 수행되는 다수의 메모리 셀 서브 어레이 내로 분리되는 메모리 셀 어레이; b)상기 다수의 메모리 셀 서브 어레이와 제각기 연관되고, 선택된 메모리 셀은 엑세스 가능하게 하기 위해 연관된 메모리 셀 서브 어레이의 상기 어드레스 가능한 메모리 셀에 선택적으로 결합되는 다수의 세트의 워드 라인; c) 상기 다수의 메모리 셀 서브 어레이와 제각기 연관되고, 선택된 메모리 셀로부터 그리고 여기에 전위차 형태로 데이타 비트를 전달하기 위해 연관된 메모리 셀 서브 어레이의 상기 메모리 셀이 선택적으로 접속되는 다수의 세트의 디지털 라인 쌍; d) 상기 다수의 세트의 워드 라인과 제각기 연관되고, 제각기 외부 열 어드레스 비트에 의해 특징화된 연관된 세트의 워드 라인 중의 하나를 여기시키기 위해 제1 구동 신호에 응답하는 다수의 열 어드레스 디코더 유니트; e) 상기 표준 모드에서 상기 다수의 열 어드레스 디코더 유니트 중의 하나에 상기 제1 구동 신호를 공급하기 위해 외부 블록 어드레스 비트에 응답하는 블록 어드레스 디코더 유니트; f) 제2 구동 신호를 생성하기 위해 상기 테스트 모드를 나타내는 제1 상태에서 외부 제어 신호(MODE)에 응답하는 제어 수단; 및 g) 상기 제2 구동 신호로 구동되고, 상기 블록 디코더로 하여금 상기 테스트 모드에서 하나 이상의 열 어드레tm 디코더 유니트에 상기 제1 구동 신호를 공급케 하도록 동작하는 다중 선택 회로를 포함한다.

이하, 본 발명은 첨부된 도면을 참조하여 더욱 상세히 설명된다.

제1 실시예

제6도를 참조하면, 본 발명이 채용하고 있는 반도체 정적 랜덤 엑세스 메모리는 반도체 칩(11)상에 제조된다. 반도체 정적 랜덤 엑세스 메모리 장치는 데이타 비트를 기록 및 판독하기 위한 표준 모드와 고객에게 전달되기 전에 검사를 위한 테스트 모드로 선택적으로 들어간다.

반도체 정적 랜덤 엑세스 메모리 장치는 4개의 메모리 셀 서브 어레이(12a, 12b, 12c 및 12d)로 분리된 메모리 셀 어레이(12)를 구비하며, 각각의 메모리 셀 서브 어레이(12a 내지 12d) 각각은 각각 작은 원으로 도시된 다수의 정적 메모리 셍에 의해 실행된다. 각각의 메모리 셀 서브 어레이(12a, 12b, 12c 또는 12d)의 다수의 정적 메모리 셀은 열 및 행으로 배열된다. 정적 메모리 셀의 회로 구성은 제2도에 도시된 종래 기술 것과 유사하며, 그에 대한 설명은 설명의 간략화를 위하여 생략하기로 한다. 정적 랜덤 엑세스 메모리 셀에 대한 설명을 참조하려는 경우 제2도에 사용된 도면 부호는 동일한 구성을 나타낸다.

만도체 정적 랜덤 엑세스 메모리 장치는 각각이 메모리 셀 서브 어레이(12a 내지 12d)와 연관된 다수의 세트의 워드 라인(WL10-WL1m, WL20-WL2m, WL30-WL3m 및 WL40-WL4m)을 포함한다. 각각 세트의 워드 라인(WL10-WL1m, WL20-WL2m, WL30-WL3m 또는 WL40-WL4m)은 연관된 메모리 셀 서브 어레이 내에 포함된 각 열의 메모리 셀의 n-채널 증가형 스위칭 트랜지스터(Qn3 내지 Qn4)의 게이트 전극에 접속된다. 메모리 셀 서브 어레이(12Q 내지 12b)는 제각기 블럭 어드레스에 할당되고, 열 어드레스는 각 세트의 워드 라인(WL10-WLm, WL20-WL2m, WL30-WL3m 및 @L40-WL4m)에 각각 할당된다.

반도체 정적 랜덤 엑세스 메모리 장치는 또한 메모리 셀 서브 어레이(12a 내지 12d)와 각각 연관된 다수 세트의 디지트 라인 쌍(DL10-DL1n, DL20-Dl2n, DL30-Dl3n 및 DL40-Dl4n)을 구비한다. 각 세트의 디지트 라인 쌍 (DL10-Dl1n, Dl20-Dl2n, Dl30-Dl3n 또는 Dl30-Dl4n)은 각 행의 정적 메모리 셀 내의 n-채널 증가형 스위칭 트랜지스터 (Qn3 및 Qn4)의 드레인 전극에 접속된다. 워드 라인의 하나가 여기화되면, 그에 접속된 n-채널 증가형 스위칭 트랜지스터(Qn3 및 Qn4)는 턴-온하며, 정적 메모리 셀의 메모리 노드(N1 및 N2 )는 n-채널 증가형 스위칭 트랜지스터(Qn3 및 Qn4)를 통하여 연관된 디지트 라인 쌍에 제각기 접속된다.

이 실시예에서, 각 세트(DL10-Dl1n, Dl20-Dl2n, Dl30-Dl3n 또는 Dl30-Dl4n)의디지트 라인 쌍 모두가 그룹화되며, 행 어드레스는 각각 디지트 라인 그룹에 할당된다.

반도체 정적 랜덤 엑세스 메모리 장치는 또한 어드레스 핀(AXO 내지 AXi)에 접속된 어드레스 버퍼 유니트(31), 4개의 열 어드레스 디코더 유니트(14a, 14b,14c 및 14d) 및 블럭 어드레스 디코더 유니트를 포함하며, 어드레스 핀(AXO 내지 AXi)에 공급된 외부 어드레스 비트는 블럭 어드레스의 하나와 열 어드레스의 하나를 나타낸다. 어드레스 버퍼 유니트(13)는 어드레스 핀(AXO내지 AXi)에서 외부 어드레스 비트로부터 블럭 어드레스 프리디코드된 신호와 열 어드레스 프리디코드된 신호를 생성한다.

외부 어드레스 비트(AXO 및 AXi)는 선택된 블럭 어드레스를 나타내며, 블럭 어드레스 디코더 유니트(15)는 블럭 어드레스 디코드된 신호(BL1, BL2, BL3 및 BL4)의 하나를 동적 레벨로 변화시키기 위해 표준 모드내에서 블럭 어드레스 프리디코드된 신호(AXO, CAXO, AX1 및 CAX1)에 응답한다. 동적 레벨의 블럭 어드레스 디코드된 신호(BL1 내지 BL4)는 제1 구동 신호로 작동한다.

제7도를 참조하면, 블럭 어드레스 디코더 유니트(15)가 상세히 도시되어 있으며, NAND 게이트(NA1)와 인버터(INV1, INV2 및 INV3)로 된 제1 열 조합 NAND 게이트(CN2), 인버터(1 NV4), NOR 게이트(NR2) 및 인버터(INV5)로 된 제2열 조합, NAND게이트(NA3), 인버터(1NV6), NOR게이트(NR2) 및 인버터(INV1)로 된 제3열 조합, 및 NAND 게이트(NA4) 및 인버터(INV8,INV9 및 INV10)로 된 제4열 조합을 구비한다. 블럭 어드레스 프리디코드된 신호(AXO,CAXO, AX1 및 CAX1)는 NAND 게이트(NA1 내지 NA4)에 선택적으로 공급되어 인버터(INV3, INV5, INV7 및 INV10)중의 하나로 하여금 블럭 어드레스 디코드된 신호(B1, B2, B3 또는 B4)를 동적 고레벨로 변화되도록 한다.

제6도를 참조하면, 열 어드레스 디코더 유니트(14a 내지 14D)는 우드 라인 세트(WL-WL1m, WL20- WL2m, WL30-WL3m 및 WL40-WL4m)와 제각기 연관되며, 블럭어드레스 디코드된 신호(BLA-BL4)로 선택적으로 구동된다. 동적 레벨의 블럭 어드레스 디코드된 신호로 구동되는 열 어드레스 디코더 유니트 중의 하나는 표준 모드에서 연관된 세트의 워드 라인 중의 하나를 여기화하기 위해 열 어드레스 프리디코드된 신호에 응답한다. 따라서, 오직 하나의 열 어드레스 디코더 유니트는 표준 모드에서 전력을 소모하며, 반도체 정적 랜덤 엑세스 메모리 장치는 전력 소모를 줄인다.

반도체 정적 랜덤 엑세스 메모리 장치는 또한 행 어드레스 중의 하나를 나타내는 외부 어드레스 비트에 할당된 비트에 할당된 어드레스 핀(AYO 내지 AYj)에 접속되는 어드레스 버퍼 유니트(16), 어드레스 버퍼 유니트(16)에 접속된 행 어드레스 디코드 유니트(17) 및, 다수 세트의 디지트 라인 쌍(DL10-Dl1n, Dl20-Dl2n, Dl30-Dl3n 및 Dl30-Dl4n)과 데이타 베이스 버스(BS)간에 접속된 센스 증폭기/행 선택기(18)를 구비한다.

어드레스 버퍼 유니트(16)은 외부 어드레스 비트로부터 행 어드레스 프리디코드된 신호를 생성하며, 그 행 어드레스 디코드된 신호를 행 어드레스 디코더 유니트(17)에 공급한다.

행 어드레스 디코더 유니트(17)는 행 어드레스 디코드된 신호 중의 하나를 동적 레벨로 변화시키기 위해 행 어드레스 프리디코드된 신호에 응답한다. 센스 증폭기/행 선택기 유니트(18)는 행 어드레스 디코드된 신호로 제어되며, 디지트 라인 쌍 그룹 중의 하나를 데이타 버스(BS)에 전달 한다. 센스 증폭기는 독출 데이타 비트를 나타내는 전위차를 발생한다.

반도체 정적 랜덤 엑세스 메모리 장치는 또한 신호 버퍼 회로(19a, 19b 및 19c)를 구비하며, 칩 구동 신호(CS), 출력 구동신호(OE) 및 기록 구동 신호(WE)는 표준모드에서 신호버퍼 회로(19a 내지 19c)에 공급된다.

신호 버퍼 회로(19a 내지 19c)는 동적 저레벨의 칩 구동신호(BS)로부터 구동신호(EBL11)를 생성하며, 어드레스 버퍼 유니트(13 및 16)와 다른 신호 버퍼 회로(19b 및 19c)를 구동한다. 신호 버퍼회로(19b 및 19c)는 구동신호(EBL12)와 동적 저레벨의 출력 구동 신호(OE)로부터 구동 신호(EBL13)와 표준모드에서 동적 저레벨의 기록 구동 신호(WE)를 생성한다.

신호 버퍼회로(19b)는 테스팅모드에서 모드 제어 신호(MODE)로부터 제어신호(CTL)를 생성한다. 제8도에서 도시되는 바와 같이, 신호 버퍼 회로(19b)는 구동 신호(EBL12)를 생성하기 위해 일련의 인버터(INV11, INV12, INV13 및 INV14) 조합과 상보 인버터(Qp5 및 Qp6), 외부 신호 핀과 상보 인버터(Qp5) 간에 접속된 일련의 다이오드 (D1 및 D2)조합과 상보 인버터(Qp5 및 Qp6)의 공통 드레인 노드(N3)에 접속된 일련의 인버터 (INV15 및 INV16)조합을 구비한다.

표준모드에서, 출력 구동 신호(OE)는 양 전압 레벨(Vcc)과 접지 전압 레벨 사이에서 변화되며, 일련의 인버터 조합 (INV11 내지 INV14)을 양 전압 레벨(Vcc)와 접지 전압 레벨사이에서 구동 신호(EBL12)를 변화시킨다. 그러나, 양 전압 레벨(Vcc)은 다이오드(D1 및 D2)를 통하여 낮아지며, p-채널 증가형 스위칭 트랜지스터(Qp5)는 턴-오프된다. 이러한 이유 때문에, n-채널 증가형 스위칭 트랜지스터(Qp6)는 공통 드레인 노드(N3)를 풀-다운하며, 일련의 인버터(INV15 및 INV16) 조합은 비동적 저레벨로 제어 신호(CTL)를 유지시킨다.

진단 시스템(20 : 제6도 참조)이 반도체 동적 랜덤 엑세스 메모리 장치를 외란 테스트 받게 하는 동안, 모드 신호(MODE)는 양 전압 레벨(Vcc)이상으로 부스트(boost)된다. 모드 신호는 n- 채널 증가형 스위칭 트랜지스터 (Qp5)의 임계치(Vtp)와 다이오드(D1 또는 D2)의 순방향 바이어스 전압(Vf)의 2배의 합만큼 양 접압 레벨(Vcc)보다 작다. 그 후 p-채널 증가형 스위칭 트랜지스터(Qp5)는 턴-온되고,-채널 증가형 스위칭 트랜지스터(Qn6)는 턴-오프된다. 그 결과, 제어 신호(CTL)는 동적 고레벨로 변화된다. 제어 신호는(CTL)는 제2의 구동 신호로 작용한다.

제6도를 다시 참조하면, 반도체 정적 랜덤 엑세스 메모리 장치는 또한 데이타 버스(BS)와 입력 및 출력 데이타 핀(I/01 내지 I/ok)간에 접속된 출력 데이타 제어기(20), 데이타 버스(BS)와 입력 및 출력 데이타 핀(I/01 내지 I/ok)간에 접속된 입력 데이타 제어기(20) 및 블럭 어드레스 디코더 유니트(15)와 연관된 다중 선택 회로를 구비한다.

반도체 정적 랜덤 엑셋, 메모리 장치가 표준모드에서 동작하는 동안, 출력 데이타 제어기(20) 및 입력 데이타 제거기(21)는 구동신호(EBL12와 EBL13)로 선택적으로 구동된다. 즉, 출력 데이타 제어기(20)가 구동 신호(EBL12)로 구동될 시에 출력 데이타 제어기(20)는 데이타 버스(BS)상의 전위차로부터 다중-비트 출력 데이타 신호를 생성하며, 당중-비트 출력 데이타 신호는 데이타 핀 (I/₁내지 I/_ok)에 공급된다. 한편, 입력 데이타 제어기(21)는 데이타 핀(내지)에서 다중-비트 입력 데이타 신호로부터 전위차를 발생시키며, 그 전위차는 데이타 버스()를 통하여 센스 증폭기/행 선택기 유니트(18)에 공급된다.

다중 선택 회로(21)는 2개의 블럭 디코드된 신호를 동적 레벨로 동시에 변화시키기 위해 제어 신호(TL)에 응답한다. 제7도 도시된 바와 같이, 다중 선택 회로(21)는 인버터(INV8)와 NOR 게이트(NR2)간에 그리고 인버터(INV1)와 NOR 게이트(NR1)간에 접속된 2개의 전달 게이트(TG1 및 TG2) 및 상보 제어 신호를 생성하기 위해 2개의 인버터 (INV15 및 INV16) 를 포함한다. 그 실시예에 있어서, 전달 게이트(TG1) 및 인버터(INV5)와 전달 게이트(TG2) 및 인버터 (INV6) 각각은 전달 유니트를 형성한다. 인버터(INV1 및 INV8)의 출력 노드는 제1 중간 노드로서 작용하며, NOR 게이트(NR1 및 NR2)의 입력 노드는 제2 중간 노드로서 작용한다.

제어 신호가(CTL)가표준모드에서 비동적 저레벨 내에 있는 동안, 전달 게이트(TG1 및 TG2)는 턴 오프되며, NOR 게이트(NR1 및 NR2)는 인버터로서 동작한다.

한편, 제어신호가 테스팅모드에서 고전압 레벨로 변화되면, 전달 게이트(TG1 및 TG2)는 턴-온 되며 인버터(INV8 및 INV1)는 NOR 게이트(NR 및 NR1)에 전기적으로 접속된다. 이러한 이유때문에, 외부 어드레스 비트(AX0 및 AX1)가 블럭 어드레스 디코드된 신호(B1 또는 B4)를 선택하면, 블럭 어드레스 디코더 유니트(150는 블럭 어드레스 디코드된 신호(B1 또는 B4)를 동적 고레벨로 변화시키며, 다중 선택회로(21)는 블럭 어드레스 디코드된 신호(또는) 를 동시에 변화시킨다. 그결과, 2개의 열 어드레스 디코더 유니트(12a 내지 12d)는 동시에 구동되며, 열 어드레스 프리 디코드된 신호에 응답하게 된다. 진단 시스템(20)은 제3도에 도시된 테스트 순차를 반복적으로 실행하며, 선택된 2개의 서브 어레이의 정적 메모리 셀을 외란 테스트를 동시에 받게 된다. 이는 외란 테스트가 종래의 정적 랜덤 엑세스 메모리 장치에 의해 소요되는 시간 간격의 절반 이내에 종결되는 결과를 만든다.

2개의 외부 어드레스 비티 및 2개의 외부 어드레스 비트가 블럭 어드레스 및 열 어드레스를 나타낸다고 가정하면, 테스트 순차는 제9도에 도시된바와 같이 오직 4번만 반복한다. 진리(TRUE) 및 상보(COMPLE MENT)는 워드 라인이 할당된 열 어드레스와 워드라인이 할당된 상보 열 어드레스를 나타낸다.

상술한 설명으로부터 알 수 있는바와 같이, 다중 선택 회로(21)는 블럭어드레스 디코더 유니트(15)로 하여금 2개의 열 어드레스 디코더 유니트(12a 내지 12d)를 동시에 구동케 하며, 선택된 열 어드레스 디코더 유니트와 연관된 메모리 셀서브 어레이는 유사하게 외란 테스트는 받게 된다. 그 결과, 외란 테스트는 가속되며, 종래 기술 장치에 의해 소요되는 시간간격의 절반 이내에 종결된다.

제2 실시예

제10도를 참조하면, 블럭 어드레스 디코더 유니트(25)는 다중 선택 회로(26)과 연관된다. 블럭 어드레스 디코더 유니트(25)와 다중선택 회로(26)는 본 발명에 따른 반도체 정적 랜덤 엑세스 메모리 장치의 일부를 구성한다. 제2 실시예의 다른 구성 유니트 및 회로는 제1 실시예의 것과 유사하므로, 그 설명의 중복을 피하기 위해 그에 대한 설명은 생략키로 한다.

블럭 어드레스 디코더 유니트(25)의 회로 구성은 블럭 어드레스 디코더 유니트(15)의 것과 동일하며, 블럭 어드레스 디코더 유니트(15)의 대응하는 구성성분은 동일한 부호로 병기된다.

다중 선택 회로(26)는 제어 신호(CTL)의 상보 신호를 생성하기 위해 인버터(INV18)의 출력 노드, 인버터(INV1)와 NOR 게이트(NR1 및 NR2)간에 접속된 전달 게이트(TG3)를 구비하며, 전달 게이트(TG3)는 제어 신호(CTL)와 상보 신호에 의해 제어된다.

만일 진단 시스템이 외란 테스트에서 블럭 어드레스 디코드된 신호(B4)를 나타내는 블럭 어드레스를 블럭 어드레스 디코더 유니트(25)에 공급하면, 3개의 블럭 어드레스 디코드된 신호(B4, B3 및 B2)는 동적 레벨로 동시에 변화되며, 연관된 3개의 메모리 셀 서브 어레이는 동시에 외란 테스트를 받게 된다. 그 결과 , 외란 테스트는 제1 실시에의 것보다 짧은 시간을 소요로 한다. 더우기, 다중 선택 회로(26)는 다중 선택 회로(16)보다 작게 된다.

제3 실시예

제11도를 참조하면, 블럭 어드레스 디코더 유니트(35)는 다중 선택 회로(3)와 연관된다. 블럭 어드레스 디코더 유니트(35)와 다중 선택 회로(36)는 본 발명이 채용한 반도체 정적 랜덤 엑세스 메모리 장치의 일부를 형성한다. 제2 실시예의 다른 구성 유니트 및 회로는 제1 실시예의 것과 유사하며, 설명의 중복을 피하기 위해 그에 대한 설명은 생략한다.

블럭 어드레스 디코더 유니트(25)의 회로구성은 NOR 게이트(NR3)와 대체된 인버터(INV2)를 제외하고 블럭 어드레스 디코더 유니트(15)와 유사하며, 다른 회로 성분은 상세한 설명없이 블럭 어드레스 디코더 유니트(15)의 대응하는 구성성분은 동일 부호로 병기된다.

다중 선택 회로(36)는 제어 신호(CTL)의 상보 신호를 생성하기 위해 인버터(INV19)의 출력노드, 인버터(INV18)와 NOR 게이트(NR1, NR2 및 NR3)간에 접속된 전달 게이트(TG4)는 구비하며, 전달 게이트(TG4)는 제어신호(CTL)와 상보신호에 의해 제어된다.

만일 진단시스템이 외란 테스트에서 블럭 어드레스 디코드된신호(B1)를 나타내는 블럭 어드레스를 공급하면, 4개의 블럭 어드레스 디코드된 신호(B4, B3, B2 및 B1)는 동적 레벨로 동시에 변화되며, 연관된 4개의 메모리 셀 서브 어레이(12a 내지 12d)는 동시에 외란 테스트를 받게 된다. 그 결과, 외란 테스트는 제1 실시에의 것보다 짧은 시간을 소요로 한다. 더우기, 다중 선택 회로(36)는 다중 선택 회로(16)보다 작게 된다.

만일 2개의 외부 어드레스 비트와 다른 2개의 외부 어드레스 비트가 블럭 어드레스 및 열 어드레스를 가리키면, 제3도에 도시된 테스트 순차는 제12도에 도시된바와 같이 2번 반복하게 된다.

전술한 설명으로부터 랑 수 있는 바와 같이, 다중 선택 회로는 블럭 어드레스 디코더 유니트로 하여금 외란 테스트를 위하여 다수의 메모리 셀 서브 어레이를 구동시키며, 외란 테스트를 위한 시간대는 극도로 감소하게 된다.

본 발명은 특정 실시예로 도시되어 설명되었지만, 이 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상 및 범위를 벗어나지 않는 범위에서 다양한 변경 및 수정을 수행할 수 있다는 것은 자명하다. 예를 들어, 다수의 메모리 셀 서브 어레이, 각 그룹의 디지트 라인 쌍의 수 등은 변경 가능하며, 제2도에 도시된 정적 메모리 셀의 회로 구성은 본 발명에 따른 반도체 정적 랜덤 엑세스 메모리 장치를 제한하지 않는다.

더우기, 반도체 정적 랜덤 엑세스 메모리 장치는 다른 기능 블럭과 마찬가지로 대규모 집적부로 형성할 수 있다.

마지막으로, 제어 신호(CTL)는 칩 선택 회로(CS)단을 기록 구동 신호에 할당된 다른 신호 버퍼 회로에 의해 생성될 수 있으며, 모드 신호에 배타적으로 사용하기 위한 신호 핀은 다중 선택 회로에 대해 제공될 수 있다.

Claims

표준 모드와 테스트 모드를 가진 반도체 정적 엑세스 메모리 셀 장치에 있어서,a) 각각 다수의 어드레스 가능한 메모리 셀에 의해 수행되는 다수의 메모리 셀 서브 어레이(12a/12b/12c/12d)내로 분리되는 메모리 셀 어레이(12),b) 상기 다수의 메모리 셀 서브 어레이와 제각기 연관되고, 선택된 메모리 셀은 가능하게 하기 위해 연관된 메모리 셀 서브 어레이의 상기 어드레스 가능한 메모리 셀에 선택적으로 결합되는 다수의 세트의 워드 라인(WL10-WL1m/WL20-WL2m/ WL30-WL3m/WL40-WL4m) c) 상기 다수의 메모리 셀 서브 어레이와 제각기 연관되고, 선택된 메모리 셀로부터 그리고 여기에 전위차 형태로 데이타 비트를 전달하기 위해 연관된 메모리 셀 서브 어레이의 상기 메모리 셀이 선택적으로 접속되는 다수 세트의 디지탈 라인 쌍(DL10-Dl1n/ Dl20-Dl2n/ Dl30-Dl3n/ Dl30-Dl4n) d) 상기 다수의 세트의 워드 라인과 제각기 연관되고, 제각기 외부 열 어드레스 비트에 의해 특정화된 연관된 세트의 워드 라인 중의 하나를 여기시키기 위해 제1 구동 신호()에 응답하는 다수의 열 어드레스 디코더 유니트(12a/12b/12c/12d), 및 e) 상기 표준 모드에서 상기 다수의 열 어드레스 디코더 유니트 중의 하나에 상기 제1 구동 신호를 공급하기 위해 외부 블럭 어드레스 비트에 응답하는 블럭 어드레스 디코더 유니트(15)를 구비하며, 상기 반도체 정적 랜덤 엑세스 메모리 셀 장치는, f)제2 구동 신호(CTL)를 생성하기 위해 상기 테스트 모드를 나타내는 제1 상태에서 외부 제어 신호(MODE)에 응답하는 제어 수단(D1/D2/Qp5/Qp6/INV5/INV6), 및 g)상기 제2 구동 신호로 구동되고, 상기 블럭 디코더로 하여금 상기 테스트 모드에서 하나 이상의 열 어드레스 디코더 유니트에 상기 제1 구동 신호를 공급케 하도록 동작하는 다중 선택 회로(22/26/36)를 더 포함하는 것을 특징으로 하는 반도체 정적 엑세스 메모리 셀 장치.
제1항에 있어서, 상기 블럭 어드레스 디코더 유니트(15)는, 상기 외부 블럭 어드레스 비트로부터 생성된 블럭 어드레스 프리디코드된 신호(AX0/AX1/CAX0/CAX1)로 선택적으로 공급되는 다수의 제1 논리 게이트(NA1/NA2/NA3/NA4), 상기 제1 구동 신호로 작용하는 블럭 어드레스 디코드된 신호(B1-B4)를 생성하기 위해 상기 각각의 제1 논리 게이트의 출력 노드에 각각 접속되는 다수의 제2 논리 게이트의 일련 회로(INV1-INV3/INV4-INV1-INV5 /INV6-INV2-INV7/INV8-INV10)를 구비하며, 상기 다중 선택 회로는 다수의 전달 게이트를 포함하며, 이들 각각은, 상기 제2 구동 신호(CTL)에 의해 제어되고, 제1 노드가 제2 논리 게이트의 상기 다수의 논리 게이트의 일련 회로 중의 하나의 제1 중간 노드에 접속되며, 제2 노드가 상기 다수의 제2 논리 게이트의 일련 회로 중의 다른 하나의 제2 중간 노드에 접속되는 전달 게이트(TG1/TG2)를 구비하는 것을 특징으로 하는 반도체 정적 엑세스 메모리 셀.
제1항에 있어서, 상기 블럭 어드레스 디코더 유니트(25; 35)는, 상기 외부 블럭 어드레스 비트부터 생성된 블럭 어드레스 프리디코드된 신호(AX0/AX1/CAX0/CAX1)로 선택적으로 공급되는 다수의 제1 논리 게이트

(NA1-NA4),상기 제1 구동 신호로서 작용하는 블럭 어드레스 디코드된 신호(B1-B4)를 생성하기 위해 상기 각각의 제1 논리 게이트의 노드를 츨력하도록 제각기 접속된 다수의 제2 논리 게이트의 일련 회로(INV1-INV3/INV4-INV1-INV5/INV6-INV2-INV7/INV8-INV10;INV1-INV3-INV3/INV4-NR1-ONV5/INV6-NR2-INV7/INV8-INV10)를 포함하며, 상기 다중 선택 회로는, 상기 제2 구동 신호에 의해 제어되고, 제1 노드가 상기 다수의 제2 논리 게이트의 일련 회로 중의 하나(INV8-INV10)의 제1 중간 노드에 접속되며, 제2 노드가 상기 다수의 제2 논리 게이트의 일련회로중의 다른 하나의 제2 중간 노드에 접속되는 전달 게이트(TG3:YG4)를 포함하는 것을 특징으로 하는 반도체 정적 랜덤 엑세스 메모리 셀 장치.
제1 항에 있어서, 상기 제어 수단(D1/D2/Qp5/Qp6/INV15/INV16)은 외부 제어 신호(OE)로 부터 외부 제어 신호(EBL12)를 생성하기 위해 신호 핀을 신호 버퍼 회로(19b)로 분할하고, 상기 제1 상태는 상기 외부 제어 신호가 그들 제어 레벨을 스윙(swing)하는 전압 범위 밖의 전압 레벨인 것을 특징으로 하는 반도체 정적 랜덤 엑세스 메모리 셀.
제4항에 있어서, 상기 제어 수단은, 상기 외부 제어 신호(MODE)를 떨어뜨리기 위해 상기 신호 핀에 전기적으로 접속되는 일련의 다이오드(D1/D2), 및 상기 일련의 다이오드와 일정 전압원간에 접속되고, 상기 일련의 다이오드와 상보 인버터 간의 노드에서의 전압 레벨에 따라 상기 일련의 다이오드가 상기 일정 전압원을 츨력 노드에 선택적으로 결합시키는 상보 인버터(θp5/θp6)를 구비하며, 상기 제2 구동 신호는 상기 출력 노드에서 생성되는 것을 특징으로 하는 반도체 정적 랜덤 엑세스 메모리 셀 장치.