JPS62198147A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジス
タ）で構成されたＥＦＲＯＭ　（エレクトリカリ・プロ
グラマブル・リード・オンリー・メモリ）装置に利用し
て有効な技術に関するものである。

〔従来の技術〕

ＦＡＭＯ３（フローティング・アバランシェ・インジェ
クションＭＯ３ＦＥＴ）のような半導体素子を記憶素子
（メモリセル）とするＥＦＲＯＭ装置が公知である（例
えば、特開昭５４−１５２９３３号公ｆ４参ｆｔり、Ｅ
ＰＲＯＭＩＨ１に＃ｌ’では、約１２Ｖのような比較的
高い電圧にされた書込み用高電圧Ｖ９９を用いて、上記
ＦＡＭＯ３）ランジスタのフローティングゲートへ選択
的に電荷をアバランシェ注入することによってそのしき
い値電圧を変化させて論理“０”又は論理“１”の書き
込みが行われる。

〔発明が解決しようとする問題点〕

上記のようなＦＡＭＯ３）ランジスクのテスティングの
１・つとして、ディスターブテストがある。

これは、書き込み前と書込み後のそれぞれにおいて、ワ
ード線又はデータ線に高電圧を供給して、上記フローテ
ィングゲートの電荷量の変化の有無をチェックするもの
である。これによって、フローティングゲートと、コン
トロールゲート又はドレインとの間の絶縁膜に欠陥（リ
ーク）があることを判別することができる。すなわら、
上記欠陥があると、上記高電圧によってフローティグゲ
ートに電荷が取り込まれたり（娯曹込み）、既に取り込
まれた電荷が消滅（情報の消滅）させられてしまうから
である。

上区己ディスクーフ゛テスト番よ、そのアドレッシング
により１本ずつのワード線又はデータ線を選択状態にし
て、上記欠陥のを無を識別するものであり、しかも１つ
のワード線又はデータ線を約５０鎚もの比較的長時間に
わたって上記高電圧を印加し続ける必要があるため、そ
のテストに長時間を費やすことになってしまう。

そこで、本願発明者等は、先に複数のワード線及び／又
はデータ線を同時選択状ＭＬ／非選択状態にさせること
を考えた。そして、このような同時ディスターブテスト
の高信親性を得るため、ディスターブテストの信頼性を
より高くするため、複数のワード線及び／又はデータ線
の全選択状態をモニターすることを考えた。

この発明の目的は、高信幀性のもとで、ディスターブテ
ストの短縮化を実現した不揮発性記憶回路を含む半導体
集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

ずｌわち、不揮発性記憶素子のコントロールゲートが結
合された複数のワード線及び／又はそのドレインが結合
された複数のデータ線を同時に選択／非選択状態にさせ
る機能を設けて複数記憶素子の同時デ１．・スターブテ
ストを行うようにするとともに、上記同時選択状態にさ
れる複数のワード線及び／又はデータ線にそれぞれゲー
トが結合された直列形態のＭＯＳ　Ｆ　ＥＴを設け、こ
れらの直列ＭＯＳ　Ｆ　ＥＴが高電圧のもとでのオン状
態を確認するために高電圧が伝達されるか否かを識別す
るものである。

（作　用〕 上記した手段によれば、上記直列ＭＯＳ　Ｆ　ＥＴを通
して高電圧が伝達されるか否かにより、全ワード線又は
データ線がディスク−ブチストに必要な所望の高電圧が
供給されているか否かをモニターすることができる。こ
れによって、高信頬性のもとでも同時ディスターブテス
トを行うことができる。

〔実施例〕

第１図には、この発明が適用されたＥＦＲＯＭ装置の一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ３集積回路の製造技術によって、特に制限
されないが、１個の単結晶シリコンのような半導体基板
上において形成される。

この実施例のＥＰＲＯＭ装置は、特に制限されないが、
８つのデータ入出力端子を持つようにされ、８ビット構
成のデータの書き込み及び読み出しが可能のようにされ
る。ＥＰＲＯＭ装置は、＋５ボルトのような電源電圧と
、十数ボルトのような高いレベルの書き込み電圧ｖｐｐ
とによって動作される。Ｅ　ｒ’　１１０　Ｍ装置は、
通常の読み出し動作において＋５ｖのような’１　ｆＸ
　Ｎ圧Ｖｃｃによって動作される。Ｆ、ＰＲＯＭ装置は
、アドレス入力端子を介して供給される外部アドレス信
号、及び制御端子Ｇ　Ｅ、ＯＥ、ＰＣＭを介して供給さ
れるチップイネーブル信号、、出力イネーブル信号、プ
ログラム信号によってその動作が制御される。

この実施例では、上記のように８ビツト構成のデータ＠
き込み／読み出しを行うため、特に制限されないか、８
組のメモリアレイＭ−ＡＲＹとデータ人力／出力回路が
設けられるが同図で番よ、その・うちの１つのメモリア
レイＭ−ＡＲＹと、データ入力回路ＤＩＢ及びデータ出
力回路ＤＯＢが代表として例示的に示されている。メモ
リアレイＭ−ＡＲＹは、複数のＦＡＭＯ３）ランジスタ
（不揮発性メモリ素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と
、ワード線Ｗｌ、Ｗ２及びデータＮＩＡＤ１．Ｄ２〜Ｄ
ｎとにより構成されている。メモリアレイＭ−ＡＲＹに
おいて、同じ行に配置されたＦＡＭＯ３ｌ−ランジスタ
Ｑ１〜Ｑ３　（Ｑ４〜Ｑ６）のコントロールゲートは、
それぞれ対応するワード線Ｗ１　　（Ｗ２）に接続され
、同じ列に配置されたＦＡＭＯ３Ｉ−ランジスタＱ１と
Ｑ４、Ｑ２とＱ５及びＱ３とＱ６のドレインは、それぞ
れ対応するデータ線Ｄ１〜Ｄｎに接続されている。

上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ３は、特
に制限されないが、書込み信号ｗａを受けるディブレラ
シラン型ＭＯ３ＦＥＴＱＩ　Ｏを介して接地されている
。このＭＯ３ＦＥＴＱＩＯは、次の理由によって設けら
れている。すなわち、メモリセル、例えばＱｌにデータ
を書き込む場合には、ワード線Ｗ１に書き込みレベルの
高電圧が与えられ、データ１ＡＤＩに書き込むべきデー
タに従った高電圧が与えられる。この場合、選択データ
線Ｄ１に結合された非選択とされるべきメモリセルＱ４
のフローティングゲートは、それとデータ！ＤＩとの不
所望な＃％電結合によって、データ線Ｄ１が高電位にさ
れると、それに応じてその電位が不所望に上昇され°ζ
しまう。その結果、非選択であることによってオフ状態
に維持されるべきメモリセルＱ４が不所望に導通してし
まう、すなわち、非選択であるべきメモリセルにリーク
電流が流れてしまい、選択されるべきメモリセルＱ１に
流れるべき書き込み電流が減少されてしまう。図示のＭ
Ｏ３ＦＥ’１７Ｑ１０は、書き込み時の上記内部制御信
号；了のロウレベルによってそのコンダクタンスが比較
的小さくされる。これにより、書き込み時に流される醤
き込み電流によって生ずる共通ソース線ＣＳの電位は、
ＭＯ３ＦＥ’Ｔ’ＱＩＯのコンダクタンスが比較的小さ
くされることによって比較的高い電位にされる。この共
通ソース線Ｃ８の電位が比較的高くされるとＦＡＭＯ３
ｔ−ランジスタは、基板効果によってそのしきい値電圧
は比較的高（される。このように、非選択とされるべき
ＦＡＭＯ３）ランジスタの実効的なしきい値電圧が高く
される結果としてその非選択とされるべきＦＡＭＯ３）
ランジスタに流れるリーク電流を小さくできる。これに
よって、書き込み高電圧によって形成された書き込み電
流が効率よく選択されたＦＡＭＯＳトランジスタに供給
されるので、効率的な書き込み動作を行うことができる
。

なお、読み出し動作時には、上記制御信号τのハイレベ
ルによってＭＯ３ＦＥＴＱＩＯのコンダクタンスは、比
較的大きくされる。これにより、論理“１”書き込みの
ＦＡＭＯ３）ランジスタに流れる電流を大きくできるか
ら、読み出し速度を速くすることができる。

この実施例のＥｐＲｏＭｙ７置は、図示しない外部端子
を介して供給されるＸ、Ｙアドレス信号を受けるアドレ
スバラ・ファＸＡＤＢ、ＹＡＤＢを含む。アドレスバッ
ファＸＡＤＢ、ＹＡＤＢによって形成された相補アドレ
ス信号は、アドレスデコーダＸＤＣＲ，ＹＤＣＲに供給
される。同図においては、上ｆａＸアドレスバッファＸ
ＡＤＢとＸアドレスデコーダＸＤＣＲを合わせて回路ブ
ロックＸＡＤＢ　−ＤＣＲとして示し、上記Ｙアドレス
バッファＹＡＤＢとＹアドレスデコーダＹＤＣＲを合わ
せて回路ブロックＹＡＤＢ　−ＤＣＲとして示している
。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹ　（図示
しない他のメモリアレイに対しても同様）のワード線に
供給されるべき選択信号を形成する。Ｘアドレスデコー
ダＸＤＣＲは、特に制限されないが、＋５Ｖの電源電圧
によって動作される。それ故に、ＸアドレスデコーダＸ
ＤＣＲは、５ボルト系の選択信号を形成する。これに対
して、メモリアレイＭ−ＡＲＹによって必要とされる選
択信号のレベルは、読み出し動作において、例えばはｆ
５ＶのハイレベルとはＶＯＶのロウレベルであり、書き
込み動作の時においてほり書き込みｔｌＥＶ師レベルの
ハイレベルとはゾＯ■のロウレベルである。Ｘアドレス
デコーダＸＤＣＲから出力される５ｖ系の選択信号に応
答してメモリアレイＭ−ＡＲＹのワード線をそれぞれ必
要とされるレベルにさせるために、Ｘアドレスデコーダ
ＸＤＣＲの出力部には、高電圧ｖｐｐを動作電圧とする
レベル変換回路が設けられる。

第１図においては、メモリアレイＭ−ＡＲＹに対して共
通データ線ＣＤが設けられている。メモリアレイＭ−Ａ
ＲＹのデータ線とそのメモリアレイに対応される共通デ
ータ線ＣＤとの間には、カラムスイッチ回路を構成する
ＭＯ５ＦＥＴＱ７〜Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５Ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力される選択信号は、カラムスイ
ッチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、書き込み電圧レ
ベルの書き込み信号を伝送できる能力が必要とされる。

カラムスイッチＭＯ３ＦＥＴを十分にオンオフさせるこ
とができるようにするため、ＹアドレスデコーダＸＤＣ
Ｒの出力部には、高電圧ｖｐｐを動作電圧とするレベル
変換回路が設けられる。

上記共通データ線ＣＤは、外部端子Ｉ１０から入力され
る書き込み信号を受けるデータ入力回路ＤＩＢの出力端
子に結合されている。データ入力回路ＤＩＲにおける出
力回路は、書き込み信号によって制御される書き込みＭ
ＯＳＦＥＴを介して書き込み電圧ｖｐｐを送出する。こ
の出力回路は、書き込みパルス宜がはゾ５ｖのようなハ
イレベル（読み出し動作）なら、その出力インビーダン
スが高インピーダンス状態となるようにされる。

データ出力回路ＤＯＢの入力端子は、共通データｖＡＣ
Ｄに結合される。データ出力回路ＤＯＢは、センスアン
プと、その出力を受ける出カバソファから構成される。

センスアンプは、特に制限されないが、共通データ線Ｃ
Ｄにバイアス電流を供給するためのバイアス回路を持つ
、バイアス回路は、制御回路Ｃ０ＮＴから供給される読
み出し制御信号ｏｅによって動作状態にされ、その動作
状態においてバイアス電流を出力する。バイアス回路は
、適当なレベル検出機能を持つようにされる。これによ
って、データ出力回路ＤＯＢの入力レベルが所定電位以
下の時にバイアス電流が形成され、入力レベルが所定電
位に達するとバイアス電流が実質的に０になるようにさ
れる。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧（“０”）をもっている場合、共通デー
タ線ＣＤと回路の接地点との間に直流電流通路が形成さ
れない。この場合、共通データ線ＣＤは、センスアンプ
からの電流供給によって比較的ハイレベルにされる。セ
ンスアンプにおけるバイアス回路からのバイアス電流の
供給は、共通データ線ＣＤが所定電位に達すると実質的
に停止される。それ故に、共通データ線のハイレベルは
、比較的低い電位に制限される。

これに対して、メモリアレイＭ−ＡＲＹ内の選択された
メモリセルが低いひきい値電圧をもっている場合、共通
データ線ＣＤと回路の接地点との間にカラムスイッチＭ
Ｏ３ＦＥＴ、データ線、選択されたメモリセル及びＭＯ
３ＦＥＴＱＩ　Ｏを介する直流電流経路が形成される。

それ故に、共通データ線ＣＤは、バイアス回路から供給
されるバイアス電流にかかわらずにロウレベルにされる
。

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す。すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データｌ１ｉ９１ＣＤの一方のレベルが
他方のレベルへ変化させられるまでの時間を短くするこ
とができる。

データ出力回路ＤＯＢにおける出カバソファは、その動
作が読み出し制御信号ａｓによって制御されるように構
成される。出力バッファは、制御信号０６がはゾ５ｖの
ようなハイレベルなら、センスアンプから供給される信
号と対応するレベルのデータ信号を外部端子Ｉ１０に出
力する。これに対し、出カバソファは、制御信号ｏｅが
はソ０■のロウレベルなら、高出力インピーダンス状態
となるようにされる。これによって、出カバソファは、
書き込み動作時にデータ入出力端子Ｉ１０に供給される
書き込みデータ信号のレベルを制限しないようにされる
。

制御回路Ｃ０ＮＴは、電源電圧Ｖｃｃによって動作状態
にされ、外部端子から供給される書き込み高電圧ＶＰＰ
、チップイネーブル信号ＣＢ、出力イネーブル信号ＯＢ
及びプログラム信号ＰＧＭに応じて各種の制御信号を形
成する。

この実施例では、５上記アドレスバツフアに後述するよ
うな出力切り換え機能を持たせることによって、全ての
ワード線及びデータ線を同時に選択／非選択状態にさせ
るものである。このようなテストモードは、特に制限さ
れないが、高電圧端子Ｖｌ）ｐに書き込み高電圧を供給
した状態において、通常の動作状態では有り得ない制御
信号ＰＧＭ。

ＯＥ及びＣＥの組み合わせによって制御回路Ｃ０ＮＴに
より形成された２つのテストモード信号ｄｔ１及びｄｔ
２により実行される。

上記テストモードによる全ワード線及び／又はデータ線
の同時選択状態をモニターするために、上記各ワード線
Ｗｌ、Ｗ２〜Ｗｎ等にそれぞれゲートが結合された直列
形態のＭＯ３ＦＥＴＱ１５ないしＱ１７が設けられる。

上記ＭＯＳ　Ｆ　ＥＴＱ１７のソースには、後述するよ
うな高電圧検出回路ＶＸが設けられる。また、上記ＭＯ
３ＦＥＴＱ１７のソースと回路の接地電位点との間には
、特に制限されないが、プリチャージ作用を行うＭＯ３
ＦＥＴＱ１８が設けられる。

上記直列形態のＭＯ３ＦＥＴＱ１５のドレイン側には、
次の高電圧供給回路が設けられる。

テスト制御信号ＤＴは、インバータ回路Ｎ１の入力端子
に供給される。このインバータ回路Ｎ１の出力信号は、
そのゲートに電源電圧Ｖｃｃが定常的に供給されたカッ
ト用ＭＯ３ＦＥＴＱＩ　１を介して次のレベル変換回路
に供給される。レベル変換回路は、高電圧Ｖｌ）９を動
作電圧とするＰチャンネルＭＯ３ＦＥＴＱ１２とＮチャ
ンネルＭＯＳＦＥＴＱ１３からなるＣＭＯＳインバータ
回路と、このＣＭＯＳインバータ回路の出力信号をうけ
、上記ＣＭＯＳインバ〒り回路の入力端子と上記高電圧
ｖｐｐとの間に設けられた帰還用のＰチャンネルＭＯ３
ＦＥＴＱ１４から構成される。

この実施例の高電圧供給回路の動作は、次の通りである
。

上記テスト信号ｄｔｌないしｄｔ２が形成されると、図
示しない論理回路によって形成される上記テスト信号Ｄ
Ｔは、ハイレベルにされる。これによって、インバータ
回路Ｎ１の出力信号がロウレベルにされ、ＣＭＯＳイン
バータ回路を構成するＰチャンネルＭＯ５ＦＥＴＱ１２
がオン状態に、ＮチャンネルＭＯ３ＦＥＴＱ１３がオフ
状態にされる。これによって、出力端子から高電圧ｖｐ
ｐのような高電圧が出力されることになる。

なお、書き込み動作等において、言い換えるならば、高
電圧Ｖｐｌ）が供給された状態において、上記テスト信
号ＤＴがロウレベルにされるからインバータ回路Ｎ１の
出力信号はハイレベルにされる。

これによって、ＣＭＯＳインバータ回路のＮチャンネル
ＭＯ３ＦＥＴＱＩ　３がオン状態にされ、その出力をロ
ウレベルにする。このロウレベルの出力信号を受けてＰ
チャンネルＭＯ３ＦＥＴＱＩ　４がオン状態にされるか
ら、ＣＭＯＳインバータ回路の入力信号が約５■のよう
なハイレベルからＶｐｐのような高いレベルにされる。

これによって、上記ＣＭＯＳインバータ回路を構成する
ＰチャンネルＭＯ３ＦＥＴＱ１２を完全にオフ状態にさ
せることができる。上記ＸデコーダＸＤＣＲ及びＹデコ
ーダＹＤＣＲの出力部に設けられるレベル変換回路は、
上記のような電圧供給回路と同様な回路により構成され
る。

上記ＭＯ３ＦＥＴＱ１５ないしＱ１７は、ハイレベルを
論理“１”とする場合、一種のアンドゲート回路ＸＡＮ
Ｄとしての動作を行う、このアンドゲート回路ＸＡＮＤ
の出力信号、言い換えるならば、高電圧検出回路の出力
信号は、後述するようにそのテストモードの時にハイレ
ベルにされる制御信号を受ける伝送ゲートＭＯ３ＦＥＴ
を介して、特に制限されないが、テストモードのときに
使用されない入出力端子Ｉ１０に送出される。これに代
え、独立した外部端子に上記モニター信号を送出させる
ものとしてもよい。なお、後述するアドレス選択回路が
、メモリアレイＭ−ＡＲＹを構成するワード線を複数組
に分割して、分割された組毎に同時選択される場合、そ
の組毎に上記のようなアンドゲート回路と高電圧検出回
路がそれぞれ設けられる。そして、その組毎の選択信号
に従って、それぞれのモニター信号が外部端子■１０等
へ出力される。

データ線についても、同時選択機能が設けられる場合、
同図に点線で示すようなアンドゲート回路ＹＡＮＤと高
電圧検出回路ＶＹが設けられる。

このアンドゲート回路ＹＡＮＤとレベル検出回路ＶＹは
、上記ワード線に設けられた回路ＸＡＮＤ及び■Ｘと類
似の回路により構成される。

第２図には、上記高電圧検出回路ＶＸ　（ＶＹ）の一実
施例の回路図が示されている。

この実施例では、ＰチャンネルＭＯ３ＦＥＴＱ２０から
なる負荷ＭＯＳ　Ｆ　ＥＴと、ＮチャンネルＭＯ３ＦＥ
Ｔ’Ｑ２１からなる駆動ＭＯＳ　Ｆ　ＥＴからなるイン
バータ回路が利用される。上記ＰチャンネルＭＯ３ＦＥ
ＴＱ２０のゲートは、定常的に回路の接地電位に接続さ
れることによって、固定抵抗素子としての動作を行う。

ＮチャンネルＭＯ３ＦＥＴＱ２１は、そのチャンネル長
さが長く形成されることによって、比較的小さなコンダ
クタンスを持つようにされる。このインバータ回路の出
力信号は、電圧比較回路としての動作を行うＣＭＯＳイ
ンバータ回路Ｎ２の入力端子に供給される。例えばＭＯ
３ＦＥＴＱ２１のゲートに供給されるアンドゲート回路
ＸＡＮＤの出力信号が電源電圧Ｖｃｃのような比較的低
いレベルなら、ＭＯ３ＦＥＴＱ２０とＱ２１のコンダク
タンス比に従った出力レベルは、ＣＭＯＳインバータ回
路Ｎ２のロジックスレッシラルド電圧より低い電圧にさ
れる。一方、上記アンドゲート回路ＸＡＮＤの出力信号
が高電圧Ｖｐｐのような高い電圧なら、ＭＯ３ＦＥＴＱ
２０とＱ２１のコンダクタンス比に従った出力レベルは
、ＣＭＯＳインバータ回路Ｎ２のロジックスレッショル
ド電圧より高い電圧にされる。上記回路は、このような
動作によって高電圧の検出動作を行うものである。

第３図には、上記アドレスバッファを構成する単位回路
の一実施例の回路図が示されている。

外部端子から供給されたアドレス信号Ａ【は、ナンド（
ＮＡＮＤ）ゲート回路Ｇ１の一方の入力に供給される。

このナントゲート回路Ｇ１の他方の入力には、内部チッ
プ選択信号ｃｅが供給される。上記（Ｋ号Ｃｅがハイレ
ベルのチップ選択状態のとき、上記ナントゲート回路Ｇ
１を通して外部端子から供給されたアドレス信号Ａｉに
対して逆相の内部アドレス信号ａｉが形成される。

上記ナントゲート回路Ｇ１の出力信号は、テスト信号ｄ
ｔｌにより制御されるアンド（ＡＮＤ）ゲート回路Ｇ２
と、テスト信号ｄｔ２により制御されるノア（ＮＯＲ）
ゲート回路Ｇ３とを通して上記アドレス信号ＡＩと同相
の内部アドレス信号ａｔとして取り込まれる。

通常の動作状態、言い換えるならば、書込み／又は読み
出し動作にあっては、上記テスト信号ｄｔ１はハイレベ
ルに、テスト信号ｄｔ２はロウレベルにされる。これに
より、上記ノアゲート回路Ｇ３の出力から、上記外部ア
ドレス信号Ａｉと同相の内部アドレス信号ａｔが形成さ
れる。これにより、外部アドレス信号と同相と逆相の相
補アドレス信号を各アドレスデコーダが解読するので、
１つのワード線及びデータ線の選択信号を形成するもの
となる。

この実施例においては、ディスク−ブチストは、次のよ
うにして行われる。

全てのＦＡＭＯ３）ランジスタを消去状態にしておいて
、全ワード線及び全データ線を選択状態として、ワード
線には高電圧Ｖｌ）Ｐを供給して、データ線には外部端
子Ｉ１０を通して回路の接地電位を供給する。上記のよ
うな全選択状態を作り出すため、例えば、アドレスデコ
ーダ回路がアンドゲート（又はナンド）構成なら外部ア
ドレス信号Ａｉ等を全てロウレベルにして、逆相の内部
アドレス信号τ１等をハイレベル（論理“１゛）にする
、また、テスト信号ｄｔｌをロウレベルに、テスト信号
ａｔ２をロウレベルにする。これにより、同相の内部ア
ドレス信号ａ１等は、外部アドレス信号Ａｔとは無関係
にハイレベルにさせられる。

したがって、内部アドレス信号τｌ、ａｔが全てハイレ
ベルにされる結果、それを受けてデコード（解読）する
各論理ゲート回路（アンド構成）は、ハイレベルの選択
信号を形成するものとなる。このような全選択状態は、
上記高電圧供給回路がテスト信号ＤＴを受けて、上記ア
ンドゲート回路ＡＸＮＤ及びＹＡＮＤに高電圧ｖｐｐを
供給しているので、上記ワード線の高電圧ｖｐｐによる
全選択状態なら、アントゲ−１・回路ＸＡＮＤを介して
高電圧検出回路ＶＸに高電圧Ｖｐｐ（実際には電圧ｖｐ
ｐからＭＯ３ＦＥＴＱ１５のしきい値電圧骨を差し引い
た電圧）が供給されるので、それがモニターされる。す
なわち、上記いずれか１つのワード線に回路の接地電位
のような非選択レベル又はディスク−ブチストに不適当
な比較的低い電源電圧Ｖｃｃが供給された状態なら、高
電圧検出回路ＶＸの人力には、回路の接地電位又は電源
電圧Ｖｃｃのような低い電圧しか供給されない。

次に、全てのワード線を非選択状態にして、全データ線
に外部端子Ｉ１０から高電圧ｖｐｐを供給する。上記全
ワード線を非選択状！（ＯＶ）に切り換えるため、Ｘア
ドレスバッファに供給される外部アドレス信号は、全て
ロウレベルからハイレベルに切り換えられる。これによ
り、逆相の内部アドレス信号ａｔ等がロウレベル（論理
”０”）にされる。また、テスト信号ｄｔ２がロウレベ
ルからハイレベルにされる。これによって、同相のアド
レス信号ａ１等もロウレベルにされる。したがって、上
記の場合とは逆に、それを受けてデコードする各アンド
構成の論理ゲート回路は、ロウレベルの非選択信号を形
成する。この状態では、全データ線に上記高電圧が供給
されているか否かを上記アンドゲート回路ＹＡＮＤと高
電圧検出回路ＶＹによりモニターすることができる。

次に、ＦＡＭＯ５）ランジスタを書込み状態にして、上
記動作を繰り返すことによりディスターブテストが終了
される。この実施例では、合計４回のテトスサイクルに
よって全てのＦＡＭＯＳトランジスタに対するディスク
−ブチストを同時に行うことができるものとなる。しか
も、同時選択状態にされるべきワード線及び／又はデー
タ線のうち、１つでも非選択状態なら（ディスタープテ
ストが実行されない）それを示すモニター信号が出力さ
れることによって、高い信顛性のテスト結果を得ること
ができる。

なお、アドレスデコーダがオア（ノア）ゲート構成なら
、全ての内部アドレス信号をロウレベルにすることによ
り全選択状態を、全ての内部アドレス信号をハイレベル
にすることにより全非選択状態を作り出すことができる
ものである。この場合には、上記アドレスバッファの構
成もそれに応じて変更される。

上記した実施例から得られる作用効果は、以下の通りで
ある。すなわち、 （１１テストモ一ド信号により全てのワード線及び／又
はデータ線を同時選択／非選択状態とすることにより全
ての不揮発性記憶素子の同時テストが可能になるととも
に、それをワード線及び／又はデータ線に、そのゲート
が結合された直列ＭＯ３ＦＥＴを設けて高電圧が伝達さ
れるか否かを識別するごとによって、同時ディスターブ
テストに必要な高電圧が供給されているか否かをモニタ
ーできる。これによって、高い（，７１Ｕ性のもとでデ
ィスターブテストの大幅な短縮化を実現できるという効
果が得られる。

（２）各ワード線及び／又はデータ線に、ゲートが結合
された直列形態のＭＯＳＦＥＴを設け、一端から高電圧
を供給して他端からそれを識別する検出回路からなる簡
単な回路により、同時ディスターブテスト状態をモニタ
ーできるという効果が得られる。

（３）アドレスバッファから出力される相補アドレス信
号をテスト信号により選択的に同じレベルとするという
簡単な構成により、上記全ワード線及び全データ線の同
時選択又は非選択状態を作りだすことができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ワード線又は
データ線の選択信号は、デコーダとワード線又はカラム
スイッチＭＯ３ＦＥＴのゲートとの間に、ディプレッシ
ョン型ＭＯＳ　Ｆ　ＥＴを用いたスイッチ回路を設け、
上記ワード線及びカラムスイッチＭＯＳ　Ｆ　ＥＴのゲ
ートと高電圧端子との間に高抵抗負荷手段を設けて、５
ｖ系の信号を高電圧系の信号に変換するようにするもの
であってもよい。このような電圧変換回路は、上記ディ
スターブテストに使用される高電圧供給回路に利用でき
る。高電圧検出回路は、ダーリントン接続された複数の
ＭＯＳＦＥＴを用いて実質的なしきい値電圧を高くした
ＭＯＳ　Ｆ　ＥＴを利用するもの等種々の実施形態を採
ることができるものである。ディスターブテストを実行
するためのテスト信号は、独立した外部端子から供給さ
れるものであってもよい。上記ＥＰＲＯＭ装置は、１チ
ツプのマイクロコンピュータに内蔵されるものであって
もよい。

以上の説明では王として本願発明者によってなされた発
明をその背景となった技術分野であるＥｐＲｏＭｇＨに
適用した場合について説明したが、これに限定されるも
のではなく、ＭＮＯＳ　（メタル・ナイトライド・オキ
サイド・セミコンダクタ）のような記憶素子を用いて電
気的な消去を行うことができるＥＥＰＲＯＭ等の半導体
記憶装置等にも広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、アドレス選択回路にワード線及びデータ線
の同時選択機能を設けるとともに、ワード線又はデータ
線に直列形態のＭＯ３Ｆ　Ｅ　Ｔを設けて、これらのＭ
ＯＳＦＥＴを通してディスターブテストに必要な高電圧
が伝達されるか否かを識別することによって、同時ディ
スク−ブチストをモニターすることができる。これによ
って、高信頼性のもとでのアイスタープテスト時間の短
絡化を図ることができるという効果が得られる。

【図面の簡単な説明】

第１図は、この発明が適用されたＥ　Ｐ　ＲＯＭ装置の
一実施例を示す回路図、 第２図は、その高電圧検出回路の一実施例を示す回路図
、 第３図は、そのアドレスバッファを構成する単位回路の
一実施例を示す回路図である。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、ＹＡＤＢ　−ＤＣＲ・・Ｙアドレスバッフトデコーダ
、Ｍ　−Ａ　ＲＹ・・メモリアレイ、ＤＯＢ・・データ
信号回路、ＤＩＢ・・データ入力回路、Ｃ０ＮＴ・・制
御回路、ＸＡＮＤ、ＹＡＮＤ・・アンドゲート回路、ｖ
ｘ、ｖｙ・・高電圧検出回路 第　２　図　　　　　　第　３　図 ｄｔｌ　　ｄｔ２

Claims (1)

1. 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
   し、フローティングゲートに電荷を取り込むことにより
   情報記憶を行う不揮発性半導体記憶素子がマトリックス
   状に配置されて構成されたメモリアレイと、テストモー
   ド信号に従って上記不揮発性半導体記憶素子のコントロ
   ールゲートが結合された複数のワード線及び／又はその
   ドレインが結合された複数のデータ線を同時に選択状態
   又は非選択状態に切り換える機能を持つようにされたア
   ドレス選択回路と、上記ワード線及び／又はデータ線に
   そのゲートが結合され、直列形態にされた複数のＭＯＳ
   ＦＥＴと、上記直列形態にされた複数のＭＯＳＦＥＴの
   一端から高電圧を供給する高電圧供給回路と、上記複数
   のＭＯＳＦＥＴの他端に設けられた高電圧検出回路とを
   含むことを特徴とする半導体集積回路装置。 ２、上記不揮発性半導体記憶素子のコントロールゲート
   が結合された複数のワード線及び／又はそのドレインが
   結合された複数のワード線を同時に選択状態又は非選択
   状態に切り換える機能は、テストモード信号により選択
   的にアドレスバッファ回路から送出される非反転のアド
   レス信号と反転のアドレス信号のうちの一方のレベルを
   選択的に他方のレベルと等しくさせるゲート回路により
   実現されるものであることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ３、上記高電圧検出回路の出力信号は、所定のテストモ
   ードの時にオン状態にされる伝送ゲートＭＯＳＦＥＴを
   介して、テストモードのときに使用されない所定の外部
   端子へ送出されるものであることを特徴とする特許請求
   の範囲第１又は第２項記載の半導体集積回路装置。