KR100433713B1

KR100433713B1 - 반도체기억장치

Info

Publication number: KR100433713B1
Application number: KR1019960021124A
Authority: KR
Inventors: 마사토시 하세기와; 가즈히코 가지가야; 칸 다케우치; 가츠미 마츠노; 오사무 나가시마
Original assignee: 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1995-06-15
Filing date: 1996-06-13
Publication date: 2004-08-25
Also published as: TW302540B; KR970003265A; US5726930A; JPH098247A

Abstract

여러개의 메모리매트, 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 플레이트전극 및 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 기억회로를 갖고, 여러개의 메모리매트의 각각은 여러개의 워드선, 여러개의 비트선 및 여러개의 워드선과 여러개의 비트선의 교점에 대응해서 마련되는 여러개의 메모리셀을 갖고, 여러개의 메모리셀의 각각은 강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET룰 포함하고, 정보기억용 캐패시터의 전극 중의 한쪽은 그 정보기억용 캐패시터가 포함되는 메모리매트에 대응하는 플레이트전극에 결합되고, 각 플레이트전극에는 그 플레이트전극에 대응하는 기억회로에 유지된 데이타에 따라서 제1전압 또는 제2전압이 선택적으로 인가되고, 플레이트전극에 제1전압이 인가되었을 때, 플레이트전극에 결합되는 정보기억용 캐패시터는 비트선에 인가되는 2진의 라이트신호에 관계없이 분극반전이 불가능하게 되고, 플레이트전극에 제2전압이 인가되었을 때, 플레이트전극에 결합되는 정보기억용 캐패시터는 비트선에 인가되는 2진의 라이트신호에 따라서 분극반전이 가능하게 되는 것에 구성으로 하였다.

이러한 구성에 의해 사용상 편리함이 좋은 불휘발 기억기능을 갖는 반도체기억장치를 얻을 수 있다는 효과가 얻어진다.

Description

반도체기억장치{A SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체기억장치에 관한 것으로서 특히, 강유전체 캐패시터를 기억수단으로서 사용한 RAM(random access memory)에 이용해서 유효한 기술에 관한 것이다.

강유전체를 사용한 메모리, FERAM(ferro electric random access momory)는 강유전체의 분극방향에서 기억을 실행하는 불휘발 메모리이다. FERAM은 종래의 다이나믹형 RAM(이하, 단지 DRAM이라 한다)과 마찬가지로 메모리셀은 하나의 어드레스 선택용 MOSFET와 정보기억용 캐패시터로 구성된다. 원하는 메모리셀에 불휘발정보를 라이트하기 위해서는 상기 MOSFET를 온상태로 하고 캐패시터의 한쪽의 전극을 비트선에 접속해서 0V 또는 Vcc의 라이트신호를 공급한다. 이 때, 캐패시터의 다른쪽의 전극인 플레이트전극은 Vcc/2의 전위이므로, 캐패시터의 강유전체막에 전압이 걸려 불휘발정보에 대응한 분극이 발생한다. 이 분극방향은 강유전체막의 특성으로서 전원을 차단해도 소실되지 않는다.

상기 메모리셀의 불휘발정보를 리드하기 위해서는 예를 들면 비트선을 0V로 충전한 후에 플로팅상태로 하고 그 후에 상기 MOSFET를 온상태로 한다. 이렇게 하면, 플레이트전극의 전압이 Vcc/2이므로, 선택된 강유전체막의 캐패시터에 전계가 걸린다. 이 전계는 항상 1방향이고 불휘발정보에 대응해서 강유전체의 분극을 그대로 유지하는 경우와 반전시키는 경우가 있다. 분극이 반전하는 경우에는 메모리셀의 큰 전류의 유입이 있다. 이 유입 전류는 예를 들면 일본국 특허공개 공보 평성3-283176호에 개시되어 있는 방법으로 검지하면 상기 불휘발정보를 리드할 수 있다.

분극반전에 따른 강유전체막의 열화 및 리드속도의 저하의 문제를 해결하는 방법으로서 상기 공보에 있어서는 다음과 같은 것이 제안되어 있다. 즉, 통상의 동작시에는 플레이트전압을 예를 들면 Vcc로 해서 DRAM으로서 사용하고, 전원을 차단하기 전에 상기 FERAM 라이트 동작에 의해 불휘발정보로서 저장한다. 이와 같이 플레이트전극을 Vcc로 하면, 캐패시터의 축적부의 전위0V 또는 Vcc에 대해서 어떠한 경우에도 분극의 방향이 반전하는 일이 없고 상기 분극반전에 따른 강유전체막의 열화의 문제를 회피할 수 있으며 리드속도가 저하하는 일도 없다. 그리고, 전원을 투입할 때에 상기 FERAM동작에 의해 불휘발정보를 리드하면, 실효적으로 불휘발메모리로서 기능시킬 수 있다.

그러나, 상기 DRAM과 FERAM의 병용방식에서는 휘발정보에서 불휘발정보로의변화동작이 복잡하다는 문제가 있고, 마이크로컴퓨터 등의 데이타처리 시스템에서는 사용상 불편하다고 하는 문제가 있다. 즉, 모든 메모리셀에 대해서 우선 DRAM동작으로 정보를 리드한 후에 그 정보에 대응해서 FERAM동작으로 불휘발성으로서 저장할 필요가 있다. 특히, 부주위로 인한 사고에 의해 전원이 차단된 경우, 이상의 동작을 신속하게 종료시키는 것은 극히 곤란하다.

본원 발명자들에 있어서는 시스템상에 있어서의 모든 정보를 불휘발화해서 기억시킬 필요가 없는 것 및 반도체기술의 진전에 따라서 기억용량이 점점 증대하는 경향에 있는 것에 착안하여 시스템 또는 취급하는 데이타처리의 종류 등에 따라서 불휘발부분과 휘발부분으로 나누어서 사용할 수 있도록 하는 것을 고려하였다.

본 발명의 목적은 데이타처리 등을 실행하는 신호처리장치에서의 실제상의 사용상 편리함을 향상시킨 반도체기억장치를 제공하는 것이다. 본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.

본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 본원의 제1의 실시예에 의하면, 여러개의 메모리매트, 상기 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 플레이트전극 및 상기 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 기억회로를 갖는 반도체기억장치로서, 상기 여러개의 메모리매트의 각각은 여러개의 워드선, 여러개의 비트선 및 상기 여러개의 워드선과 상기 여러개의 비트선의 교점에 대응해서 마련되는 여러개의 메모리셀을 포함하고, 상기 여러개의 메모리셀의 각각은 강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET를 포함하고, 상기 정보기억용 캐패시터의 한쌍의 전극 중의 한쪽은 그 정보기억용 캐패시터가 포함되는 메모리매트에 대응하는 플레이트 전극에 결합되고, 각 플레이트 전극에는 그 플레이트 전극에 대응하는 기억회로에 유지된 데이타에 따라서 제1전압 또는 제2전압이 선택적으로 인가되고, 상기 플레이트 전극에 상기 제1전압이 인가되었을 때에 상기 플레이트 전극에 결합되는 상기 정보기억용 캐패시터는 비트선에 부가되는 2진의 라이트신호에 관계없이 분극반전이 불가능하게 되고, 상기 플레이트 전극에 상기 제2전압이 인가되었을 때 상기 플레이트 전극에 결합되는 상기 정보기억용 캐패시터는 비트선에 부가되는 2진의 라이트신호에 따라서 분극반전이 가능하게 된다.

본원의 제2의 실시예에 의하면, (1) 여러개의 제1워드선, 여러개의 제1비트선 및 상기 여러개의 제1워드선과 상기 여러개의 제1비트선의 교점에 대응해서 마련되는 여러개의 제1메모리셀을 포함하는 제1메모리매트, (2) 여러개의 제2워드선, 여러개의 제2비트선 및 상기 여러개의 제2워드선과 상기 여러개의 제2비트선의 교점에 대응해서 마련되는 여러개의 제1메모리셀을 포함하는 제2메모리매트, (3) 상기 여러개의 제1비트선에 결합되는 제1선택회로, (4) 상기 여러개의 제2비트선에 결합되는 제2선택회로, (5) 상기 제1메모리매트에 대응해서 마련되는 제1기억회로 및 (6) 상기 제2메모리매트에 대응해서 마련되는 제2기억회로를 갖는 반도체기억장치로서, 상기 여러개의 제1메모리셀의 각각은 제1선택 MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제1캐패시터를 포함하고, 상기 제1캐패시터의 상기 한쌍의 전극중의 한쪽은 상기 제1선택MOSFET의 소오스-드레인경로의 한쪽에 결합되고, 상기여러개의 제2메모리셀의 각각은 제2선택 MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제2캐패시터를 포함하고, 상기 제2캐패시터의 상기 한쌍의 전극중의 한쪽은 상기 제2선택MOSFET의 소오스-드레인경로의 한쪽에 결합되고, 상기 제1선택회로는 상기 제1기억회로에 유지된 데이타가 제1데이타인 경우, 상기 여러개의 제1비트선에 제1전압 또는 제2전압을 인가하고, 상기 제1선택회로는 상기 제1기억회로에 유지된 데이타가 제2데이타인 경우 상기 여러개의 제1비트선에 제3전압 또는 제4전압을 인가하고, 상기 제2선택회로는 상기 제2기억회로에 유지된 데이타가 상기 제1데이타인 경우 상기 여러개의 제2비트선에 상기 제1전압 또는 상기 제2전압을 인가하고, 상기 제2선택회로는 상기 제2기억회로에 유지된 데이타가 상기 제2데이타인 경우 상기 여러개의 제2비트선에 상기 제3전압 또는 상기 제4전압을 인가한다.

본원의 제3의 실시예에 의하면, (1) 여러개의 제1워드선, 여러개의 제1비트선 및 상기 여러개의 제1워드선과 상기 여러개의 제1비트선의 교점에 대응해서 마련되는 여러개의 제1메모리셀을 포함하는 제1메모리매트, (2) 여러개의 제2워드선, 여러개의 제2비트선 및 상기 여러개의 제2워드선과 상기 여러개의 제2비트선의 교점에 대응해서 마련되는 여러개의 제2메모리셀을 포함하는 제2메모리매트, (3) 상기 제1메모리매트에 대응해서 마련되는 제1배선, (4) 상기 제2메모리매트에 대응해서 마련되는 제2배선, (5) 상기 제1배선에 결합되는 제1제어회로, (6) 상기 제2배선에 결합되는 제2제어회로, (7) 상기 제1메모리매트에 대응해서 마련되는 제1기억회로 및 (8) 상기 제2메모리매트에 대응해서 마련되는 제2기억회로를 갖는 반도체기억장치로서, 상기 여러개의 제1메모리셀의 각각은 제1선택MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제1캐패시터를 포함하고, 상기 제1캐패시터의 상기 한쌍의 전극중의 한쪽은 상기 제1선택MOSFET의 소오스-드레인경로의 한쪽에 결합되고, 상기 제1캐패시터의 상기 한쌍의 전극중의 다른쪽은 상기 제1배선에 결합되고, 상기 여러개의 제2메모리셀의 각각은 제2선택MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제2캐패시터를 포함하고, 상기 제2캐패시터의 상기 한쌍의 전극 중의 한쪽은 상기 제2선택MOSFET의 소오스-드레인경로의 한쪽에 결합되고, 상기 제2캐패시터의 상기 한쌍의 전극 중의 다른쪽은 상기 제2배선에 결합되고, 상기 제1제어회로는 상기 제1기억회로에 유지된 데이타에 따라서 상기 제1배선에 제1전압 또는 제2전압을 인가하고, 상기 제2제어회로는 상기 제2기억회로에 유지된 데이타에 따라서 상기 제2배선에 상기 제1전압 또는 상기 제2전압을 인가한다.

상술한 제1∼제3의 실시예의 수단에 의하면, 취급하는 데이타의 종류 에 대응해서 하나의 반도체기억장치의 내부에 불휘발부분과 휘발부분을 프로그램 가능하게 설정할 수 있으므로 상기 결정된 기억영역에 대응한 데이타를 기억시키는 것만으로 좋으므로, 사용이 편리한 불휘발 기억기능을 갖는 반도체기억장치를 얻을 수 있다.

제1도는 본 발명이 적용된 반도체기억장치의 1실시예를 개략적으로 도시한 구성도이다. 이 실시예의 반도체기억장치은 전체 1G(기가)비트와 같은 기억용량을 갖게 된다. 예를 들면, 8비트(1바이트)의 단위로 메모리 액세스를 실행하는 것에서는 약128M(메가)바이트의 기억장치로서 이용할 수 있다.

이 실시예에서는 메모리 어레이가 여러개의 메모리매트로 분할된다. 1개의단위매트는 16M비트의 기억용량을 갖게 되고, 전체로서는 64개의 메모리매트가 마련되는 것에 의해 상기 1G비트의 기억용량으로 된다. 상기와 같이 1바이트 단위로의 메모리 액세스가 실행되므로, 단위매트에서는 2M바이트의 기억이 실행된다.

이 실시예에서는 상기와 같은 전체 64개로 이루어지는 메모리매트의 각각의 플레이트전극에 공급되는 플레이트전압VPL은 VSS와 같은 0V이거나 또는 Vcc/2와 같은 중간전압으로 설정할 수 있도록 된다. 동일도면에 있어서 사선이 그어진 8개의 메모리매트에 있어서는 VPL=VSS로 설정되는 것에 의해 통상의 DRAM으로서 동작되고 휘발성영역으로서 사용된다. 이것에 대해 나머지 56개로 이루어지는 메모리매트에 대해서는 VPL=Vcc/2로 되는 것에 의해 FERAM으로서 동작되고 불휘발성영역으로서 사용된다. 상기 DRAM으로서 동작되는 휘발성영역은 비교적 작은 규모인 마이크로컴퓨터 등에서는 메인메모리로서 사용되고, 상기 FERAM으로서 동작되는 불휘발성영역은 파일메모리로서 사용된다.

제2도는 본 발명에 관한 반도체기억장치에 있어서의 메모리매트 전위설정회로의 1실시예를 개략적으로 도시한 블럭도이다. 단위매트1에서 단위매트64까지의 각 메모리매트에 있어서의 상기 플레이트전극에 대해서 Vcc/2와 같은 중간전압을 공급하는 P채널형 MOSFET와 회로의 접지전위VSS를 공급하는 N채널형 MOSFET가 각각 마련된다. 이들 한쌍의 P채널형 MOSFET와 N채널형 MOSFET의 게이트는 공통화되어 휘발/불휘발 매트 선택 레지스터에 포함되는 단위 레지스터(기억회로)UR1∼UR64로부터 공급되는 제어신호CONT1∼CONT64가 공급된다. 예를 들면, 상기 제어신호CONT1이 하이레벨이면 N채널형 MOSFET Qn1이 온상태로 되어 단위매트1의 플레이트전극VPL1에는 VSS와 같은 접지전위가 인가된다. 상기 제어신호CONT1이 로우레벨에서 P채널형 MOSFET Qp1이 온상태로 되어 상기 단위매트1의 플레이트전극VPL1에는 실질적으로 Vcc/2와 같은 중간전압이 인가된다. 마찬가지로 제어신호CONT2∼CONT64의 레벨에 따라서 대응하는 단위매트2∼64의 플레이트전극VPL2∼VPL64에 접지전위 또는 실질적으로 Vcc/2와 같은 중간전압이 인가된다.

휘발/불휘발 매트 선택 레지스터는 외부입력에 의한 휘발/불휘발 매트 커맨드와 외부입력 또는 내부발생의 매트 선택 레지스터신호에 의해 각 단위매트에 대응해서 상기와 같은 하이레벨/로우레벨의 제어신호가 입력되어 그것을 유지한다. 이 구성에서는 전원투입의 초기설정에 의해 상기 단위매트마다 휘발/불휘발모드에서의 동작을 지시하는 상기 제어신호의 입력이 실행된다. 또한, 상기 내부매트 선택 어드레스신호를 형성하는 기능을 마련하고 이러한 매트 선택 어드레스신호에 의해 불휘발성의 기억소자에 상기 제어신호를 기억시켜 두는 것에 의해 전원투입마다의 상기 초기설정을 자동적으로 실행시킬 수 있다.

제3도는 본 발명에 관한 반도체기억장치에 있어서의 1개의 메모리매트의 1실시예를 도시한 블럭도이다. 특히 제한되지 않지만, 상기 제1도 또는 제2도의 각 메모리매트MAT0∼MAT64는 1개의 반도체기판에 형성되어 있음에도 불구하고, 각각이 하나의 반도체메모리로 간주되도록 어드레스나 제어신호의 입력버퍼, 데이타용의 입출력버퍼를 구비하고 있다. 즉, 외부단자에서 공급된 각 입력신호는 반도체기억장치에 공통의 입력버퍼를 통해서 입력되지만, 그 중의 메모리 매트 선택신호MS를 형성하는 어드레스신호를 제외한 다른 어드레스신호는 어드레스 버스를 거쳐서 각 메모리매트의 입력버퍼나 입출력버퍼로 전달된다. 따라서, 상기와 같은 내부버스를 통해서 공급된 어드레스신호 XAD와 YAD 및 매트선택신호MS나 상기 제어회로CONT에 의해 형성된 각종 제어신호를 페치하는 입력버퍼가 마련된다.

그 이유는 상기와 같이 약 1G비트정도의 기억용량을 갖는 것에서는 상기와 같은 구성으로 한 쪽이 효율좋게 레이아웃을 할 수 있고, 또 비교적 길게 둘러쳐지는 신호선수를 적게 할 수 있음과 동시에 신호전달속도를 빠르게 할 수 있다. 또, 이것에 부가해서 상기와 같이 매트단위로의 휘발/불휘발의 지정에 있어서 편리하게 되는 것이다. 즉, 메모리 어레이의 플레이트전극에 공급되는 플레이트전압 VPL은 동일도면에 예시적으로 도시되어 있는 바와 같은 P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 스위치SW를 거쳐서 회로의 접지전위VSS나 또는 Vcc/2로 설정된 하프 프리챠지전압HVC가 선택적으로 공급된다.

기억회로는 특히 제한되지 않지만, 플립플롭FF로 구성되고, 상기 휘발/불휘발 매트 선택 레지스터로서 사용된다. 이 플립플롭회로FF에 휘발/불휘발에 대응한 1 또는 0의 2진신호가 기억된다. 스위치제어회로는 상기 기억신호에 대응해서 스위치회로SW의 제어신호S를 발생시킨다. 상기 플립플롭FF는 제어신호군에서 지정되는 특정의 모드설정동작에 있어서 매트선택신호MS에 의해 지정된 것에 상기 기억정보가 라이트되는 것에 의해 휘발/불휘발의 설정이 외부에서 소프트웨어적으로 실행된다.

기억회로는 퓨즈 등의 1회만 프로그램이 가능하게 된 기억수단으로 구성되어도 좋다. 이 경우에는 반도체기억장치가 반도체웨이퍼상에 완성된 시점에서 각 메모리매트의 휘발/불휘발화가 설정되고, 이후의 변경은 실행되지 않도록 된다. 상기 퓨즈 대신에 본딩옵션에 의한 것이라도 좋다.

이상 입력버퍼를 통한 어드레스신호XAD는 X디코더에 공급되고 여기서 메모리 어레이의 하나의 워드선을 선택한다. X디코더에는 워드선 드라이버도 포함되는 것이다. 상기 입력버퍼를 통한 어드레스신호YAD는 Y디코더에 공급되고 여기서 메모리 어레이의 8쌍의 상보비트선의 Y선택신호가 형성된다. Y선택신호는 센스앰프중에 포함되는 메모리 어레이의 상보비트선을 입출력선에 접속시키는 컬럼스위치로 전달되고 이러한 입출력선이 상기 입출력버퍼와 대응해서 접속된다.

이 실시예에서는 도시하지 않지만, X계와 Y계의 용장회로도 마련된다. 상기 X계의 용장회로는 불량 어드레스를 기억시키는 기억회로와 어드레스 비교회로를 포함하고 있다. 기억된 불량 어드레스와 입력된 X어드레스를 비교하여 불일치인 경우에는 그대로 입력된 어드레스에 대응한 워드선을 선택하고, 기억된 불량 어드레스와 입력된 X어드레스가 일치하면 정규회로의 불량 워드선의 선택동작을 금지시킴과 동시에 예비워드선을 선택하는 선택신호를 출력시킨다. 동일한 회로가 Y계회로에도 마련되어 있고 그것에 의해서 불량비트선에 대한 메모리 액세스를 검출하면, Y디코더에 의한 불량 비트선의 선택동작을 정지시키고 그 대신에 예비로 마련되어 있는 비트선을 선택하는 선택신호가 형성된다.

제4도는 상기 메모리 어레이부의 1실시예를 도시한 주요부 회로도이다. 동일도면에 있어서는 4개의 워드선, 2쌍의 상보비트선 및 이들에 관련된 센스앰프와 프리챠지회로 등이 대표로서 예시적으로 도시되어 있다. 동일도면에는 소위 분할 센스방식으로 되고, 센스앰프를 중심으로 해서 메모리 어레이ARY-R이 좌우로 배치되는 것이고, 그 중 좌측의 어레이ARY-L이 상기와 같이 표시되고, 우측의 어레이ARY-R은 블랙박스에 의해 표시되어 있다. 또, 한쌍의 상보비트선BLL과 /BLL에 대응한 각 회로를 구성하는 MOSFET에만 대표로서 회로기호가 부가되어 있다.

메모리셀은 어드레스 선택용 MOSFET Qm과 정보기억용 캐패시터 Cs로 구성된다. 어드레스 선택용 MOSFET Qm의 게이트는 워드선WLi에 접속되고, 이 MOSFET Qm의 드레인이 비트선/BLL에 접속되며, 소오스에 정보기억용 캐패시터Cs가 접속된다. 정보기억용 캐패시터Cs의 다른쪽의 전극은 공통화되어 플레이트전극(플레이트 배선)VPL을 거쳐서 플레이트전압VPL이 부가된다. 이와 같은 정보기억용 캐패시터Cs는 그 유전체막으로서 강유전체막이 사용된다. 그리고, 플레이트전압VPL에는 상기와 같은 P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 스위치SW를 거쳐서 HVC(=Vcc/2)나 또는 Vcc(=0V)가 공급된다.

상기 비트선BLL과 /BLL은 동일도면에 도시한 바와 같이 평행하게 배치되고, 비트선의 용량 밸런스 등을 맞추기 위해 필요에 따라서 적절하게 교차된다. 이러한 상보비트선BLL과 /BLL은 스위치 MOSFET Q1과 Q2에 의해 센스앰프의 입출력노드와 접속된다. 센스앰프는 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형 MOSFET

Q5, Q6 및 P채널형 MOSFET Q7, Q8로 구성된다. N채널형 MOSFET Q5,Q6의 소오스는 공통소오스선CSN에 접속된다. P채널형 MOSFET Q7과 Q8의 소오스는 공통소오스선CSP에 접속된다. 공통소오스선CSP에 예시적으로 도시되어 있는 바와 같이 P채널형 MOSFET의 파워스위치MOSFET Q14가 마련되고 타이밍신호ψSAP가 로우레벨로 되면 MOSFET Q14가 온상태로 되어 센스앰프의 동작에 필요한 전압공급을 실행한다. N채널형 MOSFET Q5와 Q6에 대응한 공통소오스선CSN에는 도시하지 않은 N채널형 MOSFET가 마련되고 선의 동작 타이밍에 회로의 접지전위를 공급한다.

이들 센스앰프를 활성화시키는 파워스위치 MOSFET는 안정적인 센스동작을 실행시키기 위해 센스앰프가 증폭동작을 개시한 시점에서는 비교적 작은 전류밖에 공급할 수 없는 파워스위치 MOSFET를 온상태로 하고, 센스앰프의 증폭동작에 의해서 비트선BLL과 /BLL의 전위차가 어느 정도 크게 된 시점에서 큰 전류를 흐르게 하는 파워스위치 MOSFET를 온상태로 하는 등 해서 증폭동작을 단계적으로 실행하게 된다. 상기 센스앰프의 입출력노드에는 상보비트선을 단락시키는 MOSFET Q11과 상보비트선에 하프 프리챠지전압HVC를 공급하는 스위치 MOSFET Q9과 Q10으로 이루어지는 프리챠지회로가 마련된다. 이들의 MOSFET Q9∼Q11의 게이트에는 공통으로 프리챠지신호PC가 공급된다.

MOSFET Q12와 Q13은 컬럼선택신호YS에 의해 스위치제어되는 컬럼스위치를 구성한다. 이 실시예에서는 하나의 컬럼선택신호YS에 의해 8쌍의 비트선을 선택할 수 있도록 된다. 그 때문에 상기 컬럼선택신호YS는 동일도면에 예시적으로 도시되어 있는 2쌍의 비트선과 도시하지 않은 나머지 6쌍의 비트선에 대응한 8개의 센스앰프의 입출력노드에 마련된 컬럼스위치를 구성하는 MOSFET의 게이트에 공통으로공급되고, 이와 같은 스위치 MOSFET를 거쳐서 8쌍의 비트선과 제3도의 입출력신호I/O 0-7에 대응된 8쌍의 입출력선이 각각 접속된다.

제5도(A)는 본 발명에 관한 반도체기억장치에 마련되는 휘발/불휘발매트 선택 레지스터와 그 선택회로의 1실시예를 개략적으로 도시한 회로도이다. 상기 선택회로에는 상기 휘발/불휘발 매트 선택 레지스터의 휘발/불휘발설정 및 전원투입직후의 자동설정을 실행하는 주변부분도 포함된다.

휘발/불휘발 매트 선택 레지스터는 메모리매트수가 상기와 같이 64개로 이루어지는 경우에는 그것에 대응된 수의 플립플롭FF0∼FF63으로 구성된다. 하나의 플립플롭FF0의 회로가 대표로서 예시적으로 도시되어 있는 바와 같이 데이타단자D에서 공급된 휘발/불휘발에 대응된 데이타의 페치를 실행하는 클럭된 인버터회로CN1로 이루어지는 입력회로, 이러한 입력회로CN1을 통해서 페치된 신호를 기억하는 인버터회로IN1, 그의 출력신호를 입력으로 귀환시키는 귀환용의 클럭된 인버터회로CN2 및 상기 기억용의 인버터회로IN1의 출력을 받고 상기 Vcc/2나 VSS의 플레이트전압을 선택하는 선택신호S0을 형성하는 출력인버터회로IN2로 구성되는 스루래치회로가 사용된다.

외부단자A0∼An에서 공급된 어드레스신호 또는 전원온시에 동작상태로 되는 어드레스 카운터에 의해 형성된 레지스터 세트용 어드레스신호를 해독하는 디코더DEC가 마련된다. 특히 제한되지 않지만, 이 디코더DEC는 상기 64개의 플립플롭FF0∼FF63에 대응한 어느 하나의 선택신호를 형성한다. 이 선택신호는 상기 귀환용의 클럭된 인버터회로CN2에 공급되고, 인버터회로IN3에 의해 반전된 신호가 상기 입력용의 클럭된 인버터회로CN1에 공급된다.

통상의 동작상태에서는 디코더DEC의 출력신호는 모두 비선택의 로우레벨로 된다. 귀환용의 클럭된 인버터회로CN2는 상기 로우레벨의 신호에 따라서 동작상태로 되고, 인버터회로IN1의 출력신호를 입력측으로 귀환시키므로, 정귀환루프가 작용해서 정보의 유지가 실행된다. 이 때, 입력용의 클럭된 인버터회로CN1은 상기 인버터회로IN3의 출력신호의 하이레벨에 의해 비동작상태로 되고 출력이 하이임피던스 상태로 되어 상기 정보유지동작에 영향을 주지 않는다. 상기 디코더DEC의 출력신호가 하이레벨의 선택레벨로 되면, 상기 귀환용의 클럭된 인버터회로CN2는 출력 하이임피던스상태로 되고, 대신에 입력용의 클럭된 인버터회로CN1이 동작상태로 되어 입력단자에 공급되는 라이트신호의 페치를 실행한다.

상기와 같은 레지스터만으로 이루어지는 경우에는 전원을 투입한 직후에 순차 각 플립플롭FF0∼FF63을 지정하고, 각각에 대응해서 데이타단자D에서 로우레벨/하이레벨의 휘발/불휘발정보를 기억시키지 않으면 안되므로, 사용상 편리함이 나빠진다. 그래서, 초기설정일 때에만 상기 외부단자A0∼An 및 데이타단자D에서 각 메모리매트마다 휘발/불휘발에 대응한 정보의 라이트를 실행한다. 그리고, 이 라이트는 상기와 같은 플립플롭FF0∼FF63 이외에 플레이트전압VPL을 항상 Vcc/2로 설정된 어레이ARY를 이용해서 그곳에 라이트를 실행하도록 한다.

상기 자동설정용 어레이ARY는 1개의 워드선, 상기 적어도 상기 메모리매트수에 대응된 비트선, 센스앰프, 워드선 드라이버, Y디코더YDEC 및 센스앰프SA와 각 플립플롭FF0∼FF63 사이에 공급되고 상기 Y디코더 YDEC에서 출력되는 선택신호YSEL에 응답해서 센스앰프SA의 출력데이타 중의 1개를 데이타전송선DTL에 전달하기 위한 Y스위치YS를 구비한다. 상기와 같은 초기설정이나 전원투입직후에 제어신호

Com을 발생시키고 상기 워드선이 선택동작을 실행시킨다. 그리고, 초기설정시에는 데이타단자D에서 입력된 휘발/불휘발의 설정정보가 상기의 플립플롭FF0∼FF63에 라이트됨과 동시에 상기 자동설정용 어레이에도 라이트된다.

이와 같이 해 두면, 전원투입 직후에 어드레스 카운터에 의해 어드레스 신호를 발생시키도록 하면, 상기 어레이와 플립플롭이 동시에 선택상태로 되어 상기 어레이에 기억된 기억정보가 플립플롭에 전달되고, 상기 초기설정에 대응한 휘발/불휘발의 자동설정이 가능하게 된다.

이러한 구성에서는 상기와 같은 퓨즈 등과 같은 1회만 프로그램이 가능한 것에 비해 시스템의 변경이나 취급하는 데이타처리의 종류에 따라서 상기 초기설정을 다시 하는 것에 의해 임의로 실행하도록 할 수 있으므로, 사용상 편리함을 한층 향상시킬 수 있다.

제5도(B)는 본 발명에 관한 반도체기억장치에 마련되는 휘발/불휘발매트 선택 레지스터와 그 선택회로의 다른 실시예를 개략적으로 도시한 회로도이다. 제5도(A)와 제5도(B)의 상이점에 대해서 이하 설명한다. 외부단자(어드레스 입력단자)A0-An 및 데이타단자D에서 어레이ARY(제2기억회로)내의 메모리셀M0-M63에 휘발/불휘발 메모리 어레이 할당 데이타를 순차 입력한 후, 본 반도체기억장치로의 전원을 차단하고, 그 후 재차 전원을 투입한 경우를 고려한다. 전원투입시에 제어신호 입력단자Com에서 하이레벨"H"의 제어신호가 입력된다. 워드선 드라이버는상기 제어신호를 받고 워드선WL을 선택레벨로 한다. 센스앰프SA는 메모리셀M0-M63으로부터의 리드데이타를 증폭한다. Y디코더 YDEC는 상기 제어신호에 응답해서 센스앰프SA의 각 증폭데이타를 대응하는 데이타전송선DTL0-DTL63으로 일괄하여 전송하는 것을 제어하기 위한 선택신호YSEL을 Y스위치YS로 출력한다. 인버터IN4는 제어신호 입력단자Com에 입력되는 상기 제어신호의 반전신호를 각 플립플롭FF0-FF63의 인버터CN2, IN3에 전달한다. 그 후, 제어신호 입력단자Com의 레벨은 로우레벨"L"로 된다. 이들의 제어에 의해 전원투입시, 어레이ARY내의 메모리셀M0-M63의 데이타를 일괄해서 각 플립플롭FF0-FF63으로 전송하는 것이 가능하게 되고 각 플립플롭FF0-FF63은 실질적으로 동일한 타이밍 휘발/불휘발 정보를 수신하여 래치하는 것이 가능하게 된다. 제5도(A)에 있어서는 전원투입시 어레이ARY에서 플립플롭FF0-FF63으로의 데이타 전송을 64회 반복실행하는 것에 비해, 제5도(B)에 있어서는 1회의 데이타전송(병렬전송)으로 좋다. 이것에 의해 제5도(B)의 방식에서는 전원투입시의 플립플롭FF0-FF63으로의 데이타의 설정시간을 단축하는 것이 가능하게 됨에 따라서 반도체기억장치의 전원투입 상승 시간을 단축하는 것이 가능하게 된다.

제6도는 본 발명에 관한 반도체기억장치의 다른 1실시예를 개락적으로 도시한 구성도이다. 이 실시예에서는 휘발영역에 설정된 메모리매트와 불휘발영역에 설정된 메모리매트를 인접해서 배치해 두고, 2개의 메모리매트의 비트선(데이타선) 사이에 데이타 전송용의 스위치 MOSFET를 마련하도록 하는 것이다. 예를 들면, 휘발영역A의 워드선A를 선택해서 센스앰프A에 의해 그 리드와 증폭을 실행시킨다.그 후에, 불휘발영역B의 워드선B의 선택과 동시에 전송신호를 발생시키고 상기 2개의 메모리매트 사이의 비트선을 접속하면, 상기 센스앰프A에 의해 증폭된 큰 신호증폭이 불휘발영역의 비트선에 전달되어 불휘발영역B에서는 워드선단위로의 라이트가 실행된다.

이와 같은 기능을 마련한 경우, 데이타의 가공에 있어서는 휘발영역을 사용해서 필요에 따라서 데이타의 리라이트를 실행하도록 한다. 그리고, 데이타처리를 종료해서 전원을 차단하기 전에 상기 휘발영역을 리플레쉬 동작시키고, 그것과 시간적으로 약간 지연해서 불휘발영역도 리플레쉬 동작시키는 것에 의해 비교적 간단하게 데이타전송을 실행할 수 있다. 반대로, 전원투입 직후에는 상기 불휘발영역에서 휘발영역에 대해서 상기 마찬가지로 데이타전송을 실행하도록 하면, 전원차단전의 상태로 간단하게 되돌릴 수 있다. 상기 불휘발영역과 휘발영역 사이의 데이타전송은 전원투입 직후 및 전원차단전에 실행된다고 설명했지만, 이것에 한정되는 것은 아니고 필요에 따라서 그 이외의 타이밍에서 데이타 전송이 실행되어도 좋다.

제7도(A) 및 제7도(B)는 본 발명에 관한 반도체기억장치에 있어서의 휘발모드와 불휘발모드에 있어서의 메모리셀의 동작상태를 설명하기 위한 특성도이다. 제7도(A)에는 휘발모드와 동작의 특성도가 도시되고, 제7도(B)에는 불휘발모드동작의 특성도가 도시되어 있다.

제7도(A)의 휘발모드의 조건은 다음과 같다. 플레이트전압을 VPL로 하고, 비트선의 하이레벨측의 전압VMP(H)와 로우레벨측의 전압VMP(L)로 하면, 동일도면에 도시한 바와 같이 VPL≤VMP(L)<VMP(H) 또는 VMP(L)<VMP(H)≤VPL이다. 상기의 실시예와 같이 VPL=VSS로 하고, VPM(L)을 VSS, VMP(H)를 Vcc로 한 경우는 전자의 조건에 해당한다. 이와 같은 조건하에서의 라이트와 리드는 동일도면에 도시한 바와 같이 분극의 방향은 동일하고 0리드, 1리드 및 리라이트가 실행된다. 후자의 조건에 해당하는 예는 VPL을 Vcc로 설정한 경우이다. 이 경우에는 분극의 방향이 제7도(A)와 반대로 부방향에 있어서 일정하게 되고, 이러한 부방향 중에서 상기와 동일한 0리드, 1리드 및 리라이트가 실행된다.

이하, 이것에 대해 더욱 상세하게 설명한다.

캐패시터가 제1의 분극상태인 경우, 캐패시터의 한쌍의 전극의 한쪽에 제3전압이 인가되고 또한 캐패시터의 한쌍의 전극의 다른쪽(플레이트전극)에 제2전압이 인가되었을 때 캐패시터는 분극반전되지 않고, 캐패시터가 제1의 분극상태인 경우, 캐패시터의 한쌍의 전극의 한쪽에 제4전압이 인가되고 또한 캐패시터의 한쌍의 전극의 다른쪽에 제2전압이 인가되었을 때 캐패시터는 분극반전되지 않고, 캐패시터가 제2의 분극상태인 경우, 캐패시터의 한쌍의 전극의 한쪽에 제3전압이 인가되고 또한 캐패시터의 한쌍의 전극의 다른쪽에 제2전압이 인가되었을 때 캐패시터는 분극반전되지 않고, 캐패시터가 제2의 분극상태인 경우, 캐패시터의 한쌍의 전극의 한쪽에 제4전압이 인가되고 또한 캐패시터의 한쌍의 전극의 다른쪽에 제2전압이 인가되었을 때 캐패시터는 분극반전된다.

예를 들면, 상술한 제2전압은 접지전위Vss로 되고, 제3전압은 접지전압VSS로 되며, 제4전압은 전원전압Vcc로 된다.

제7도(B)의 불휘발모드의 조건은 다음과 같다. 상기와 마찬가지로 플레이트전압을 VPL로 하고, 비트선의 하이레벨측의 전압VMP(H)와 로우레벨측의 전압VMP(L)로 하면, 동일도면에 도시한 바와 같이 VMP(L)<VPL<VMP(H)이다. 단, VPL과 VMP(L) 및 VPL과 VMP(H)의 전압차는 분극의 반전이 가능한 스레쉬홀드 전압이상인 것은 물론이다. 상기의 실시예와 같이 VPL을 Vcc/2로 한 경우가 이 조건에 해당하고, 1리드는 정방향에서의 분극에 의해 실행되고, 0리드는 부방향에서의 분극에 의해 실행되고, 1에서 0으로의 리라이트에 의해 정방향의 분극의 방향이 부방향으로 변화된다. 반대로, 0에서 1로의 리라이트에 의해 부방향의 분극의 방향이 정방향으로 변화된다.

이하, 이것에 대해 더욱 상세하게 설명한다.

(정보기억용)캐패시터가 제1의 분극상태인 경우, 캐패시터의 한쌍의 전극의 한쪽에 제3전압이 인가되고 또한 캐패시터의 한쌍의 전극의 다른쪽(플레이트전극)에 제1전압이 인가되었을 때 캐패시터는 분극반전되고, 캐패시터가 제1의 분극상태인 경우, 캐패시터의 한쌍의 전극의 한쪽에 제4전압이 인가되고 또한 캐패시터의 한쌍의 전극의 다른쪽에 제1전압이 인가되었을 때, 캐패시터는 분극반전되지 않고, 캐패시터가 제2의 분극상태인 경우, 캐패시터의 한쌍의 전극의 한쪽에 제3전압이 인가되고 또한 캐패시터의 한쌍의 전극의 다른쪽에 제1전압이 인가되었을 때, 캐패시터는 분극반전되지 않고, 캐패시터가 제2의 분극상태인 경우, 캐패시터의 한쌍의 전극의 한쪽에 제4전압이 인가되고 또한 캐패시터의 한쌍의 전극의 다른쪽에 제1전압이 인가되었을 때 캐패시터는 분극반전된다.

예를 들면, 상술한 제1전압은 접지전위VSS(GND)와 전원전압Vcc의 실질적으로 중간전압Vcc/2로 되고, 제3전압은 접지전위VSS로 되며, 제4전압은 전원전압Vcc로 된다.

즉, 캐패시터의 1개의 전극의 상기 다른쪽(플레이트전극)에 상기 제1전압이 인가되어 있는 상태로 되는 휘발모드에 있어서 캐패시터는 분극반전이 여러회 가능하게 되고, 캐패시터의 1개의 전극의 상기 다른쪽(플레이트전극)에 상기 제2전압이 인가되어 있는 상태로 되는 불휘발모드에 있어서 캐패시터는 분극반전이 여러회 가능하게 되지 않는다.

상기의 불휘발모드와 휘발모드의 전환은 상기와 같이 로우레벨VMP(L)과 하이레벨VMP(H)를 VSS와 Vcc와 같이 고정시켜 두고, 플레이트전압VPL을 VSS(또는 Vcc)와 Vcc/2로 변경하는 것에 의해 실현하는 것 이외에, VPL을 예를 들면 VSS로 고정시켜 두고 불휘발모드에서는 비트선에 부가되는 2진의 라이트신호 중의 로우레벨VMP(L)을 -Vcc/2로 하고 2진의 라이트신호 중의 하이레벨VMP(H)를 +Vcc/2로 하고, 또한 휘발모드에서는 2진의 라이트신호 중의 로우레벨VMP(L)을 VSS로 하고 2진의 라이트 신호중의 하이레벨VMP(H)를 +Vcc로 하는 제어회로를 마련하는 수단을 사용해도 좋다. 단, 이 경우에는 비트선의 전위를 상기와 같은 불휘발모드에서는 Vcc/2만큼 부방향으로 시프트시킬 필요가 있고, 그 때문에 센스앰프의 동작전압이 -Vcc/2와 Vcc/2로 됨과 동시에 그것에 따라서 비트선의 프리챠지전압도 VSS로 변경된다.

VPL을 예를 들면 Vcc/2로 고정시켜 두고 불휘발모드에서는 로우레벨VMP(L)을VSS로 하고, 하이레벨VMP(H)를 Vcc로 한다. 휘발모드에서는 로우레벨VMP(L)을 Vcc/2로 하고, 하이레벨VMP(H)를 3Vcc/2로 해도 좋다. 단, 이 경우에는 비트선의 전위를 상기와 같은 불휘발모드에서는 Vcc/2만큼 부방향으로 시프트시킬 필요가 있고, 그 때문에 센스앰프의 동작전압이 VSS와 3Vcc/2로 승압된 전압으로 함과 동시에 그것에 따라서 비트선의 프리챠지전압도 Vcc로 변경된다. 상기와 같은 전압의 설정이 가장 이해하기 쉽지만, 그 이외에 상기 분극의 반전에 필요한 스레쉬홀드전압에 대응한 부전압이나 승압전압을 형성해도 동일한 것을 실현할 수 있는 것은 물론이다.

상기와 같이 비트선의 하이레벨/로우레벨의 전위가 휘발모드와 불휘발모드에서 다른 것에서는 제3도의 실시예에 있어서 상기 플레이트전압VPL에 대응해서 마련되는 스위치 대신에 각각의 동작모드에 대응해서 스위치제어되는 스위치에 의해서 센스앰프의 동작전압에 필요한 전압 및 프리챠지전압이 전환된다. 그리고, 부전압발생회로나 승압전압발생회로가 마련되고, 상기 센스앰프의 동작전압이 형성된다. 이와 같은 센스앰프에 필요한 동작전압은 외부단자에서 공급하는 구성으로 해도 좋다.

제8도는 본 발명에 관한 반도체기억장치의 다른 1실시예를 개략적으로 도시한 회로도이다. 이 실시예에서는 강유전체막에 의해 불휘발화된 메모리셀을 결함구제용의 불량 어드레스 기억용으로 사용한다. 이 실시예에서는 메모리 어레이가 1개로 구성되어 있지만, 그 기억용량에 따라서 실제로는 여러 매트 또는 블럭으로 분할되어도 좋다. 또는 제8도는 분할된 여러개의 메모리 어레이 중의 1개의메모리 어레이와 그 어드레스 선택회로를 기능적으로 나타내고 있는 것으로 이해해도 좋다.

도시하지 않은 X어드레스 버퍼와 Y어드레스 버퍼는 상기와 동일한 어드레스단자에서 시계열적으로 입력되는 어드레스 신호를 그것과 동기해서 컨트롤 제어단자에서 공급되는 어드레스 스트로브신호(RAS, CAS)에 따라서 페치한다. 로우 어드레스 스트로브신호(RAS)와 동기해서 X어드레스 버퍼에 페치된 X계 어드레스신호는 X디코더 회로X-DEC에 의해 어드레스신호의 독해가 실행되고, 워드 드라이버틀 통해서 하나의 워드선의 선택동작이 실행된다. 컬럼 어드레스 스토로브신호(CAS)와 동기해서 Y어드레스 버퍼에 페치된 Y계 어드레스신호는 Y디코더회로YDEC에 입력되고, 여기서 어드레스신호의 해독이 실행되어 비트선의 선택신호가 형성된다.

동일도면에 있어서, Y디코더회로 YDEC에서 메모리 어레이부로 신호선이 연장되도록 도시하고 있지만, 이것은 Y어드레스에 의해서 지정되는 메모리셀을 표현하기 위한 것이고 실제로는 메모리 어레이부에는 상보비트선이 배치되어 있고, 그 상보비트선은 컬럼스위치를 거쳐서 입출력선I/O에 접속된다. Y디코더회로 YDEC는 상기 컬럼스위치를 선택하는 선택신호를 형성한다.

이 실시예에서는 다이나믹형 RAM으로서의 메모리 어레이는 정규회로로서의 노멀어래이와 비트단위에서의 결함구제를 실행하는 용장어레이로 구성된다. 동일도면에 있어서는 생략되어 있지만, 비트선 단위의 결함구제를 실행하는 종래와 같은 비트선단위에서의 용장회로를 마련하는 것이라도 좋다. 즉, Y계의 불량 어드레스가 기억된 기억회로와 이와 같은 기억회로의 기억정보와 Y계의 어드레스 신호를 비교하는 비교회로를 구비한 용장 스위치회로에 의해 불량 어드레스가 선택되면 노멀어레이의 비트선 대신에 용장용의 비트선으로 전환한다. 상기 Y계의 불량 어드레스의 기억회로는 특히 제한되지 않지만, 종래와 같은 퓨즈를 사용한 것으로 구성하면 좋다.

상기 노멀 어레이 및 용장 어레이는 플레이트전압이 VSS로 고정되는 것에 의해 휘발모드에서 동작된다. 즉, 이들의 노멀어레이와 용장어레이는 상기 다이나믹형 RAM으로서의 메모리 어레이로서 사용되고, 그것에 대응해서 마련된 센스앰프는 이러한 메모리 어레이의 상보비트선상에 리드된 미소한 기억정보를 증폭하고 상기의 리드동작에 의해서 기억전하가 거의 소실된 메모리셀에 대해서 리라이트를 실행한다. 상기와 같이 분할 센스앰프 방식을 채용하는 경우에는 센스앰프를 중심으로 해서 좌우에 메모리 어레이 또는 메모리매트가 배치되는 것이다. 이와 같이 센스앰프는 리드신호의 증폭동작과 메모리셀로의 리라이트동작을 실행하는 것이므로, 종래의 다이나믹형 RAM의 센스앰프와 동일한 다이나믹신호에 의해 그 동작이 제어되는 CMOS 래치회로가 사용된다.

동일도면에 있어서 상기 Y디코더회로 YDEC에 포함되는 입출력선은 종방향으로 연장되어 상기 컬럼스위치를 거쳐서 메모리 어레이의 비트선과 선택적으로 접속된다. 이 입출력선은 다음에 설명하는 바와 같은 비트단위에서의 랜덤 결함구제를 실행하기 위해 마련된 스위치회로를 거쳐서 I/O(입출력)버퍼와 접속된다.

상기 노멀 어레이의 워드선에는 상기와 같이 플레이트전압이 Vcc/2로 설정되는 것에 의해 불휘발모드로서 동작되는 메모리셀이 마련된다. 이들의 불휘발모드에서 동작되는 메모리셀을 불량 어드레스 기억 어레이로 사용되고, 이것에 결합되는 워드선상에 접속되는 노멀 어레이에 불량비트가 있을 때에는 이러한 불량 비트에 대응된 Y어드레스를 기억하는 데에 사용된다. 즉, 상기 X디코더회로 X-DEC의 출력신호, 즉, 다이나믹형 RAM의 워드선에 불휘발모드에서 동작되는 것에 의해 실질적으로 프로그램 가능한 ROM으로서 사용되는 메모리셀이 접속되고, 이러한 프로그램 가능한 ROM으로서 동작되는 강유전체 메모리셀의 어드레스 선택회로의 간소화를 도모하도록 하는 것이다. 예를 들면, 메모리 어레이의 워드선에 대해서 12개의 비트선을 교차시키고 그 교차부에 휘발모드에서 동작되는 상기 메모리셀을 마련하도록 한다.

이 구성에서는 다이나믹형 RAM의 노멀 어레이의 X계의 어드레스 선택동작에 의해 동시에 프로그램 가능한 ROM으로서 사용되는 불량 어드레스 기억 어레이의 액세스가 실행되고, 상기 12개의 비트선에서는 불량의 Y어드레스에 대응한 1과 0의 신호가 출력된다. 이 신호는 센스앰프SA2에 의해 증폭되어 비교회로의 한쪽의 입력에 공급되고 Y어드레스 버퍼에서 출력되는 Y어드레스신호와 비교된다.

상기와 같이 강유전체막을 사용해서 메모리셀을 구성하고, 그 플레이트전압VPL의 설정에 의해 휘발모드와 불휘발모드에 의해 전환하도록 한 경우에는 불량 어드레스를 기억하는 프로그램 가능한 ROM으로서 동작되는 불량 어드레스 기억 어레이와 노멀 어레이 및 용장 어레이를 동일한 구성의 메모리셀을 사용해서 구성할 수 있다. 단, 상기와 같이 프로그램 가능한 ROM으로서 사용되는 부분은 불휘발모드로 하기 위해서 노멀모드 및 용장모드로 되는 부분과는 플레이트전극이 분리된다. 즉, 불량 어드레스 기억 어레이는 불량 어드레스를 기억하기 위해 불휘발모드인 것이 조건이지만, 노멀 어레이 및 용장 어레이는 메모리로서 요구되는 기능이 불휘발이면 불휘발모드에서 동작된다. 이와 같이 노멀 어레이 및 용장 어레이가 불휘발모드에서 동작될 때에는 상기 플레이트전압은 동일한 Vcc/2로 설정되므로, 상기와 같은 전기적인 분리를 필요로 하지 않는다.

상기 프로그램 가능한 ROM으로서 동작되는 불량 어드레스 기억 어레이에는 상기와 같이 특정의 워드선에 1개의 랜덤 결함셀이 존재할 때, 그 워드선에 대응한 어드레스에 결함셀이 존재하는 Y어드레스를 기억시킨다. 워드선상에 결함셀이 존재하지 않는 경우에는 라이트가 실행되지 않고 그 때의 Y어드레스는 초기 데이타, 예를 들면 전부 0으로 된다. 따라서, 각 워드선에 있어서 결함이 존재하지 않는 경우에는 Y어드레스신호가 전부 0에 대응한 어드레스에 결함셀이 존재하는 것으로 간주되어 노멀 어레이 대신에 용장 어레이가 선택된다.

그래서, 기억될 Y어드레스에 1비트의 플래그를 추가하고, 이 비트에 1을 라이트하는 것에 의해 기억된 Y어드레스가 불량 어드레스인 것을 나타내도록 해도 좋다. 이 경우에는 불량 어드레스 기억 어레이에서 출력된 플래그가 1일 때에만 비교회로의 출력신호가 유효로 된다. 이와 같이 하면, 각 워드선에 있어서 결함이 존재하지 않는 경우에 불량 어드레스 기억 어레이의 메모리셀의 초기데이타에 대응한 어드레스에 결함셀이 존재하는 것으로 간주되어 버리는 것을 방지할 수 있다.

동일도면에 있어서, ●로 표시된 위치에 결함셀이 존재하는 경우, 결함셀이 존재하는 워드선(X어드레스)에 의해 불량 어드레스 기억 어레이를 지정해서 워드선상의 Y어드레스를 기억시킨다. 이와 같은 구성을 채용하는 것에 의해 약 16M비트와 같은 대기억용량을 갖는 다이나믹형 RAM에 있어서도 1개의 결함셀에 대해서 12비트로 이루어지는 Y어드레스를 기억시키는 것만으로 좋다. 상기와 같은 다이나믹형 RAM의 경우, X계의 어드레스가 약 4K이므로, 불량 어드레스 기억 어레이로서는 4K×12=48K비트와 같은 약간의 기억용량을 갖고 있으면 좋다.

상기와 같은 약 4K개의 워드선상에 각각 1개까지의 결함셀이 있는 것을 조건으로 해서 최대 약 4K비트의 결함셀을 상기와 같은 48K비트의 기억용량을 갖는 불량 어드레스 기억 어레이와 12비트의 비교동작을 실행하는 1개의 비교기CMP 및 1열분의 용장셀로 이루어지는 용장 어레이에 의해 구제할 수 있다. 이 경우, 비트선단위로 결함비트선의 결함구제를 실행하는 용장용 비트선에 있어서 상기 결함셀이 발생해도 그것을 구제할 수 있다. 이와 같은 불량 어드레스의 지정방식을 채용하는 것에 의해 랜덤 결함셀을 특정하기 위한 기억회로의 간소화 및 결함셀로의 액세스를 검출하는 비교회로의 대폭적인 간소화를 도모할 수 있다.

이 실시예의 다이나믹형 RAM의 X계의 어드레스 선택동작은 상기 결함이 존재하는 노멀 어레이와 용장 어레이가 동시에 액세스된다. 그리고, Y계의 어드레스신호의 입력에 의해 불량으로 판정되면, 스위치회로에 의해 전환된다. 즉, Y계의 어드레스 선택시간을 이용해서 결함셀을 용장셀로 전환하는 것이므로, 메모리 액세스시간의 고속화가 가능하게 된다. 이와 같이 결함이 존재하는 경우와 존재하지 않는 경우의 시간에 차가 없어지므로, 결함구제를 실행하는 경우의 메모리 액세스를 고속화할 수 있다.

이 실시예에서는 불량 어드레스 기억 어레이가 상기와 같은 강유전체 메모리셀을 사용하고 있으므로, 노멀 어레이로의 라이트와 마찬가지로 라이트를 실행할 수 있다. 이것에 의해 상기 불량 어드레스의 라이트를 극히 간단하게 실행할 수 있다. 또, 본 발명에 관한 반도체기억장치가 시스템에 탑재된 상태에 있어서 상기와 같은 결함셀이 발생한 경우에도 상기와 같은 불량 어드레스를 라이트하는 모드를 마련해 두면, 시스템상에서의 결함구제를 실현할 수 있다.

상기 프로그램 가능한 ROM으로서 동작시키는 영역은 상기와 같은 불량 어드레스 기억 어레이로서 사용하는 것 이외에 키정보를 기억시키도록 해도 좋다. 그리고, 이것에 대응해서 노멀 어레이와 용장 어레이는 제1의 기억 어레이와 제2의 기억 어레이로 하고, 상기 키정보에 따라서 제1의 기억 어레이 또는 제2의 기억 어레이를 선택적으로 액세스할 수 있도록 해도 좋다.

즉, 메모리 액세스시에 미리 키정보를 비교부에 입력해 두면, 상기 용장 어레이부분에 대응한 제2의 기억 어레이에 대해서 메모리 액세스를 실행할 수 있다. 이것은 예를 들면 상기 키정보를 모르는 제3자에 의한 제2의 기억영역의 액세스를 금지시키기 위해 이용할 수 있다. 또는 동일 어드레스 공간에 2개의 기억영역을 마련해 두고 상기 키정보의 입력에 의해 동일한 어드레스 공간을 액세스하면서 다른 종류의 데이타의 입출력을 실행시키도록 할 수 있다. 상기 키정보는 비트선 단위로 할당할 수 있으므로 키정보의 설정에 상기 결함구제와 동일하도록 Y캐패시터를 대응시켜 두면, 지정된 Y어드레스마다 제1의 기억영역 또는 제2의 기억영역 중 어느 하나를 액세스하도록 할 수 있다.

제9도는 본 발명에 관한 반도체기억장치의 메모리 어레이의 다른 1실시예를 도시한 회로도이다. 이 실시예의 메모리 어레이는 상기와 같은 DRAM과 거의 동일하다. 단, 메모리셀의 캐패시터막은 상기와 마찬가지로 강유전체로 구성되고, 전원오프시에는 강유전체의 자발분극 방향으로서 불휘발정보를 유지시킬 수 있도록 한다. 전원의 온 후에는 상기 불휘발정보가 캐패시터의 비트선측의 노드SN9(i, j) 등의 전위로서의 휘발정보로 변환시키는 것도 가능하다.

이 실시예에서는 2개의 MOSFET 및 2개의 캐패시터에 의해 메모리셀이 구성된다. 상기 2개의 캐패시터의 분극방향 및 노드전위를 상보적으로 설정하고 이것을 차동센스앰프SA9(j) 등에 의해 검지한다. 또한, 메모리셀을 제4도와 같이 1개의 MOSFET와 1개의 캐패시터로 구성해도 좋다. 이 경우, 강유전체 메모리 모드의 경우에 더미셀이 마련된다. 즉, 제4도의 실시예에서는 생략되어 있지만, 2개의 더미워드선이 마련되고 상보의 비트선과의 사이에 더미셀이 마련된다.

이 실시예에 있어서 신호F/DSing가 로우레벨일 때, 즉 강유전체 메모리 모드(불휘발모드)일 때에는 센스앰프SA9(j) 등의 드라이브선 및 비트선DL9(j) 등의 프리챠지 레벨은 0V로 된다. 한편, 신호F/DSing가 하이레벨 일 때, 즉 DRAM모드(휘발모드)일 때에는 선SA9(j) 등의 드라이브선 및 비트선DL9(j) 등의 프리챠지레벨은 Vcc/2로 된다.

이상의 동작은 프리챠지 신호선PCL9를 F/DSing의 레벨에 따라서 0V프리챠지 회로PCVS9(j) 등 또는 Vcc/2프리챠지 회로PCHD9(j) 등의 어느 하나에 접속하는 것에 의해 실행된다. 이 실시예와 같은 메모리 어레이를 사용하면 후술하는 바와 같이 불휘발모드에 있어서 전원 의 온 후의 불휘발정보의 리드(회복)를 휘발모드에서의 리드동작과 마찬가지로 실행할 수 있다.

상기의 불휘발모드에 있어서 통상은 Vcc/2플레이트, Vcc/2의 비트선 프리챠지의 DRAM으로서 동작시킬 수 있는 결과로서 정보리드에 따른 강유전체 캐패시터막의 분극반전이 없어 분극반전에 따르는 막열화나 리드속도저하를 피할 수 있다. 또, 캐패시터노드의 전위와 강유전체 캐패시터막의 분극방향은 항상 대응하고 있으므로, 외관상은 DRAM으로서 동작시키고 있음에도 불구하고 전원을 오프해도 불휘발정보로서 남길 수 있어 불의의 전원오프시에도 대응할 수 있다는 불휘발동작을 실행하는 것이다.

제10도는 본 발명에 관한 반도체기억장치의 메모리 어레이의 또 다른 1실시예를 도시한 회로도이다. 이 실시예에서는 상기 제9도의 실시예와 달리 프리챠지회로PC9(j)는 0V프리챠지와 Vcc/2프리챠지에서 공통으로 되고, 프리챠지 레벨을 부가하는 전원선을 신호F/DSing에 의해 0V(VSS) 또는 Vcc/2로 전환하도록 하는 것이다.

제11도는 본 발명에 관한 반도체기억장치의 동작을 설명하기 위한 동작파형도이다. 동일도면에는 제9도 또는 제10도의 실시예에 있어서의 강유전체 메모리 모드에서의 전원온시의 동작파형도가 도시되어 있다. 전원이 온하면, 통상의 DRAM과 마찬가지로 플레이트전압PL9는 Vcc/2의 레벨로 된다. 그 동안에워드선WL9(0) 등의 전위는 0V의 비선택레벨로 억제되어 있으므로, 플레이트전압PL9의 상승에 따라 강유전체 캐패시터의 비트선측의 축적노드SN9(0, j), SN9(0, j) B등의 전위도 Vcc/2 부근까지 승압된다.

상기 축적노드SN9(0, j), SN9(0, j)B 등은 워드선WL9(0)의 선택레벨에 따라서 MOSFET가 오프상태이기 때문에 플로팅상태이므로, 상기 플레이트전압PL9의 상승에 따라서 강유전체 캐패시터에 큰 전압이 걸리는 일 없으며, 따라서 강유전체 캐패시터막의 분극방향으로서의 불휘발정보가 파괴되는 일은 없다.

프리챠지 신호선PCL9는 하이레벨로 되고, 신호F/DSing가 로우레벨로 되어 있는 것에 대응해서 센스앰프SA9(j) 등의 드라이브선 및 비트선DL9(j) 등은 0V로 프리챠지된다. 어드레스 카운터는 0으로 초기설정된다. 각 신호선, 전원선 및 어드레스 카운터가 이상의 초기상태로 안정화된 시각t1에 있어서 리콜동작이 개시된다. 즉, 신호CE가 칩선택상태의 하이레벨일 때, 신호RFSH를 하이레벨로 한다. 즉, 리플레쉬동작을 개시시킨다.

상기 리플레쉬동작의 기동을 CBR(CAS비포-RAS리풀레쉬)에 의해 설정하는 것에서는 CBR에 의해 상기 리플레쉬모드로 설정되게 된다. 상기와 같은 리플레쉬모드로 설정되면, 신호PCL9가 로우레벨로 되고 비트선은 0V의 플로팅상태로 된다.

워드선, 예를 들면 WL9(0)을 Vcc보다 높은 Vch로 한다. 비트선DL(j), DL(j)B 등의 전위는 0V, 캐패시터의 축적노드SN9(0, j), SN9(0, j)B 등은 Vcc/2부근의 전위에 있으므로, 캐패시터용량과 비트선 기생용량의 비에 따라서 비트선 전위는 0V와 Vcc/2의 중간값으로 상승한다. 이 때, 2개의 상보적인 캐패시터의 분극방향이 반대인 것에 기인해서 비트선쌍DL9(j), DL9(j)B 등의 전위에 차가 생긴다. 그 이유는 플레이트전압PL9의 전위는 Vcc/2이므로, 2개의 캐패시터에 동일한 방향의 전계가 걸리고, 분극방향은 최종적으로 동일한 방향으로 된다. 분극이 반전하는 쪽의 캐패시터에는 이 분극전하를 보상하는 전하가 여분으로 흘러 들어가 실효적인 캐패시터의 용량이 커진다. 따라서, 분극이 반전하는 쪽의 캐패시터에 접속된 비트선의 전위가 Vcc/2에 가까워진다.

상보의 비트선 전위에 상기와 같은 미소전위차가 생기면, 이것을 차동센스앰프SA9(j) 등에 의해 검지한다. 즉, 드라이브선SAP9를 Vcc로 구동하고, 상보의 비트선의 전위를 0V와 Vcc로 증폭한다. 증폭후, 워드선WL9(0)의 전위를 0V로 되돌리면, 캐패시터의 축적노드SN9(j), SN9(j)B 등에는 전원 온전의 캐패시터막 분극방향에 대응한 0V 또는 Vcc의 정보가 유지된다.

마지막으로, 프리챠지신호선PCL9 및 센스앰프구동선SAP9 등의 전위를 0V로 되돌린다. 이것에 의해 1개의 워드선WL9(0)에 접속된 모든 메모리셀에 대해서 리콜동작이 시각t2에는 종료한다. 그리고, 상기 리플레쉬신호RFSH를 로우레벨로 리세트하는 것에 의해 DRAM에 있어서의 리플레쉬동작과 마찬가지로 어드레스 카운터가 어드레스신호를 +1로 인크리먼트하고, 상기 신호RFSH를 하이레벨로 하는 것에 의해 다음의 어드레스에 대응한 워드선WL9(1)이 선택레벨로 되고, 이러한 워드선WL9(1)에 접속되는 메모리셀의 리콜동작이 실행된다. 이와 같이 해서 모든 메모리셀에 대해서 리콜(리플레쉬)동작을 실행하는 것에 의해 불휘발정보가 신호전위로서 회복된다. 특히, 제한되지 않지만, 상기 리콜동작후에비트선전압DL9는 상기와 같은 0V 프리챠지에서 Vcc/2 프리챠지로 전환된다.

상기의 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,

(1) 여러개의 메모리매트, 상기 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 플레이트전극 및 상기 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 기억회로를 갖는 반도체기억장치로서, 상기 여러개의 메모리매트의 각각은 여러개의 워드선, 여러개의 비트선 및 상기 여러개의 워드선과 상기 여러개의 비트선의 교점에 대응해서 마련되는 여러개의 메모리셀을 포함하고, 상기 여러개의 메모리셀의 각각은 강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET룰 포함하고, 상기 정보기억용 캐패시터의 한쌍의 전극 중의 한쪽은 그 정보기억용 캐패시터가 포함되는 메모리매트에 대응하는 플레이트전극에 결합되고, 각 플레이트전극에는 그 플레이트전극에 대응하는 기억회로에 유지된 데이타에 따라서 제1전압 또는 제2전압이 선택적으로 인가되고, 상기 플레이트전극에 상기 제1전압이 인가되었을 때, 상기 플레이트전극에 결합되는 상기 정보기억용 캐패시터는 비트선에 부가되는 2진의 라이트신호에 관계없이 분극반전이 불가능하게 되고, 상기 플레이트전극에 상기 제2전압이 인가되었을 때, 상기 플레이트전극에 결합되는 상기 정보기억용 캐패시터는 비트선에 부가되는 2진의 라이트신호에 따라서 분극반전이 가능하게 되는 것에 의해 취급하는 데이타의 종류에 대응해서 1개의 반도체기억장치의 내부에 불휘발부분과 휘발부분을 프로그램 가능하게 설정해서 결정된 기억영역에 대응한 데이타를 기억시키는 것만으로 좋으므로, 사용하기 편리한 불휘발 기억기능을 갖는 반도체기억장치를 얻을 수 있다는 효과가 얻어진다. 또,휘발부분은 리콜이나 리라이트 등에 의한 분극반전에 따른 막피로가 없으므로, 메인메모리와 같이 빈번하게 리라이트가 발생하는 데이타를 휘발부분에 기억시키는 것에 의해 신뢰성이 높은 반도체기억장치를 얻는 것이 가능하다는 효과가 얻어진다.

(2) 상기 플레이트전압을 프로그램 가능하게 제1과 제2의 전압으로 설정되는 회로를 기억회로, 어드레스단자에서 입력된 어드레스신호를 해독해서 상기 기억회로를 선택하는 어드레스 선택회로 및 데이타단자에서 상기 제1과 제2의 전압에 대응한 2진신호를 입력하는 데이타 입력회로에 의해 구성하는 것에 의해 소프트웨어적으로 휘발/불휘발영역의 설정이 가능하게 되므로, 사용하기에 편리한 반도체기억장치를 얻을 수 있다는 효과가 얻어진다.

(3) 상기 기억회로는 각 메모리매트에 1대1로 대응된 플립플롭회로를 사용하고, 상기 제1의 전압이 정상적으로 플레이트전극에 공급되고, 또한 1개의 워드선에 마련된 여러개의 메모리셀에 의해서 상기 2진신호를 기억시키고, 전원투입 직후에 상기 워드선의 선택동작 및 메모리셀과 플립플롭회로를 선택하는 어드레스신호를 발생시키고, 이러한 어드레스 카운터의 카운트동작과 동기해서 상기 여러개의 메모리셀의 기억정보를 대응하는 플립플롭회로에 세트시키는 것에 의해 전원투입시의 휘발/불휘발설정을 자동적으로 실행하도록 할 수 있다는 효과가 얻어진다.

(4) 상기 제1의 전압이 인가된 메모리매트와 상기 제2의 전압이 인가된 메모리매트를 인접해서 배치하고, 이러한 메모리매트의 비트선 사이에 워드선단위로의 신호전달을 실행하는 전송회로를 마련하는 것에 의해 서로 데이타를 고속으로 전송시킬 수 있다는 효과가 얻어진다.

(5) 상기 제1과 제2의 전압을 동일 전압으로 하고, 비트선으로 전달되는 라이트신호를 상기 제1과 제2의 전압에 대응해서 상대적으로 변화시키는 것에 의해 플레이트전압을 공통화할 수 있다는 효과가 얻어진다.

(6) 상기 비트선에 공급되는 라이트신호는 회로의 접지전위와 같은 로우레벨과 전원전압과 같은 하이레벨로 이루어지고, 상기 제1의 전압은 회로의 접지전위이고, 상기 제2의 전압은 전원전압의 1/2의 전압으로 하는 것에 의해 간단한 구성으로 휘발/불휘발모드의 설정이 가능하게 된다는 효과가 얻어진다.

(7) 상기 기억회로는 1회만 프로그램이 가능하게 된 기억수단을 사용해서 구성하는 것에 의해 휘발/불휘발영역을 설정하는 회로의 간소화를 도모할 수 있다는 효과가 얻어진다.

(8) 강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET로 이루어지는 메모리셀이 워드선과 비트선의 교점에 매트릭스 배치되어 이루어지는 여러개의 메모리매트를 구비하고, 이러한 메모리매트내에 형성되는 정규회로 및 용장회로를 구성하는 정보기억용 캐패시터의 한쪽의 전극이 공통화되어 이루어지는 제1의 플레이트전극을 갖고, 상기 동일한 메모리매트내에 형성되어 워드선 단위로 Y계의 불량 어드레스가 기억된 불량 어드레스 기억부를 구성하는 정보기억용 캐패시터의 한쪽의 전극이 공통화되어 이루어지는 제2의 플레이트전극을 갖고, 상기 제1의 플레이트전극의 전위를 제1 또는 제2의 전압으로 설정하고, 상기 제2의 플레이트전압을 제2의 전압으로 설정하고, 상기 제1의 전압은 상기 메모리셀이 접속된 비트선으로 전달되는 2진의 라이트신호에 관계없이 강유전체에 분극의 반전을 발생시키지 않는 전압으로 하고, 제2의 전압은 상기 메모리셀이 접속된 비트선으로 전달되는 2진의 라이트신호에 대응해서 강유전체에 분극의 반전을 발생시키는 전압으로 하고, 상기 불량 어드레스 기억부에서 리드된 신호와 Y어드레스를 비교해서 일치하면, 용장회로로 전환하는 회로를 마련하는 것에 의해 비트단위로의 결함구제를 효율좋게 실행할 수 있다는 효과가 얻어진다. 또, 본 발명에 관한 반도체기억장치가 시스템에 탑재된 상태에 있어서 결함셀이 발생한 경우에도 불량 어드레스를 라이트하는 모드를 마련해 두면, 시스템상에서 결함구제를 실현할 수 있다는 효과가 얻어진다.

(9) 강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET로 이루어지는 메모리셀이 워드선과 비트선의 교점에 매트릭스 배치되어 이루어지는 여러개의 메모리매트를 구비하고, 이러한 메모리매트내에 형성되는 제1의 기억회로 및 제2의 기억회로를 구성하는 정보기억용 캐패시터의 한쪽의 전극이 공통화되어 이루어지는 제1의 플레이트전극을 갖고, 상기 동일한 메모리매트내에 형성되어 워드선단위로 키워드가 기억된 기억부를 구성하는 정보기억용 캐패시터의 한쪽의 전극이 공통화되어 이루어지는 제2의 플레이트전극을 갖고, 상기 제1의 플레이트전극의 전위를 제1 또는 제2의 전압으로 설정하고, 상기 제2의 플레이트전압을 제2의 전압으로 설정하고, 상기 제1의 전압은 상기 메모리셀이 접속된 비트선으로 전달되는 2진의 라이트신호에 관계없이 강유전체에 분극의 반전을 발생시키지 않는 전압으로 하고, 제2의 전압은 상기 메모리셀이 접속된 비트선으로 전달되는 2진의 라이트신호에 대응해서 강유전체에 분극의 반전을 발생시키는 전압으로 하고, 상기 키워드와 외부에서 공급된 키워드를 비교하고, 그 비교결과에 따라서 상기 제1 또는 제2의 기억회로 중 어느 하나를 선택하는 것에 의해 키워드를 사용한 새로운 메모리 액세스기능을 갖는 반도체기억장치를 얻을 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를 들면, 기억용량은 상기와 같이 1G비트와 같은 대기억용량을 갖는 것 이외에 약 16M비트와 같은 비교적 소규모의 반도체기억장치에 적용한 것이라도 좋다. 또, 비교적 저속의 데이타처리장치에서는 휘발부분을 캐시메모리로서 사용하고, 불휘발부분을 메인메모리로서 사용하도록 해도 좋다. 또, 캐시메모리로서 사용하는 부분은 비트선의 미소신호를 증폭 MOSFET에 의해 증폭해서 차동의 센스앰프에 입력한다고 하는 다이렉트 센스방식을 사용해서 고속으로 실행하도록 해도 좋다. 본 발명은 강유전체 캐패시터막을 사용한 캐패시터를 기억수단으로서 사용하는 반도체기억장치에 널리 이용할 수 있는 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET로 이루어지는 메모리셀이 워드선과 비트선의 교점에 매트릭스 배치되어 이루어지는 여러개의 메모리매트를 구비하고, 이러한 메모리매트내에 형성되는 정보기억용 캐패시터의 한쪽의 전극이 공통화되어 이루어지는 플레이트전극의 전위를 상기 메모리셀이 접속된 비트선으로 전달되는 2진의 라이트신호에 관계없이 강유전체에 분극의 반전을 발생시키지 않는 제1의 전압 또는 상기 메모리셀이 접속된 비트선으로 전달되는 2진의 라이트신호에 대응해서 강유전체에 분극의 반전을 발생시키는 제2의 전압을 프로그램 가능하게 하는 것에 의해 취급하는 데이타의 종류에 대응해서 1개의 반도체기억장치의 내부에 불휘발부분과 휘발부분을 프로그램 가능하게 설정해서 결정된 기억영역에 대응한 데이타를 기억시키는 것만으로 좋으므로, 사용하기 편리한 불휘발 기억성능을 갖는 반도체기억장치를 얻는 것이 가능하다. 또, 휘발부분은 리콜이나 리라이트 등에 의한 분극반전에 따른 막피로가 없으므로, 메인메모리와 같이 빈번하게 리라이트가 발생하는 데이타를 휘발부분에 기억시키는 것에 의해 신뢰성이 높은 반도체기억장치를 얻는 것이 가능하다는 효과가 얻어진다.

상기 플레이트전압을 프로그램 가능하게 제1과 제2의 전압으로 설정하는 회로를 기억회로, 어드레스단자에서 입력된 어드레스 신호를 해독해서 상기 기억회로를 선택하는 어드레스 선택회로 및 데이타단자에서 상기 제1과 제2의 전압에 대응한 2진신호를 입력하는 데이타 입력회로에 의해 구성하는 것에 의해 소프트웨어적으로 휘발/블휘발영역의 설정이 가능하게 되므로 사용하기 편리한 반도체기억장치를 얻을 수 있다. 상기 기억회로는 각 메모리매트에 1대1로 대응된 플립플롭회로를 사용하고, 상기 제1의 전압이 정상적으로 플레이트전극에 공급되고, 또한 1개의 워드선에 마련된 여러개의 메모리셀에 의해서 상기 2진신호를 기억시키고, 전원투입 직후에 상기 워드선의 선택동작 및 메모리셀과 플립플롭회로를 선택하는 어드레스신호를 발생시키고 이러한 어드레스 카운터의 카운트동작과 동기해서 상기 여러개의 메모리셀의 기억정보를 대응하는 플립플롭회로에 세트시키는 것에 의해 전원투입시의 휘발/블휘발설정을 자동적으로 실행하도록 할 수 있다.

상기 제1의 전압이 인가된 메모리매트와 상기 제2의 전압이 인가된 메모리매트를 인접해서 배치하고, 이러한 메모리매트의 비트선 사이에 워드선단위로의 신호전달을 실행하는 전송회로를 마련하는 것에 의해 서로 데이타를 고속으로 전송시킬 수 있다.

상기 제1과 제2의 전압을 동일 전압으로 하고, 비트선으로 전달되는 라이트신호를 상기 제1과 제2의 전압에 대응해서 상대적으로 변화시키는 것에 의해 플레이트전압을 공통화할 수 있다.

상기 비트선에 공급되는 라이트신호는 회로의 접지전위와 같은 로우레벨과 전원전압과 같은 하이레벨로 이루어지고, 상기 제1의 전압은 회로의 접지전위이고, 상기 제2의 전압은 전원전압의 1/2의 전압으로 하는 것에 의해 간단한 구성에 의한 휘발/불휘발모드의 설정이 가능하게 된다.

상기 기억회로는 1회만 프로그램이 가능하게 된 기억수단을 사용해서 구성하는 것에 의해 휘발/불휘발영역을 설정하는 회로의 간소화를 도모할 수 있다.

강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET로 이루어지는 메모리셀이 워드선과 비트선의 교점에 매트릭스 배치되어 이루어지는 여러개의 메모리매트를 구비하고, 이러한 메모리매트내에 형성되는 정규회로 및 용장회로를 구성하는 정보기억용 캐패시터의 한쪽의 전극이 공통화되어 이루어지는 제1의 플레이트전극을 갖고, 상기 동일한 메모리매트내에 형성되어 워드선단위로 Y계의불량 어드레스가 기억된 불량 어드레스 기억부를 구성하는 정보기억용 캐패시터의 한쪽의 전극이 공통화되어 이루어지는 제2의 플레이트전극을 갖고, 상기 제1의 플레이트전극의 전위를 제1 또는 제2의 전압으로 설정하고, 상기 제2의 플레이트전압을 제2의 전압으로 설정하고, 상기 제1의 전압은 상기 메모리셀이 접속된 비트선으로 전달되는 2진의 라이트신호에 관계없이 강유전체에 분극의 반전을 발생시키지 않는 전압으로 하고, 제2의 전압은 상기 메모리셀이 접속된 비트선으로 전달되는 2진의 라이트신호에 대응해서 강유전체에 분극의 반전을 발생시키는 전압으로 하고, 상기 불량 어드레스 기억부에서 리드된 신호와 Y어드레스를 비교해서 일치하면 용장회로로 전환하는 회로를 마련하는 것에 의해 비트단위로의 결함구제를 효율좋게 실행할 수 있다. 또, 본 발명에 관한 반도체기억장치가 시스템에 탑재된 상태에 있어서 결함셀이 발생한 경우에도 불량 어드레스를 라이트하는 모드를 마련해 두면 시스템상에서의 결함구제를 실현할 수 있다는 효과가 얻어진다.

강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET로 이루어지는 메모리셀이 워드선과 비트선의 교점에 매트릭스 배치되어 이루어지는 여러개의 메모리매트를 구비하고, 이러한 메모리매트내에 형성되는 제1의 기억회로 및 제2의 기억회로를 구성하는 정보기억용 캐패시터의 한쪽의 전극이 공통화되어 이루어지는 제1의 플레이트전극을 갖고, 상기 동일한 메모리매트내에 형성되어 워드선단위로 키워드가 기억된 기억부를 구성하는 정보기억용 캐패시터의 한쪽의 전극이 공통화되어 이루어지는 제2의 플레이트전극을 갖고, 상기 제1의 플레이트전극의 전위를 제1 또는 제2의 전압으로 설정하고, 상기 제2의 플레이트전압을 제2의 전압으로 설정하고, 상기 제1의 전압은 상기 메모리셀에 접속된 비트선으로 전달되는 2진의 라이트신호에 관계없이 강유전체에 분극의 반전을 발생시키지 않는 전압으로 하고, 제2의 전압은 상기 메모리셀이 접속된 비트선으로 전달되는 2진의 라이트신호에 대응해서 강유전체에 분극의 반전을 발생시키는 전압으로 하고, 상기 키워드와 외부에서 공급된 키워드를 비교하고, 그 비교결과에 따라서 상기 제1 또는 제2의 기억회로 중 어느 하나를 선택하는 것에 의해 키워드를 사용한 새로운 메모리 액세스기능을 갖는 반도체기억장치를 얻을 수 있다는 효과가 얻어진다.

제1도는 본 발명이 적용된 반도체기억장치의 1실시예를 개략적으로 도시한 구성도.

제2도는 본 발명에 관한 반도체기억장치에 있어서의 메모리매트 전위설정회로의 1실시예를 개략적으로 도시한 블럭도.

제3도는 본 발명에 관한 반도체기억장치에 있어서의 하나의 메모리매트의 1실시예를 도시한 블럭도.

제4도는 제3도의 메모리 어레이부의 1실시예를 도시한 주요부 회로도.

제5도(A)는 본 발명에 관한 반도체기억장치에 마련되는 휘발/불휘발 매트 선택 레지스터와 그 선택회로의 1실시예를 개략적으로 도시한 회로도.

제5도(B)는 본 발명에 관한 반도체기억장치에 마련되는 휘발/불휘발 매트 선택 레지스터와 그 선택회로의 다른 1실시예를 개략적으로 도시한 회로도.

제6도는 본 발명에 관한 반도체기억장치의 다른 1실시예를 개략적으로 도시한 구성도.

제7도(A) 및 제7도(B)는 본 발명에 관한 반도체기억장치에 있어서의 휘발모드와 불휘발모드에 있어서의 메모리셀의 동작상태를 설명하기 위한 특성도.

제8도는 본 발명에 관한 반도체기억장치의 다른 1실시예를 개략적으로 도시한 회로도.

제9도는 본 발명에 관한 반도체기억장치의 메모리 어레이의 다른

1실시예를 도시한 회로도.

제10도는 본 발명에 관한 반도체기억장치의 메모리 어레이의 또 다른 1실시예를 도시한 회로도.

제11도는 본 발명에 관한 반도체기억장치의 동작을 설명하기 위한 동작파형도.

Claims

여러개의 메모리매트,

상기 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 플레이트전극 및

상기 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 기억회로를 갖는 반도체기억장치로서,

상기 여러개의 메모리매트의 각각은 여러개의 워드선, 여러개의 비트선, 상기 여러개의 워드선과 상기 여러개의 비트선의 교점에 대응해서 마련되는 여러개의 메모리셀 및 상기 여러개의 비트선에 결합된 여러개의 센스앰프를 포함하고,

상기 여러개의 메모리셀의 각각은 강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET를 포함하고,

상기 정보기억용 캐패시터의 한쌍의 전극 중의 한쪽은 그 정보기억용 캐패시터가 포함되는 메모리매트에 대응하는 플레이트 전극에 결합되고,

각 플레이트 전극에는 그 플레이트 전극에 대응하는 기억회로에 유지된 데이타에 따라서 제1 전압 또는 제2 전압이 선택적으로 인가되고,

상기 플레이트 전극에 상기 제1 전압이 인가되었을 때, 상기 플레이트 전극에 결합되는 상기 정보기억용 캐패시터는 비트선에 인가되는 2진의 라이트신호에 관계없이 분극반전이 불가능하게 되고,

상기 플레이트 전극에 상기 제2 전압이 인가되었을 때, 상기 플레이트 전극에 결합되는 상기 정보기억용 캐패시터는 비트선에 인가되는 2진의 라이트신호에 따라서 분극반전이 가능하게 되고,

상기 제1 전압 및 상기 제2 전압이 다른 플레이트 전극에 동시에 인가되는 것에 의해 상기 반도체기억장치는 휘발부와 불휘발부로 분할하는 것이 가능하게 되는 반도체기억장치.
제1항에 있어서,

어드레스신호를 받는 어드레스단자,

데이타단자 및

상기 어드레스신호를 해독해서 상기 여러개의 기억회로를 선택하는 제1 디코더회로를 또 포함하고,

상기 데이타단자에서 입력된 2진신호가 상기 어드레스신호에 대응하는 기억회로에 라이트되는 반도체기억장치.
제2항에 있어서,

여러개의 제2 메모리셀,

상기 어드레스신호를 해독해서 상기 여러개의 제2 메모리셀을 선택하는 제2디코더회로 및

전원투입시에 상기 제1 디코더회로 및 상기 제2 디코더회로에 제2 어드레스신호를 인가하는 어드레스 카운터를 또 포함하고,

상기 제2 어드레스신호에 대응하는 제2 메모리셀의 데이타가 상기 제2 어드레스신호에 대응하는 기억회로로 전송되는 반도체기억장치.
제1항에 있어서,

상기 제1 전압이 인가되는 플레이트전극에 대응하는 메모리매트의 비트선과 상기 제2의 전압이 인가되는 플레이트전극에 대응하는 메모리매트의 비트선 사이에 결합되고, 워드선단위로 데이타의 전송을 실행하는 전송회로를 또 포함하는 반도체기억장치.
제1항에 있어서,

상기 비트선에 인가되는 2진의 라이트신호는 접지전위와 전원전압이고,

상기 제1 전압은 상기 접지전위이고,

상기 제2 전압은 상기 접지전위와 상기 전원전압의 실질적으로 중간전압인 반도체기억장치.
제1항에 있어서,

상기 비트선에 부가되는 2진의 라이트신호는 접지전위와 전원전압이고,

상기 제1 전압은 상기 접지전위이고,

상기 제2 전압은 상기 접지전위와 상기 전원전압 사이의 전압인 반도체기억장치.
제1항에 있어서,

상기 여러개의 기억회로는 1회만 라이트 가능한 기억수단을 포함하는 반도체기억장치.
(a) 여러개의 제1 워드선, 여러개의 제1 비트선 및 상기 여러개의 제1 워드선과 상기 여러개의 제1 비트선의 교점에 대응해서 마련되는 여러개의 제1 메모리셀을 포함하는 제1 메모리매트,

(b) 여러개의 제2 워드선, 여러개의 제2 비트선 및 상기 여러개의 제2 워드선과 상기 여러개의 제2 비트선의 교점에 대응해서 마련되는 여러개의 제2 메모리셀을 포함하는 제2 메모리매트,

(c) 상기 제1 메모리매트에 대응해서 마련되는 제1 배선,

(d) 상기 제2 메모리매트에 대응해서 마련되는 제2 배선,

(e) 상기 제1 배선에 결합되는 제1 제어회로,

(f) 상기 제2 배선에 결합되는 제2 제어회로,

(g) 상기 제1 메모리매트에 대응해서 마련되는 제1 기억회로 및

(h) 상기 제2 메모리매트에 대응해서 마련되는 제2 기억회로를 갖는 반도체기억장치로서,

상기 여러개의 제1 메모리셀의 각각은 제1 선택MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제1 캐패시터를 포함하고,

상기 제1 캐패시터의 상기 한쌍의 전극중의 한쪽은 상기 제1 선택MOSFET의 소오스-드레인경로의 한쪽에 결합되고,

상기 제1 캐패시터의 상기 한쌍의 전극중의 다른쪽은 상기 제1 배선에 결합되고,

상기 여러개의 제2 메모리셀의 각각은 제2 선택MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제2 캐패시터를 포함하고,

상기 제2 캐패시터의 상기 한쌍의 전극 중의 한쪽은 상기 제2 선택 MOSFET의 소오스-드레인경로의 한쪽에 결합되고,

상기 제2 캐패시터의 상기 한쌍의 전극 중의 다른쪽은 상기 제2 배선에 결합되고,

상기 제1 제어회로는 상기 제1 기억회로에 유지된 데이타에 따라서 상기 제1 배선에 제1 전압 또는 제2 전압을 인가하고,

상기 제2 제어회로는 상기 제2 기억회로에 유지된 데이타에 따라서 상기 제2 배선에 상기 제1 전압 또는 상기 제2 전압을 인가하는 반도체기억장치.
제8항에 있어서,

상기 제1 캐패시터가 제1의 분극상태인 경우, 상기 제1 배선에 상기 제1 전압이 인가되어 있을 때 상기 제1 캐패시터는 분극반전이 가능하게 되고,

상기 제1 캐패시터가 제2의 분극상태인 경우, 상기 제1 배선에 상기 제1 전압이 인가되어 있을 때 상기 제1 캐패시터는 분극반전이 가능하게 되고,

상기 제1 캐패시터가 상기 제1의 분극상태인 경우, 상기 제1 배선에 상기 제2전압이 인가되어 있을 때 상기 제1 캐패시터는 분극반전이 가능하게 되고,

상기 제1 캐패시터가 상기 제2의 분극상태인 경우, 상기 제1 배선에 상기 제2 전압이 인가되어 있을 때 상기 제1 캐패시터는 분극반전이 불가능하게 되고,

상기 제2 캐패시터가 상기 제1의 분극상태인 경우, 상기 제2 배선에 상기 제1 전압이 인가되어 있을 때 상기 제2 캐패시터는 분극반전이 가능하게 되고,

상기 제2 캐패시터가 상기 제2의 분극상태인 경우, 상기 제2 배선에 상기 제1 전압이 인가되어 있을 때 상기 제2 캐패시터는 분극반전이 가능하게 되고,

상기 제2 캐패시터가 상기 제1의 분극상태인 경우, 상기 제2 배선에 상기 제2 전압이 인가되어 있을 때 상기 제2 캐패시터는 분극반전이 가능하게 되고,

상기 제2 캐패시터가 상기 제2의 분극상태인 경우, 상기 제2 배선에 상기 제2 전압이 인가되어 있을 때 상기 제2 캐패시터는 분극반전이 불가능하게 되는 반도체기억장치.
제9항에 있어서,

상기 여러개의 제1 데이타선에 제3 전압 또는 제4 전압을 인가하는 제1 데이타선 선택회로 및

상기 여러개의 제2 데이타선에 제3 전압 또는 제4 전압을 인가하는 제2 데이타선 선택회로를 또 갖고,

상기 제1 캐패시터가 상기 제1의 분극상태인 경우, 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3 전압이 인가되고 또한 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되었을 때 상기 제1 캐패시터는 분극반전되고,

상기 제1 캐패시터가 상기 제1의 분극상태인 경우, 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4 전압이 인가되고 또한 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되었을 때 상기 제1 캐패시터는 분극반전되지 않고,

상기 제1 캐패시터가 상기 제2의 분극상태인 경우, 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3 전압이 인가되고 또한 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되었을 때 상기 제1 캐패시터는 분극반전되지 않고,

상기 제1 캐패시터가 상기 제2의 분극상태인 경우, 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4 전압이 인가되고 또한 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되었을 때 상기 제1 캐패시터는 분극반전되고,

상기 제1 캐패시터가 상기 제1의 분극상태인 경우, 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3 전압이 인가되고 또한 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2전압이 인가되었을 때 상기 제1 캐패시터는 분극반전되지 않고,

상기 제1 캐패시터가 상기 제1의 분극상태인 경우, 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4 전압이 인가되고 또한 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2 전압이 인가되었을 때 상기 제1 캐패시터는 분극반전되지 않고,

상기 제1 캐패시터가 상기 제2의 분극상태인 경우, 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3 전압이 인가되고 또한 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2 전압이 인가되었을 때 상기 제1 캐패시터는 분극반전되지 않고,

상기 제1 캐패시터가 상기 제2의 분극상태인 경우, 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4 전압이 인가되고 또한 상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2 전압이 인가되었을 때 상기 제1 캐패시터는 분극반전되고,

상기 제2 캐패시터가 상기 제1의 분극상태인 경우, 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3 전압이 인가되고 또한 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되었을 때 상기 제2 캐패시터는 분극반전되고,

상기 제2 캐패시터가 상기 제1의 분극상태인 경우, 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4 전압이 인가되고 또한 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되었을 때 상기 제2 캐패시터는 분극반전되지 않고,

상기 제2 캐패시터가 상기 제2의 분극상태인 경우, 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3 전압이 인가되고 또한 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되었을 때 상기 제2 캐패시터는 분극반전되지 않고,

상기 제2 캐패시터가 상기 제2의 분극상태인 경우, 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4 전압이 인가되고 또한 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되었을 때 상기 제2 캐패시터는 분극반전되고,

상기 제2 캐패시터가 상기 제1의 분극상태인 경우, 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3 전압이 인가되고 또한 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2 전압이 인가되었을 때 상기 제2 캐패시터는 분극반전되지 않고,

상기 제2 캐패시터가 상기 제1의 분극상태인 경우, 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4 전압이 인가되고 또한 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2 전압이 인가되었을 때 상기 제2 캐패시터는 분극반전되지 않고,

상기 제2 캐패시터가 상기 제2의 분극상태인 경우, 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3 전압이 인가되고 또한 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2 전압이 인가되었을 때 상기 제2 캐패시터는 분극반전되지 않고,

상기 제2 캐패시터가 상기 제2의 분극상태인 경우, 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4 전압이 인가되고 또한 상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2 전압이 인가되었을 때 상기 제2 캐패시터는 분극반전되는 반도체기억장치.
제8항에 있어서,

상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되어 있는 상태에 있어서 상기 제1 캐패시터는 분극반전이 여러회 가능하게 되고,

상기 제1 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2 전압이 인가되어 있는 상태에 있어서 상기 제1 캐패시터는 분극반전이 여러회 분만큼 가능하게 되지 않고,

상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1 전압이 인가되어 있는 상태에 있어서 상기 제2 캐패시터는 분극반전이 여러회 가능하게 되고,

상기 제2 캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2 전압이 인가되어 있는 상태에 있어서 상기 제2 캐패시터는 분극반전이 여러회 분만큼 가능하게 되지 않는 반도체기억장치.