JP3865447B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のMOS型電界効果トランジスタ(以後、MOS型トランジスタまたはMOS型FETと略記する)のような半導体素子を含むダイナミック・ランダムアクセスメモリ(通常、DRAMと略記する)等から構成される半導体集積回路に関する。
【0002】
最近では、DRAMの高密度化を図るために、各々のメモリセルが1個のnMOS型トランジスタおよび1個のコンデンサから構成されるような1トランジスタ・1キャパシタ形の複数のメモリセルをチップ上に形成したDRAMが用いられている。DRAM等からなる半導体集積回路の高集積化を実現するために、これらのメモリセルに対しデータを書き込むためのセルトランジスタや、共有タイプ(shared type )のセンスアンプにより同メモリセルからデータを読み出すためのビット線トランスファ用トランジスタにnMOS型トランジスタ(nチャネルMOS型電界効果トランジスタの略)を使用している場合、nMOS型トランジスタのゲート−ソース間のしきい値電圧の影響を考慮する必要がある。
【0003】
このnMOS型トランジスタのしきい値電圧の影響を解消してDRAM内の複数のメモリセルに対する書き込み動作および読み出し動作を安定に行わせるために、セルトランジスタやビット線トランスファ用トランジスタとして使用されるnMOS型トランジスタのドレイン、ソースよりも上記しきい値電圧の分以上に高くした昇圧電圧を生成して同nMOS型トランジスタのゲート電圧に供給するようにしている。
【0004】
【従来の技術】
まず初めに、半導体集積回路を構成するDRAM内の複数のメモリセルに対する書き込み動作および読み出し動作を安定に行わせるために昇圧電圧を生成する場合の問題点を分かり易くするために、添付の図面(図12〜図14)を参照しながら、一般のDRAMにおけるセルトランジスタのゲート電圧発生部やビット線トランスファ用トランジスタのゲート電圧発生部の構成およびその動作を説明する。
【0005】
図12は、一般のDRAMにおけるセルトランジスタの構成を示す回路ブロック図、図13は、上記DRAMにおけるビット線トランスファ用トランジスタの構成を示す回路ブロック図、および、図14は、上記DRAMにおけるセルデータの読み出し時の動作電圧波形を示す図である。ここでは、半導体集積回路内の周辺回路と区別するために、複数のメモリセルを含むメモリセルブロック内のセルトランジスタのゲート電圧発生部、およびビット線トランスファ用トランジスタのゲート電圧発生部等をまとめてコア回路部とよぶこととする(コア回路部は、メモリセルブロック内の特定のメモリセルを選択して活性化する回路を指しており、メモリセル駆動/制御回路部と称することもある)。
【0006】
図12に示すように、現在一般的に使用されているDRAMの1トランジスタ・1キャパシタ形の各々のメモリセルは、1個のnMOS型トランジスタからなるセルトランジスタTcと、1個のセルコンデンサCcにより構成される。こののようなタイプのメモリセルに対しビット線BLを介してデータ“1”またはデータ“0”を書き込む場合、ワード線WLに接続されるワードデコーダ部9からセルトランジスタTcへ高電圧レベルの出力電圧を供給してセルトランジスタTcを動作状態(オン状態)にする必要がある。さらに、セルコンデンサCc内の蓄積電荷Qsにより発生する電圧の変化を大きくしてメモリセルへのデータ読み出し動作が誤りなく行えるようにするために、セルトランジスタTcの安定な動作状態を保証する程度に充分高い入力電圧をゲートに印加しなければならない。
【0007】
しかしながら、この場合、図14の動作電圧波形図に示すように、セルトランジスタTcのゲート−ソース間のしきい値電圧Vthの分だけ蓄積電荷Qsの電圧の変化が小さくなる。このしきい値電圧Vthの影響を解消するために、昇圧電源を使用し、nMOS型トランジスタのドレイン、ソースよりも上記しきい値電圧の分以上に高くした昇圧電圧SVii(図12参照)をワード線WLへ供給するようにしている。
【0008】
また一方で、図13に示すように、共有タイプのセンスアンプ77(標準の電源電圧Vii使用)、2対のビット線BLX(n),BLZ(n)およびBLX(n+1),BLZ(n+1)のいずれか一方からデータを読み出す場合、ビット線トランスファ信号生成部70−n,70−n+1からそれぞれ出力される昇圧電圧レベルのビット線トランスファ信号BLTX(n),BLTX(n+1)のいずれか一方により、対応する読み出し用トランジスタTx(n),Tz(n)または読み出し用トランジスタTx(n+1),Tz(n+1)を動作状態(オン状態)にする必要がある。さらに、センスアンプ77の安定な動作を保証する程度に充分高い電圧レベルを有するビット線トランスファ信号BLTXを供給しなければならない。
【0009】
しかしながら、この場合、しきい値電圧Vthの影響を解消してデータの読み出し動作が誤りなく行えるようにするために、ビット線トランスファ信号生成部70(70−n,70−n+1)においても昇圧電源SVii(図13参照)を使用し、nMOS型トランジスタのドレイン、ソースよりも上記しきい値電圧の分以上に高くした昇圧電圧の出力レベルを有するビット線トランスファ信号BLTXを供給するようにしている。
【0010】
図15は、従来の半導体集積回路における昇圧電圧使用の様子を示す回路ブロック図であり、図16は、従来の半導体集積回路における昇圧電圧と回路選択信号との関係を示す動作電圧波形図である。ただし、ここでは、DRAMからなる半導体集積回路における従来技術の構成およびその動作を代表例として説明する。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【0011】
図15に示すように、従来の半導体集積回路では、チップ内部の昇圧電圧生成部5において、nMOS型トランジスタのドレイン、ソースよりもしきい値電圧の分以上に高くした昇圧電圧(駆動電圧)SViiを生成し、ワードデコーダ部9およびビット線トランスファ信号生成部70を含むコア回路部3の昇圧電源として同メモリセルブロック駆動/制御部3に供給している。
【0012】
さらに詳しく説明すると、半導体集積回路内のメモリセルブロックが複数の動作ブロックから構成される場合、一つのメモリセルブロック内の特定のメモリセルに対するデータの書き込みを行うときに、図16の動作電圧波形図に示すように、特定のメモリセルを含む動作ブロックを選択するためのビット線トランスファ信号BLTXの出力レベルをVssのレベル(すなわち、低電圧レベル)にし、昇圧電圧SViiを上記特定のメモリセルへ供給して当該メモリセルを選択的に活性化し、当該メモリセル内のセルトランジスタの出力電圧を変化させるようにしている。
【0013】
【発明が解決しようとする課題】
上記のとおり、従来の半導体集積回路においては、nMOS型トランジスタのしきい値電圧の影響を解消してDRAM内の複数のメモリセルに対する書き込み動作および読み出し動作を安定に行わせるために、nMOS型トランジスタのドレイン、ソースを上記しきい値電圧の分以上に高くした昇圧電圧SViiを生成してワードデコーダ部およびビット線トランスファ信号生成部等のnMOS型トランジスタのゲート電圧に供給するようにしている。
【0014】
ここで、添付図面(図17および図18)を参照しながら、上記のような昇圧電圧を使用して半導体集積回路内のメモリセルを動作させる場合の問題点について説明する。
図17は、MOS型トランジスタの電源電圧とバンド間トンネル電流との関係を示すグラフであり、図18は、従来技術における待機時電流の増加の様子を示すグラフである。
【0015】
一般的に言って、メモリセルおよびメモリセル駆動/制御部を含むセルアレイのワードデコーダ部やビット線トランスファ信号生成部は回路数が比較的多い傾向にある。さらに、ワードデコーダ部等を構成するための回路用の電源として、標準電源の電圧よりも高い昇圧電圧SViiを使用しているため、メモリセルが選択されない待機時の状態においても、上記のような昇圧電圧が、ワードデコーダ部等の入力部のMOS型トランジスタに常時印加されることになる。図17に示すように、MOS型トランジスタの電源電圧が高くなるにつれて、バンド間トンネル電流の影響によって待機時電流Icc2が増加していく。特に、電源電圧がある程度高くなると、待機時電流は急激に増加する傾向にある。
【0016】
例えば、昇圧電圧を4.5Vとしたときに、MOS型トランジスタのゲート幅1μm(10-6m)当たりに50fA(50×10-15 A)の待機時電流が、バンド間トンネル電流(バンド間リーク電流)として流れるものとする。このとき、セルアレイで昇圧電圧が印加されるMOS型トランジスタの総ゲート幅をW(μm)とし、昇圧電圧生成部の回路の効率を25%とすると、バンド間トンネル電流による待機時電流の増加分は次式で表される。
【0017】
ΔIcc2=(50fA×Wμm)×4
ここで、3世代の集積度(すなわち、集積度64メガ(M)ビット、256メガビットおよび1ギガ(G)ビット)でバンド間トンネル電流が同じであると仮定し、かつ、セルアレイで昇圧電圧が印加されるMOS型トランジスタの総ゲート幅が表1のように推移すると仮定した場合、バンド間トンネル電流の影響による待機時電流の増加分は図18のように表される。
【0018】
【表1】
【0019】
図18から明らかなように、半導体集積回路の集積度が高くなるほど、バンド間トンネル電流の影響による待機時電流の増加の影響が無視できないレベルとなっていく。すなわち、半導体集積回路の集積度が高くなるにつれて、セルアレイのワードデコーダ部やビット線トランスファ信号生成部等に昇圧電圧を使用することによる待機時電流の増加が顕著になってくる。この結果、メモリセルの待機時の消費電力が増大するという問題が発生する。
【0020】
本発明は上記問題点に鑑みてなされたものであり、セルアレイのワードデコーダ部およびビット線トランスファ信号生成部等に昇圧電圧を使用した場合に、メモリセルの待機時の消費電力の増大を抑制することが可能な半導体集積回路を提供することを目的とするものである。
【0021】
【課題を解決するための手段】
図1は、本発明の原理構成を示すブロック図である。ここでは、半導体集積回路の構成を簡略化して示すこととする。
上記問題点を解決するために、本発明の半導体集積回路は、図1に示すように、複数のメモリセルを含むメモリセルブロック4と、このメモリセルブロック4内の特定のメモリセルを選択して活性化するためのコア回路部3とを有し、このコア回路部3には活性時に昇圧電圧Vr(ここでは、一般の半導体集積回路を対象としているため、昇圧電圧を、前述のSViiの代わりにVrと表現する)が供給される(駆動電圧Vdとしてコア回路部3へ供給される)ように構成されており、さらに、予め定められた値だけ上記昇圧電圧を下降させる(例えば、図1の駆動電圧Vdを下降させる)昇圧電圧下降手段1と、上記昇圧電圧と上記昇圧電圧下降手段1の出力電圧とを選択的に上記コア回路部3へ供給する手段とを具備している。この供給手段として、図1では、代表的に、選択信号Sse(例えば、ビット線トランスファ信号)等によって昇圧電圧下降手段1の出力電力を供給する期間を設定する昇圧電圧下降期間設定手段2を設けている。
【0022】
好ましくは、本発明の半導体集積回路が、複数のMOS型トランジスタを含むDRAMから構成される場合、これらのMOS型トランジスタを動作させるためのしきい値電圧に基づいて上記昇圧電圧の値が決定される。
さらに、好ましくは、本発明の半導体集積回路では、上記昇圧電圧下降期間設定手段2等の手段は、上記昇圧電圧下降手段1の出力電圧を供給する期間として、上記メモリセルブロック4が非選択の状態の期間を設定する。
【0023】
さらに、好ましくは、本発明の半導体集積回路では、上記コア回路部3の中で、上記メモリセルブロック4が非選択の状態のときに低電圧レベルを出力する回路部にのみ、上記昇圧電圧下降手段1が適用される。
さらに、好ましくは、本発明の半導体集積回路では、上記メモリセルブロック4が複数の動作ブロックから構成される場合、これらの複数の動作ブロック内の各動作ブロック毎に独立して上記昇圧電圧下降手段1が適用される。
【0024】
さらに、好ましくは、本発明の半導体集積回路では、上記メモリセルブロック4が複数の動作ブロックから構成される場合、上記昇圧電圧を下降させるタイミング、および、下降した状態の昇圧電圧を再び上昇させるタイミングが、上記複数の動作ブロック内の特定の動作ブロックを選択するためのブロック選択信号によって決定される。
【0025】
さらに、好ましくは、本発明の半導体集積回路では、上記メモリセルブロックが複数の動作ブロックから構成される場合、これらの動作ブロック内のコア回路部の一部にのみ上記昇圧電圧下降手段1が適用される。
さらに、好ましくは、本発明の半導体集積回路では、上記コア回路部3が複数のMOS型トランジスタを含む場合、これらのMOS型トランジスタのバックバイアスを印加するための回路部には、上記昇圧電圧下降手段1が適用されないようにしている。
【0026】
図2は、本発明の原理に基づく基本回路の例を示す回路ブロック図であり、図3は、図2の動作を説明するための動作電圧波形図である。ここでは、本発明の原理に基づく基本回路の例を参照しながら、本発明の特徴および作用を詳しく説明する。したがって、この場合も、前述の図1の場合と同じように、半導体集積回路の構成を簡略化して示すこととする。
【0027】
本発明の半導体集積回路は、メモリセルブロック内のメモリセルが選択されない待機時の状態では昇圧電圧を供給することが不要になる点に着目し、メモリセルの待機時に上記昇圧電圧を下げることによって待機時の消費電力の増大を抑制するための具体的な方策を開示するものである。
図2の基本回路においては、前述の図1の昇圧電圧下降手段1として、昇圧電圧を予め定められた値だけ(例えば、バンド間トンネル電流が発生しない程度の電圧まで)下降させて駆動電圧Vdを出力するダウンコンバータ(降圧回路部)10を設けている。さらに、前述の昇圧電圧と昇圧電圧下降手段1の出力電圧とを選択的にコア回路部3へ供給する手段(図1の昇圧電圧下降期間設定手段2)として、ビット線トランスファ信号BLTXにより制御される切換スイッチ部20を設けている。
【0028】
昇圧電圧生成部5から出力される昇圧電圧Vrは、切換スイッチ部20とダウンコンバータ10を介して、コア回路部3を駆動するための駆動電圧Vdになる。ここで、ビット線トランスファ信号BLTXは、半導体集積回路が形成されたチップ内の特定の動作ブロックが活性状態(アクティブ状態)にあるときに発生して切換スイッチ部20をオンにするため、このアクティブ状態ではダウンコンバータ10が動作せず昇圧電圧そのものがコア回路部3に供給される。また一方で、メモリセルが選択されない待機時の状態では、ビット線トランスファ信号BLTXが発生しないので、切換スイッチ部20がオフになる。このときには、ダウンコンバータ10が動作し、昇圧電圧を降圧した電圧が駆動電圧としてコア回路3に供給される。
【0029】
図3の動作電圧波形図は、図2の回路の動作を示したものである。図3から明らかなように、ビット線トランスファ信号BLTXが活性状態にある期間でのみ昇圧電圧そのものがコア回路部3に供給され、それ以外の期間では、バンド間トンネル電流が発生しない程度の電圧まで昇圧電圧を降圧した電圧がコア回路部3に供給される。
【0030】
それゆえに、本発明の半導体集積回路によれば、メモリセルの待機時の期間では、セルアレイのコア回路部に供給すべき電圧を昇圧電圧よりも低くすることができるので、バンド間トンネル電流による待機時電流の増大を抑えることが可能になる。換言すれば、コア回路部内の複数の半導体素子、例えば、複数のトランジスタに対するバックバイアスの形で、昇圧電圧がソースおよびドレイン間にかかることによって発生するバンド間トンネル電流による待機時電流の増大を抑えることができるので、この待機時電流に起因する消費電力の増大を抑制することが可能になる。
【0031】
さらに、本発明の半導体集積回路においては、メモリセルブロックが複数の動作ブロックから構成される場合、該複数の動作ブロック内のセル回路部の一部にのみ上記昇圧電圧下降手段を適用することによって、チップ面積の増大を最小限に抑えることが可能になる。例えば、コア回路部が複数のMOS型トランジスタを含む場合、当該MOS型トランジスタのバックバイアスを印加するための回路部には、前記昇圧電圧下降手段を設けないようにすることによって、チップ面積が増大するのを抑制することができる。
【0032】
【発明の実施の形態】
以下、添付図面(図4〜図11)を参照しながら本発明の好ましい実施例を説明することとする。
図4は、本発明の第1の実施例の構成を示す回路図である。ただし、ここでも、前述の図2の場合と同じように、半導体集積回路の構成を簡略化して示すこととする。
【0033】
図4において、切換スイッチ部20(図2)は、切換用pMOSトランジスタ21により構成される。この切換用pMOSトランジスタ21におけるゲート電圧は、メモリセルの待機時の状態ではハイレベルの電圧を発生し、かつ、活性状態ではほぼ接地電位の電圧を発生するビット線トランスファ信号BLTXによって制御される。さらに、ダウンコンバータ10(図2)は、ダウンコンバータ用nMOSトランジスタ11により構成される。この場合、ダウンコンバータ用nMOSトランジスタ11は、ゲート─ドレイン間が接続されているために、ダイオードとして機能する。メモリセルの待機時の状態では、切換用pMOSトランジスタ21がオフ状態になってダウンコンバータ用nMOSトランジスタ11がダイオードとして動作し、このダイオードにより、バンド間トンネル電流が発生しない電位まで駆動電圧を降下させるようにしている。
【0034】
図5は、本発明の第2の実施例の構成を示す回路図である。ここでは、図1の第1の実施例のダウンコンバータ用nMOSトランジスタ11の代わりに、ダウンコンバータ用pMOSトランジスタ12を使用している。この場合、ダウンコンバータ用pMOSトランジスタ11は、ゲート─ドレイン間が接続されているために、前述の第1の実施例の場合と同じようにダイオードとして機能する。したがって、メモリセルの待機時の状態では、切換用pMOSトランジスタ21がオフ状態になってダウンコンバータ用pMOSトランジスタ12がダイオードとして動作し、このダイオードにより、バンド間トンネル電流が発生しない電位まで駆動電圧を降下させる。上記第2の実施例では、本発明の構成要素である昇圧電圧下降手段および昇圧電圧下降期間設定手段の両方をpMOSトランジスタで構成することができる。
【0035】
図6は、本発明の半導体集積回路が適用されるチップの全体構成を概略的に示す図、図7は、図6のチップ内の一つのバンクにおけるセルアレイおよびセンスアンプブロックの詳細を示す回路ブロック図、および、図8は、図7のセルアレイの動作を説明するための動作電圧波形図である。
図6に示す複数個のチップ6の各々は、4つのバンク(2列のバンク♯0,♯1、および、2列のバンク♯2,♯3)により構成される。それぞれのバンクは半分に分割され(以下、半バンクと称する)、チップ短辺側の両側8箇所に配置される。一対の半バンクの中央部には、メインワードデコーダ列(MWDECS)が設けられており、このメインワードデコーダ列の両脇にセルアレイおよびセンスアンプブロック7が存在する。
【0036】
各々のセルアレイおよびセンスアンプブロック7は、周辺回路にて決定されるブロック選択信号BLKXによって活性化される。したがって、ブロック選択信号BLKXによって活性化されない非選択のブロックは動作しない。メインワードデコーダ列、セルアレイおよびセンスアンプブロック等により構成されるコア回路部は、コア回路領域CCに存在する。また一方で、コア回路部の周囲部には、周辺回路が形成された周辺回路領域PCが存在する。
【0037】
ブロック選択信号BLKXにより選択されたセルアレイ+センスアンプブロック(図6中のハッチングを施した部分)は、図7に示すような回路により構成される。これらの回路のうち、ビット線トランスファ信号生成部(BLTGEN)70およびビット線リセット信号生成部(BRSGEN)71や、ワードデコーダ部を構成する1/4デコーダ(QWDEC)72、メインワードデコーダ(MWDEC)73およびサブワードデコーダ(SWDEC)74といったような昇圧電圧を出力する回路では、各メモリブロックのコア回路部内の駆動電圧を制御する回路である昇圧電圧生成部5、すなわち、ブロック独立駆動電圧生成部(SSVGEN)により駆動電圧が制御される。このブロック独立駆動電圧生成部は、ブロック選択信号BLKXによって制御される。
【0038】
さらに、特定のメモリセルに対する書き込み動作を実行するために、上記1/4デコーダ72からワード線1/4デコード信号QWX/Zが出力されると共に、メインワードデコーダ73からメインワードデコード信号MWLZが出力され、これらのデコード信号の論理をとって、サブワードデコーダ74からサブワードデコード信号SWLZが出力される。
【0039】
図7に示す回路では、ブロック選択信号BLKXにより選択されない非選択ブロックや、ビット線トランスファ信号BLTXにより特定のメモリセルが選択されないようなメモリセルの待機時の状態においては、ダウンコンバータ10により昇圧電圧を降圧した電圧が駆動電源の電圧として与えられ、バンド間トンネル電流の影響による待機時電流の増加が抑えられることになる。また一方で、活性状態のときに選択された動作ブロックは、ブロック選択信号BLKXの出力電圧レベルの変化を受けて、昇圧電圧のレベルそのものが駆動電源の電圧として与えられる。それゆえに、メモリセル内のセルトランジスタ8のゲート電圧や、ビット線リセット信号生成部71から出力されるビット線トランスファ信号BLTXや、ビット線リセット信号生成部71から出力されるビット線リセット信号BRSXに対し昇圧電圧レベルそのものが与えられることになる。
【0040】
さらに、図7に示す回路では、標準電源の電圧レベルを有する駆動信号をセンスアンプ77に供給するセンスアンプ駆動部76が設けられている。さらにまた、このセンスアンプ駆動部76に対し、センスアンプラッチ活性化信号LEX/Zを供給するセンスアンプ活性化信号生成部75が設けられている。
図8の動作電圧波形図は、図7に示すセルアレイの動作を示したものである。図8から明らかなように、ブロック選択信号BLKXによりブロックが選択されて活性状態にある期間では、昇圧電圧のレベルそのものが駆動電源の電圧として与えられるので、ビット線トランスファ信号BLTXやビット線リセット信号BRSX等の出力電圧レベルは、昇圧電圧レベルそのものになる。また一方で、ブロックが非選択の待機時の状態にある期間では、ダウンコンバータ等により昇圧電圧を降圧した電圧が駆動電源の電圧として与えられる。
【0041】
図9、図10および図11は、それぞれ、図7のセルアレイおよびセンスアンプブロックの具体的構成例を示す回路図のその1、その2およびその3を示すものである。
図9においては、2つのビット線トランスファ信号生成部70−0および70−1、ビット線リセット信号生成部71、センスアンプ活性化信号生成部75およびセンスアンプ駆動部76の具体的な回路構成例が示されている。
【0042】
2つのビット線トランスファ信号生成部70−0および70−1の回路構成は実質的に同じである。ビット線トランスファ信号生成部70−0は、入力されるブロック選択アドレスを処理するための論理回路部70−01、信号波形をレベルシフトする(Vii→SVii)ためのレベルシフト回路部70−02、および、ビット線トランスファ信号(BLT0X)を出力するインバータ70ー03により構成される。同様に、ビット線トランスファ信号生成部70−1は、入力されるブロック選択アドレスを処理するための論理回路部70−11、レベルシフト回路部70−12、および、ビット線トランスファ信号(BLT1X)を出力するインバータ70ー13により構成される。
【0043】
図9に示すビット線リセット信号生成部71は、複数のブロック選択信号(BLK0X,BLK1X)を処理するための論理回路部71−1、信号波形をレベルシフトするためのレベルシフト回路部71−2、および、ビット線リセット信号(BRS0X)を出力するインバータ71ー3により構成される。
センスアンプ活性化信号生成部75は、センスアンプラッチ活性化信号(LE0X/LE0Z)を出力するための複数のインバータ素子により構成される。ここで、センスアンプラッチ活性化信号(LE0X/LE0Z)の出力タイミングは、センスアンプラッチタイミング信号(twiz)により決定される。
【0044】
センスアンプ駆動部76は、上記センスアンプラッチ活性化信号(LE0X/LE0Z)を受けて、駆動信号(PSA0Z)または駆動信号(NSA0Z)を出力するための複数のMOS型トランジスタにより構成される。
図10においては、共有タイプのセンスアンプ77が設けられている。このセンスアンプ77では、センスアンプ駆動部76(図9)からの駆動信号によって1本のワード線上のメモリセル内のすべてのセルトランジスタ8(Tc0〜Tc3)からデータを読み出すようにしている。
【0045】
図11においては、ブロック選択信号により選択されたメモリセルブロック内の特定のメモリセルにデータを書き込むための1/4デコーダ72、メインワードデコーダ73、およびサブワードデコーダ74が設けられている。さらに、図11においては、上記の1/4デコーダ72からのワード線1/4デコード信号(QW0Z)に基づいて2種類の1/4デコード信号(QWD0Z,QWD0X)を生成するための増幅回路部78−1,78−2から構成される1/4デコード信号増幅部78が設けられている。
【0046】
さらに詳しく説明すると、1/4デコーダ72は、入力される1/4デコード選択アドレスを処理するための論理回路部72−1、信号波形をレベルシフトするためのレベルシフト回路部72−2、および、ワード線1/4デコード信号(QW0Z)を出力するインバータ72ー3により構成される。
メインワードデコーダ73は、入力されるメインデコーダ選択アドレスを処理するための論理回路部73−1、信号波形をレベルシフトするためのレベルシフト回路部73−2、および、メインワード線デコード信号(MWL0Z)を出力するインバータ73ー3により構成される。
【0047】
サブワードデコーダ74は、メインワードデコーダ信号からのメインワード線デコード信号、および、2種類の1/4デコード信号(QWD0Z,QWD0X)に基づいてサブワード線デコード信号(SWL0Z)を出力するための選択部74−1,74−2により構成される。
サブワードデコーダ74から出力されるサブワード線デコード信号が、メモリセルブロック内の特定のセルトランジスタのゲートに入力されることによって、当該メモリセルに対するデータの読み出し/書き込み動作が実行される。
【0048】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、第1に、所定の期間にわたって、予め定められた値だけ昇圧電圧を下降させるようにしているので、昇圧電圧がトランジスタ等に印加される期間が短くて済み、バンド間トンネル電流の影響によって発生する待機時電流の増大が抑えられて消費電力の節減が図れる。
【0049】
本発明の半導体集積回路によれば、第2に、複数のMOS型トランジスタを動作させるためのしきい値電圧に基づいて昇圧電圧の値を決定すると共に、所定の期間にわたって昇圧電圧を下降させるようにしているので、上記しきい値電圧の影響を受けることなくメモリセルに対するデータの書き込み動作および読み出し動作が安定に行えると共に、待機時電流の増大抑制による消費電力の節減が図れる。
【0050】
本発明の半導体集積回路によれば、第3に、メモリセルブロックが非選択の状態の期間で昇圧電圧を下降させるようにしているので、メモリセルに対するデータの書き込み動作および読み出し動作が誤りなく行えると共に、メモリセルが非選択の状態でのバンド間トンネル電流の増大抑制による消費電力の節減が図れる。
【0051】
さらに、本発明の半導体集積回路によれば、第4に、メモリセルブロックが非選択の状態のときに低電圧レベルを出力する回路部でのみ昇圧電圧を下降させるようにしているので、回路動作の誤動作を生じさせることなく非選択の状態でのバンド間トンネル電流の増大抑制による消費電力の節減が図れる。
さらに、本発明の半導体集積回路によれば、第5に、メモリセルブロック内の各動作ブロック毎に独立して昇圧電圧を下降させるようにしているので、メモリセルブロック内で選択的に書き込み動作および読み出し動作を行う場合の回路動作の効率が良くなる。
【0052】
さらに、本発明の半導体集積回路によれば、第6に、ビット線トランスファ信号によって昇圧電圧を下降させる期間が決定されるので、メモリセルブロック内で選択された動作ブロックに対するデータの書き込み動作および読み出し動作が誤りなく行えると共に、非選択の状態の動作ブロックにおけるバンド間トンネル電流の増大抑制による消費電力の節減が図れる。
【0053】
さらに、本発明の半導体集積回路によれば、第7に、複数の動作ブロック内のコア回路部の一部にのみ昇圧電圧下降手段を適用することによって、チップ面積の増大を最小限に抑えることが可能になる。
さらに、本発明の半導体集積回路によれば、第8に、コア回路部が複数のMOS型トランジスタを含む場合、当該MOS型トランジスタのバックバイアスを印加するための回路部には、昇圧電圧下降手段を設けないようにすることによって、チップ面積が増大するのを抑制することが可能になる。
【図面の簡単な説明】
【図1】本発明の原理構成を示すブロックである。
【図2】本発明の原理に基づく基本回路の例を示す回路ブロック図である。
【図3】図2の動作を説明するための動作電圧波形図である。
【図4】本発明の第1の実施例の構成を示す回路図である。
【図5】本発明の第2の実施例の構成を示す回路図である。
【図6】本発明の半導体集積回路が適用されるチップの全体構成を概略的に示す図である。
【図7】図6のチップ内の一つのバンクにおけるセルアレイおよびセンスアンプブロックの詳細を示す回路ブロック図である。
【図8】図7のセルアレイの動作を説明するための動作電圧波形図である。
【図9】図7のセルアレイおよびセンスアンプブロックの具体的構成例を示す回路図(その1)である。
【図10】図7のセルアレイおよびセンスアンプブロックの具体的構成例を示す回路図(その2)である。
【図11】図7のセルアレイおよびセンスアンプブロックの具体的構成例を示す回路図(その3)である。
【図12】一般のDRAMにおけるセルトランジスタの構成を示す回路ブロック図である。
【図13】一般のDRAMにおけるビット線トランスファ用トランジスタの構成を示す回路ブロック図である。
【図14】一般のDRAMにおけるセルデータの読み出し時の動作電圧波形を示す図である。
【図15】従来の半導体集積回路における昇圧電圧使用の様子を示す回路ブロック図である。
【図16】従来の半導体集積回路における昇圧電圧と回路選択信号との関係を示す動作電圧波形図である。
【図17】MOS形トランジスタの電源電圧とバンド間トンネル電流との関係を示すグラフである。
【図18】従来技術における待機時電流の増加の様子を示すグラフである。
【符号の説明】
1…昇圧電圧下降手段
2…昇圧電圧下降設定手段
3…コア回路部
4…メモリセルブロック
5…昇圧電圧生成部
6…チップ
7…セルアレイおよびセンスアンプブロック
8…セルトランジスタ
9…ワードデコーダ部
10…ダウンコンバータ
11…ダウンコンバータ用nMOSトランジスタ
12…ダウンコンバータ用pMOSトランジスタ
20…切換スイッチ部
21…切換用pMOSトランジスタ
70…ビット線トランスファ信号生成部
71…ビット線リセット信号生成部
72…1/4デコーダ
73…メインワードデコーダ
74…サブワードデコーダ
75…センスアンプ活性化信号生成部
76…センスアンプ駆動部
77…センスアンプ
78…1/4デコーダ用増幅部
Claims (5)
- 複数のメモリセルが接続されたビット線と、
該ビット線の電圧を増幅するためのセンスアンプと、
ビット線トランスファ信号に応答して、前記ビット線を前記センスアンプに結合するためのビット線トランスファ用トランジスタと、
前記メモリセルのうち特定のメモリセルを選択するためのコア回路部と、
電源電圧を昇圧して昇圧電圧を生成する昇圧電圧生成部と、
該昇圧電圧を降圧する昇圧電圧下降手段と、
前記ビット線トランスファ信号に応答して、前記昇圧電圧と前記昇圧電圧下降手段の出力電圧とを選択的に前記コア回路部へ供給する手段とを具備し、
前記昇圧電圧と前記昇圧電圧下降手段の出力電圧とを選択的に前記コア回路部へ供給する手段は、前記ビット線トランスファ用トランジスタがオンになって前記特定のメモリセルが選択されたときに、前記昇圧電圧を前記コア回路部へ供給し、前記ビット線トランスファ用トランジスタがオフになって前記特定のメモリセルが選択されないときに、前記昇圧電圧下降手段の出力電圧を前記コア回路部へ供給し、これによって、前記特定のメモリセルが選択されない状態でのバンド間トンネル電流の影響による待機時電流の増加を抑えるようにしたことを特徴とする半導体集積回路。 - 複数のメモリセルブロックを有し、各々の前記メモリセルブロックは、
複数のメモリセルが接続されたビット線と、
該ビット線の電圧を増幅するためのセンスアンプと、
ビット線トランスファ信号に応答して、前記ビット線を前記センスアンプに結合するためのビット線トランスファ用トランジスタと、
前記メモリセルのうち特定のメモリセルを選択するためのコア回路部と、
電源電圧を昇圧して昇圧電圧を生成する昇圧電圧生成部と、
該昇圧電圧を降圧する昇圧電圧下降手段と、
前記ビット線トランスファ信号に応答して、前記昇圧電圧と前記昇圧電圧下降手段の出力電圧とを選択的に前記コア回路部へ供給する手段とを備え、
前記昇圧電圧生成部は、メモリセルブロック選択信号に応答して選択的に活性化され、
前記昇圧電圧と前記昇圧電圧下降手段の出力電圧とを選択的に前記コア回路部へ供給する手段は、前記ビット線トランスファ用トランジスタがオンになって前記特定のメモリセルが選択されたときに、前記昇圧電圧を前記コア回路部へ供給し、前記ビット線トランスファ用トランジスタがオフになって前記特定のメモリセルが選択されないときに、前記昇圧電圧下降手段の出力電圧を前記コア回路部へ供給し、これによって、前記特定のメモリセルが選択されない状態でのバンド間トンネル電流の影響による待機時電流の増加を抑えるようにしたことを特徴とする半導体集積回路。 - 前記コア回路部は、前記メモリセルを選択するためのワード線デコーダ回路であることを特徴とする請求項1または2記載の半導体集積回路。
- 前記コア回路部は、前記ビット線の電圧をリセットするためのビット線リセット信号生成回路、および、前記ビット線トランスファ信号を生成するビット線トランスファ信号生成回路をさらに含むことを特徴とする請求項1または2記載の半導体集積回路。
- 前記複数のメモリセルは、複数のMOS型トランジスタを含むダイナミック・ランダムアクセスメモリであり、前記昇圧電圧の値は、前記MOS型トランジスタのソース、ドレイン電圧よりも該MOS型トランジスタのしきい値電圧の分以上高いことを特徴とする請求項1または2記載の半導体集積回路。
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