KR20010052050A - 데이터 유지 상태의 소비 전력을 저감하고, 또한 안정된동작을 실현하는 반도체 기억 장치 - Google Patents

데이터 유지 상태의 소비 전력을 저감하고, 또한 안정된동작을 실현하는 반도체 기억 장치 Download PDF

Info

Publication number
KR20010052050A
KR20010052050A KR1020000083676A KR20000083676A KR20010052050A KR 20010052050 A KR20010052050 A KR 20010052050A KR 1020000083676 A KR1020000083676 A KR 1020000083676A KR 20000083676 A KR20000083676 A KR 20000083676A KR 20010052050 A KR20010052050 A KR 20010052050A
Authority
KR
South Korea
Prior art keywords
circuit
voltage
substrate
power supply
supply voltage
Prior art date
Application number
KR1020000083676A
Other languages
English (en)
Other versions
KR100300141B1 (ko
Inventor
스즈키도미오
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20010052050A publication Critical patent/KR20010052050A/ko
Application granted granted Critical
Publication of KR100300141B1 publication Critical patent/KR100300141B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따르면, 통상 동작 모드와 셀프 리프레시 동작 모드를 가지며, 내부 전원 전압(Vcc)이 소정값보다 큰 경우에는 제 1 기판 전압(VBB1)을 생성하고, 작은 경우는 절대값이 보다 작은 제 2 기판 전압(VBB2)을 생성하는 VBB발생 회로(204)와, 셀프 리프레시 동작 모드에서 내부 전원 전압(Vcc)이 소정값보다 낮아졌을 때 저항 분할된 Vcc/2의 전압을 출력하는 비트선 등가 전압(VBL) 발생 회로(205)와, 셀프 리프레시 동작 모드에서 내부 전원 전압(Vcc)이 소정값보다 낮게 되었을 때 4K 동작을 실행하기 위한 신호(4KE)를 생성하는 4KE 신호 생성 회로(220)와, 리프레시 어드레스 발생 회로(221)를 구비한다.

Description

데이터 유지 상태의 소비 전력을 저감하고, 또한 안정된 동작을 실현하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH REDUCED POWER CONSUMPTION AND STABLE OPERATION IN DATA HOLDING STATE}
본 발명은 반도체 기억 장치에 관한 것으로, 더욱 상세하게는 통상 동작 모드와 셀프 리프레시 동작 모드를 갖는 반도체 기억 장치에 관한 것이다.
최근 휴대용 컴퓨터가 개발되고 있지만, 이 휴대용 컴퓨터 등에 사용되는 반도체 기억 장치에는 종래의 하드디스크가 맡고 있던 화일 데이터 등의 데이터 유지와 그 데이터 유지 상태에 있어서의 저소비 전력 동작이 요구된다.
여기서 통상 반도체 기억 장치에 있어서는 셀프 리프레시 동작 상태가 상기 데이터 유지 상태에 상당한다.
한편, 휴대용 컴퓨터에 있어서는 저소비 전력화를 위해, 데이터 유지 상태 (셀프 리프레시 모드)에 있어서의 외부 전원 전압 Ext.Vcc를, 예를 들면 도 27의 (a)에 도시된 바와 같이, 기록 모드나 판독 모드 시에 3.3V 정도에서 2.5V 정도 등으로 낮추는 기술이 개발되고 있다. 또한, 도 27의 (b), 도 27의 (c)에 도시된 바와 같이, 기록 모드로부터 셀프 리프레시 모드로의 전환은 외부 컬럼 어드레스 스트로브 신호 Ext./CAS가 외부 로우 어드레스 스트로브 신호 Ext./RAS보다 먼저 활성화되는 CBR 타이밍의 발생에 의해 행해져서, 도 27의 (d)에 도시된 바와 같이, 신호 /BBU가 로우(L) 레벨로 활성화된다.
그러나, 저소비 전력화를 위해 데이터 유지 상태에 있어서 내부 전원 전압 Vcc를 낮추어 가면, 도 10의 실선 그래프에 도시된 바와 같이, 전압 VC1이하에서는 기판 전압 발생 회로에서 소비되는 전류 Icc가 증대되기 때문에, 결과적으로 기판 전압 발생 회로 등에서의 소비 전력이 증가해 버린다.
또한, 내부 전원 전압 Vcc를 낮추는 것은 메모리 셀로의 안정된 판독 및 기록 동작을 곤란하게 만든다.
본 발명의 목적은 데이터 유지 상태(셀프 리프레시 모드)에서의 소비 전력을 더욱 저감하고, 또한 안정된 동작을 실현하는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 관한 반도체 기억 장치의 전체 구성을 나타내는 블럭도,
도 2는 도 1에 도시된 제어 회로에 포함되는 회로의 구성을 나타내는 블럭도,
도 3의 (a) 내지 도 3의 (h)는 도 2에 도시된 회로의 동작을 설명하기 위한 타이밍도,
도 4는 도 1에 도시된 VBB발생 회로의 구성을 나타내는 회로도,
도 5는 도 4에 도시된 VBB발생 회로의 통상 동작 모드에 있어서의 동작을 설명하기 위한 그래프,
도 6은 도 4에 도시된 VBB발생 회로의 통상 동작 모드에 있어서의 동작을 설명하기 위한 그래프,
도 7은 도 4에 도시된 VBB발생 회로의 셀프 리프레시 동작 모드에서의 동작을 설명하기 위한 그래프,
도 8은 도 4에 도시된 VBB발생 회로의 셀프 리프레시 동작 모드에서의 동작을 설명하기 위한 그래프,
도 9는 내부 전원 전압과 기판 전압의 관계를 나타내는 그래프,
도 10은 내부 전원 전압과 VBB발생 회로에서 소비되는 전류의 관계를 나타내는 그래프,
도 11은 도 1에 도시된 /BBUL 신호 생성 회로의 구성을 도시한 도면,
도 12는 도 11에 도시된 전압 레벨 검출 회로의 구체적 구성을 나타내는 회로도,
도 13은 내부 전원 전압과 도 12에 도시된 노드 n83의 전위와의 관계를 나타내는 그래프,
도 14는 내부 전원 전압과 도 12에 도시된 노드 n11의 전위와의 관계를 나타내는 그래프,
도 15의 (a) 내지 도 15의 (d)는 도 11에 도시된 /BBUL 신호 생성 회로의 동작을 설명하기 위한 타이밍도,
도 16은 도 1에 도시된 VBL발생 회로의 구체적 구성을 나타내는 회로도,
도 17은 4K 리프레시 동작을 설명하기 위한 도면,
도 18은 도 17에 도시된 메모리 셀 어레이의 블럭 구성을 나타내는 도면,
도 19는 2K 동작을 설명하기 위한 도면,
도 20의 (a) 내지 도 20의 (d)는 2K 동작을 설명하기 위한 타이밍도,
도 21의 (a) 내지 도 21의 (d)는 4K 리프레시 동작을 설명하기 위한 타이밍도,
도 22는 도 1에 도시된 4KE 신호 생성 회로의 구성을 도시한 도면,
도 23의 (a) 내지 도 23의 (d)는 도 22에 도시된 4KE 신호 생성 회로의 동작을 설명하기 위한 타이밍도,
도 24는 도 1에 도시된 로우 디코더의 구체적 구성을 도시한 도면,
도 25는 본 발명의 실시예 2에 관한 반도체 기억 장치에 구비된 VBB발생 회로의 구성을 도시하는 회로도,
도 26은 본 발명의 실시예 3에 관한 반도체 기억 장치에 구비된 VBB발생 회로에 포함된 VBB3발생 회로의 구성을 도시하는 회로도,
도 27의 (a) 내지 도 27의 (d)는 종래의 반도체 기억 장치의 동작을 설명하기 위한 타이밍도.
도면의 주요 부호에 대한 부호의 설명
18 : 메모리 셀 25 : 비트선 프리차지 회로
30 : RBSn 신호 발생 회로 31 : 서브 로우 디코더
200 : 기판 201 : 강압 회로(VDC)
202 : 제어 회로 203 : 어드레스 회로
204 : VBB발생 회로 205 : VBL발생 회로
206 : VPP발생 회로 207 : 로우 디코더
208 : 메모리 셀 어레이 210 : 컬럼 디코더
220 : 4KE 신호 생성 회로 601 : 레벨 변환 회로
701 : 내부 전원 전압 레벨 검출 회로
702, 704 : VBB레벨 검출 회로 703 : VBB펌프 회로
NT4∼NT6, NT8 : N 채널 MOS 트랜지스터
PTl : P 채널 MOS 트랜지스터 WL0∼WL4095: 워드선
BLn, /BLn(n=0∼1023) : 비트선쌍
n70 : 노드 n81 : 접지 노드
n82 : 내부 전원 전압 노드 R, R5 : 저항 소자
발명의 일 국면에 따르면, 반도체 기억 장치는 기판과, 기판 상에 형성되어 데이터를 기억하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 기판 상에 형성되어 복수의 메모리 셀 중에서 데이터의 기록 또는 판독의 대상으로 되는 적어도 1 개의 복수의 메모리 셀을 선택하는 메모리 셀 선택 회로와, 기판 상에 형성되어 내부 전원 전압이 소정값보다 큰 경우에는 제 1 기판 전압을 생성하여 기판에 공급함과 동시에, 내부 전원 전압이 소정값보다 작은 경우에는 절대값이 제 1 기판 전압보다 작은 제 2 기판 전압을 생성하여 기판에 공급하는 기판 전압 생성 회로를 구비한다.
발명의 다른 국면에 따르면, 반도체 기억 장치는 통상 동작 모드와 셀프 리프레시 동작 모드를 갖는 반도체 기억 장치에 있어서, 복수의 워드선과, 복수의 워드선에 직교하는 복수의 비트선쌍과, 복수의 워드선과 복수의 비트선쌍과의 교점 각각에 대응하여 배치된 복수의 메모리 셀과, 복수의 비트선쌍 각각에 비트선 등가 전압을 공급하는 비트선 프리차지 회로와, 비트선 등가 전압을 생성하는 비트선 등가 전압 생성 회로와, 외부 제어 신호에 응답하여 통상 동작 모드와 상기 셀프 리프레시 동작 모드 사이의 전환을 실행하는 모드 전환 회로를 구비하고, 비트선 등가 전압 생성 회로는 셀프 리프레시 동작 모드에서는 내부 전원 전압을 2 개로 저항 분할하여 비트선 등가 전압을 생성하는 저항 분할 회로를 포함하는 것이다.
발명의 또 다른 국면에 따르면, 반도체 기억 장치는 통상 동작 모드와 셀프 리프레시 동작 모드를 갖는 반도체 기억 장치에 있어서, 복수의 워드선과, 복수의 워드선에 직교하는 복수의 비트선과, 복수의 워드선과 복수의 비트선의 교점 각각에 대응하여 배치된 복수의 메모리 셀과, 외부 제어 신호에 응답하여 통상 동작 모드와 셀프 리프레시 동작 모드 사이의 전환을 실행하는 모드 전환 회로와, 모드 전환 회로에서 셀프 리프레시 동작 모드로 전환되었을 때에는, 통상 동작 모드에서 복수의 워드선 중 동시에 선택하는 수보다 적은 수의 워드선을 동시에 선택하는 워드선 선택 회로를 구비하는 것이다.
따라서, 본 발명의 이점은 데이터 유지 상태에서 확실하게 저소비 전력화를 도모할 수 있는 것에 있다.
또한, 본 발명의 다른 이점은 저소비 전력화를 도모한 셀프 리프레시 동작의 안정성을 높일 수 있는 것에 있다.
또한, 본 발명의 또 다른 이점은 셀프 리프레시 동작 모드에서 더욱 저소비 전력화를 도모할 수 있는 것에 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
실시예
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다. 또한, 동일 부호는 동일 또는 상당 부분을 나타낸다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 나타내는 블럭도이다. 도 1에 도시된 바와 같이, 이 반도체 기억 장치는 통상 동작 모드와 셀프 리프레시 동작 모드를 갖고, 기판(200)과, 기판(200) 상에 형성되어 데이터를 기억하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이(208)와, 상기 복수의 메모리 셀 중에서 데이터의 기록 또는 판독의 대상으로 되는 메모리 셀이 접속된 워드선을 선택하는 로우 디코더(207)와, 제어 회로(202)에 접속되어 신호 4KE를 로우 디코더(207)에 공급하는 4KE 신호 생성 회로(220)와, 상기 데이터의 기록 또는 판독의 대상으로 되는 메모리 셀이 접속된 비트선을 선택하는 컬럼 디코더(210)와, 데이터를 메모리 셀 어레이(208)에 입출력하여 판독된 데이터를 증폭하는 I/O 게이트·센스 앰프(209)와, 내부 로우 어드레스를 로우 디코더(207)에 공급하고, 내부 컬럼 어드레스를 컬럼 디코더(210)에 각각 공급하는 어드레스 회로(203)와, 외부 로우 어드레스 스트로브 신호 Ext./RAS를 버퍼링하여 로우 어드레스 스트로브 신호 /RAS를 생성하는 RAS 버퍼(215)와, 외부 컬럼 어드레스 스트로브 신호 Ext./CAS를 버퍼링하여 컬럼 어드레스 스트로브 신호 /CAS를 생성하는 CAS 버퍼(216)와, 외부 기록 인에이블 신호 Ext./WE를 버퍼링하여 기록 인에이블 신호 /WE를 생성하는 WE 버퍼(217)와, 외부 출력 인에이블 신호 Ext./OE를 버퍼링하여 출력 인에이블 신호 /OE를 생성하는 OE 버퍼(218)와, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE, 출력 인에이블 신호 /OE를 수신하여, 내부의 각종 회로를 제어함과 동시에, 통상 동작 모드와 셀프 리프레시 동작 모드간의 모드 전환을 실행하는 제어 회로(202)와, 제어 회로(202)에 접속되어 셀프 리프레시 동작 모드 시에 리프레시 어드레스 RA11을 발생시켜 어드레스 회로(203)에 공급하는 리프레시 어드레스 발생 회로(221)와, 제어 회로(202)에 접속됨과 동시에, 외부 전원 전압 Ext.Vcc와 전압 VSS를 수신하여, 강압된 내부 전원 전압 VCC를 출력하는 강압 회로(VDC)(201)와, VDC(201)와 /BBUL 신호 생성 회로(219)에 접속되어, 통상 동작 모드에서는 기판 전압 VBB1을 생성하여 기판(200)에 공급함과 동시에, 셀프 리프레시 동작 모드에서는 절대값이 기판 전압 VBB1보다 작은 기판 전압 VBB2를 생성하여 기판(200)에 공급하는 기판 전압(VBB) 발생 회로(204)와, VDC(201)와 제어 회로(202)에 접속되고, 메모리 셀 어레이(208)에 포함되는 각 비트선쌍 BLn, /BLn에 공급하는 비트선 등가 전압 VBL을 생성하는 비트선 등가 전압(VBL) 발생 회로(205)와, 제어 회로(202)에 접속되고, 신호 /BBUL을 생성하여 VBB발생 회로(204)와 VBL발생 회로(205)에 공급하는 /BBUL 신호 생성 회로(219)와, VDC(201)와 제어 회로(202)에 접속되고, 내부 전원 전압 Vcc를 승압하여 승압 전압 VPP를 생성하는 승압 전압(VPP) 발생 회로(206)와, 제어 회로(202)에 의해 제어되어 데이터 DQ1∼DQ4를 I/O 게이트·센스 앰프(209)와의 사이에서 입출력하는 입출력 회로(211∼214)를 구비한다. 또, 도시되어 있지 않지만, 이 반도체 기억 장치에는 VBL발생 회로(205)와 동일한 회로 구성을 갖는 셀 플레이트 전압 발생 회로도 구비된다.
도 2는 도 1에 도시된 제어 회로(202)에 포함되어, 셀프 리프레시 동작 제어 신호 /REFS와 셀프 리프레시 엔트리 제어 신호 /BBU 및 기준 신호 φREF를 생성하는 회로(300)의 구성을 나타내는 블럭도이다.
도 2에 도시된 바와 같이, 회로(300)는 RAS 버퍼(215)와 CAS 버퍼(216)에 접속된 CBR 리프레시 타이밍 검출 회로(301)와, CBR 리프레시 타이밍 검출 회로(301)에 접속된 셀프 리프레시 엔트리 제어 회로(302)와, 셀프 리프레시 엔트리 제어 회로(302)에 접속된 발진 회로(303)와, 발진 회로(303)에 접속된 셀프 리프레시 제어 회로(304)를 포함한다.
다음에 이 회로(300)의 동작을 도 3의 (a) 내지 도 3의 (h)의 타이밍도를 참조하여 설명한다.
도 3의 (a)에 도시된 외부 로우 어드레스 스트로브 신호 Ext./RAS가 RAS 버퍼(215)에서 버퍼링되면, 도 3의 (c)에 도시된 로우 어드레스 스트로브 신호 /RAS가 지연되어 생성되고, 도 3의 (b)에 도시된 바와 같이, 외부 컬럼 어드레스 스트로브 신호 Ext./CAS가 CAS 버퍼(216)에서 버퍼링되면, 도 3의 (d)에 도시된 컬럼 어드레스 스트로브 신호 /CAS가 지연되어 생성된다.
그리고, 도 3의 (c) 내지 도 3의 (e)에 도시된 바와 같이, 컬럼 어드레스 스트로브 신호 /CAS가 로우 어드레스 스트로브 신호 /RAS보다 먼저 활성화되어 있을 때, CBR 리프레시 타이밍 검출 회로(301)는 CBR(CAS Before RAS) 리프레시 타이밍을 검출하여, 활성화된 CBR 리프레시 제어 신호 /REFA를 출력한다. 셀프 리프레시 엔트리 제어 회로(302)는 CBR 리프레시 타이밍 검출 회로(301)로부터의 활성화된 CBR 리프레시 제어 신호 /REFA를 수신하여, 도 3의 (f)에 도시된 바와 같이, 활성화된 셀프 리프레시 엔트리 제어 신호 /BBU를 발생한다. 발진 회로(303)는 도 3의 (g)에 도시된 바와 같이, 셀프 리프레시 엔트리 제어 회로(302)로부터 셀프 리프레시 엔트리 제어 신호 /BBU를 수신하여 셀프 리프레시 동작의 기준 신호 φREF를 발생한다. 그리고, 셀프 리프레시 제어 회로(304)는, 도 3의 (h)에 도시된 바와 같이, 기준 신호 φREF에 응답하여 셀프 리프레시 동작 제어 신호 /REFS를 출력한다. 또, 도 3의 (a), 도 3의 (f), 도 3의 (h)에 도시된 바와 같이, 외부 로우 어드레스 스트로브 신호 Ext./RAS가 로우(L) 레벨로 활성화되어 셀프 리프레시 동작 제어 신호 /REFS가 활성화되고 나서 셀프 리프레시 엔트리 제어 신호 /BBU가 L 레벨로 활성화되기 까지의 시간은 50㎲∼100㎲이고, 셀프 리프레시 동작 제어 신호 /REFS의 1 주기는 10㎲∼200㎲로 된다.
도 4는 도 1에 도시된 VBB발생 회로(204)의 구성을 나타내는 회로도이다.
도 4에 도시된 바와 같이, VBB발생 회로(204)는 /BBUL 신호 생성 회로(219)에서 생성된 신호 /BBUL을 수신하여 VBB레벨 검출 신호 φ501을 출력하는 VBB레벨 검출 회로(501)와, VBB레벨 검출 신호 φ501을 수신하여 기판 전압 VBB1을 출력하는 VBB1펌프 회로(502)와, 신호 /BBUL을 수신하여 VBB레벨 검출 신호 φ503을 출력하는 VBB레벨 검출 회로(5O3)와, VBB레벨 검출 신호 φ503을 수신하여 절대값이 기판 전압 VBB1보다 작은 기판 전압 VBB2를 출력하는 VBB2펌프 회로(504)를 포함한다.
또, VBB레벨 검출 회로(503)에 포함되는 인버터 INV는 관통 전류의 발생을 방지하기 위하여 클록형 CM0S 회로인 것이 바람직하다.
도 5 내지 도 8은 도 4에 도시된 VBB발생 회로(204)의 동작을 설명하기 위한 도면으로서, 특히 도 5와 도 6은 통상 동작 모드에서의 동작, 도 7과 도 8은 셀프 리프레시 동작 모드에서의 동작을 각각 설명하기 위한 도면이다.
통상 동작 모드 시에는 신호 /BBUL이 하이(H) 레벨로 비활성화되기 때문에, 도 4에 도시된 VBB레벨 검출 회로(503)가 비활성화되어, VBB레벨 검출 회로(503)로부터는, 도 6에 도시된 바와 같이, 기판 전압의 절대값에 관계없이 항상 L 레벨의 VBB레벨 검출 신호 φ503이 출력된다.
한편, VBB레벨 검출 회로(501)가 활성화되고, 기판 전압의 절대값이 N 채널 MOS 트랜지스터 NT1, NT2의 임계값에 의해 결정되는 전압 VB1보다 작은(얕은(shallow)) 경우는, 도 5에 도시된 바와 같이, VBB레벨 검출 신호 φ501이 H 레벨로 활성화되고, 기판 전압의 절대값이 전압 VB1보다 큰(깊은(deep)) 경우에는, 도 5에 도시된 바와 같이, VBB레벨 검출 신호 φ501은 L 레벨로 비활성화된다. 이로써, 통상 동작 모드에서는 기판 전압의 절대값이 전압 VB1보다 작을 때에만 VBB1펌프 회로(502)가 활성화되어 기판 전압 VBB1이 생성된다.
이에 반하여 셀프 리프레시 동작 모드 시에는 신호 /BBUL이 L 레벨로 활성화되므로, 도 4에 도시된 VBB레벨 검출 회로(501)가 비활성화되므로, VBB레벨 검출 회로(501)로부터는, 도 7에 도시된 바와 같이, 기판 전압의 절대값에 관계없이 항상 L 레벨의 VBB레벨 검출 신호 φ501이 출력된다.
한편, VBB레벨 검출 회로(503)가 활성화되고, 기판 전압의 절대값이 N 채널 MOS 트랜지스터 NT3의 임계값에 의해 결정되는 전압 VB2(〈VB1)보다 작은(얕은) 경우에는, 도 8에 도시된 바와 같이, VBB레벨 검출 신호 φ503이 H 레벨로 활성화되고, 기판 전압의 절대값이 전압 VB2보다 큰(깊은) 경우에는, 도 8에 도시된 바와 같이, VBB레벨 검출 신호 φ503은 L 레벨로 비활성화된다. 이로써, 셀프 리프레시 동작 모드에서는, VDC(201)는 공급된 외부 전원 전압 Ext.Vcc를 보다 강압시킨 내부 전원 전압 Vcc를 내부 회로에 공급할 수 있음과 동시에, VBB발생 회로(204)에서 소비되는 전류 Icc가 저감되게 된다.
도 9, 도 10은 외부 전원 전압을 강압해 간 경우의 내부 전원 전압 Vcc에 대한 VBB발생 회로(204)의 동작 특성을 도시한 도면으로, 도 9는 내부 전원 전압 Vcc와 기판 전압 VBB의 관계를 나타내는 그래프, 도 10은 VBB발생 회로(204)에 공급되는 내부 전원 전압 Vcc와 VBB발생 회로(204)에서 소비되는 전류 Icc의 관계를 나타내는 그래프이다.
도 9, 도 10에 도시된 바와 같이, 예를 들면, 내부 전원 전압 Vcc의 크기가 전압 VC1일 때, 기판 전압은 전압 VB1이고, VBB발생 회로(204)에서 소비되는 전류 Icc는 도 10의 실선으로 도시된다. 그러나, 여기서 기판 전압 VBB를 절대값이 전압 VB1보다 작은 전압 VB2으로 함으로써, 도 9에 도시된 바와 같이, 대응하는 내부 전원 전압 Vcc를 전압 VC2까지 낮출 수 있고, 또한 이 때 VBB발생 회로(204)에서 소비되는 전류 Icc는 도 10의 일점 쇄선과 같이 도시되므로, 내부 전원 전압 Vcc를 전압 VC1에서 전압 VC2로 낮추어도 VBB발생 회로(204)의 소비 전력은 상승하지 않게 된다.
이렇게 하여, 셀프 리프레시 동작 모드 시에 기판 전압 VBB를 얕게(절대값을 작게) 함으로써 소비 전력이 보다 저감되는 저전압 동작을 가능하게 할 수 있다.
또한, 셀프 리프레시 동작 모드 시에 기판 전압 VBB를 얕게(절대값을 작게) 함으로써 저장 노드와 기판(200) 사이의 pn 접합 리크 전류가 감소하기 때문에 리프레시 시간을 길게 할 수 있어(즉, 리프레시 주기를 늘일 수 있음), 한층 더 저소비 전력화가 가능하게 된다.
도 11은 도 1에 도시된 /BBUL 신호 생성 회로(219)의 구성을 도시한 도면이다. 도 11에 도시된 바와 같이, /BBUL 신호 생성 회로(219)는 전압 레벨 검출 회로(81)와, 전압 레벨 검출 회로(81)의 출력 노드 n11과, 전압 레벨 검출 회로(81)로부터 출력된 신호와 제어 회로(202)로부터 출력된 셀프 리프레시 엔트리 제어 신호 /BBU를 입력하는 NOR 회로(84)와, NOR 회로(84)에 접속된 인버터(85)를 구비한다.
도 12는 도 11에 도시된 전압 레벨 검출 회로(81)의 구체적 구성을 나타내는 회로도이다. 도 12에 도시된 바와 같이, 전압 레벨 검출 회로(81)는 내부 전원 전압 노드 n82와, 노드 n83과, 내부 전원 전압 노드 n82와 노드 n83 사이에 접속된 저항 소자 R6과, 접지 노드 n81과, 노드 n83과 접지 노드 n81 사이에 접속되고 게이트가 노드 n83에 접속된 N 채널 MOS 트랜지스터 NT7과, 노드 n83에 접속된 인버터(83)를 포함한다.
도 13은 내부 전원 전압 Vcc와 노드 n83의 전위 관계를 나타내는 그래프이다. 도 13에 있어서, 파선(2)은 내부 전원 전압 Vcc와 노드 n83의 전위가 정비례의 관계에 있을 때를 나타내는 것이며, 파선(4)은 내부 전원 전압 Vcc에 대한 인버터(83)의 임계값을 나타내는 것이다. 도 13의 곡선(5)에 도시된 바와 같이, 노드 n83의 전위는 내부 전원 전압 Vcc가 0.8V 정도까지는 내부 전원 전압 Vcc에 정비례하지만, 내부 전원 전압 Vcc가 커짐에 따라서 아날로그적으로 N 채널 MOS 트랜지스터 NT7이 온 상태로 되기 때문에, 노드 n83의 전위가 내부 전원 전압 Vcc의 변화에 대하여 증가하는 비율은 감소해 간다.
도 14는 내부 전원 전압 Vcc와 노드 n11의 전위 관계를 나타내는 그래프이다. 도 14에서의 전압 VCV는 도 13에서의 곡선(5)과 파선(4)의 교점에 대응하는 내부 전원 전압 Vcc의 크기를 나타낸다. 여기서, 도 14에 도시된 바와 같이, 내부 전원 전압 Vcc의 크기가 0V에서 전압 VCV까지는 노드 n83의 전위, 즉 인버터(83)의 입력 전압은 파선(4)으로 도시되는 인버터(83)의 임계값보다도 커지기 때문에 인버터(83)의 출력 전압, 즉 노드 n11의 전위는 L 레벨(0V)로 된다. 또한, 내부 전원 전압 Vcc의 크기가 전압 VCV보다 크면, 도 13에 도시된 바와 같이, 노드 n83의 전위는 인버터(83)의 임계값보다도 작아지기 때문에, 노드 n11의 전위는 하이 레벨(내부 전원 전압 Vcc에 정비례함)로 된다.
도 15의 (a) 내지 도 15의 (d)는 도 11에 도시된 /BBUL 신호 생성 회로(219)의 동작을 나타내는 타이밍도이다. 도 15의 (b)에 도시된 바와 같이, 셀프 리프레시 동작 모드로 들어가 셀프 리프레시 엔트리 제어 신호 /BBU가 L 레벨로 활성화되고, 또한 도 15의 (a)에 도시된 바와 같이, 내부 전원 전압 Vcc가 소정 전압 이하로 되면, 상기 설명으로부터 노드 n11의 전위는, 도 15의 (c)에 도시된 바와 같이, H 레벨에서 L 레벨로 변화한다. 이에 따라, 인버터(85)로부터 출력되는 신호 /BBUL은, 도 15의 (d)에 도시된 바와 같이, H 레벨에서 L 레벨로 변화한다. 또한, 마찬가지로, 내부 전원 전압 Vcc가 소정 전압 이상으로 되면, 인버터(85)로부터 출력되는 신호 /BBUL은, 도 15의 (d)에 도시된 바와 같이, L 레벨에서 H 레벨로 변화한다.
도 16은 도 1에 도시된 VBL발생 회로(205)의 구성을 나타내는 회로도이다. 또, 이 VBL발생 회로(205)에서 발생된 비트선 등가 전압 VBL은, 도 18에 도시된 바와 같이, 비트선쌍 BLn, /BLn에 프리차지될 때 공급된다(도 18에 대해서는, 이후에 상세히 설명함). 도 16에 도시된 바와 같이, VBL발생 회로(205)는 셀프 리프레시 동작 모드에서 내부 전원 전압 Vcc가 소정값보다 높은 경우, 즉 신호 /BBUL이 H 레벨로 비활성화되었을 때, 노드 n2로부터 약 Vcc/2 크기의 전압을 비트선 등가 전압 VBL로서 출력하는 회로(800)와, 셀프 리프레시 동작 모드 시에 저항 분할된 약 Vcc/2 크기의 전압을 노드 n20으로부터 비트선 등가 전압 VBL로서 출력하는 회로(801)를 구비한다.
여기서, 회로(801)는 내부 전원 전압 노드 n82와, 내부 전원 전압 노드 n82와 노드 n20 사이에 서로 직렬 접속된 P 채널 MOS 트랜지스터 PT1과 저항 소자 R과, 접지 노드 n81과, 접지 노드 n81과 노드 n20 사이에 서로 직렬 접속된 저항 소자 R과 N 채널 MOS 트랜지스터 NT8과, N 채널 MOS 트랜지스터 NT8의 게이트에 접속된 인버터(6)를 포함하며, P 채널 MOS 트랜지스터 PT1의 게이트와 인버터(6)에는 셀프 리프레시 엔트리 제어 신호 /BBU가 공급된다.
또, 회로(800)는 인버터(8, 10, 12, 14)와, 트랜지스터 게이트(16, 18)와, 저항 소자 R1, R2와, 노드 n2와, 내부 전원 전압 노드 n82와, 접지 노드 n81과, N 채널 MOS 트랜지스터 NT9∼NT14와, P 채널 MOS 트랜지스터 PT2∼PT8을 포함한다.
이 VBL발생 회로(205)에 의하면, 회로(800) 이외에 회로(801)를 구비하기 때문에 N 채널 MOS 트랜지스터 NT9의 임계값을 Vthn, P 채널 MOS 트랜지스터 PT3의 임계값을 Vthp로 하였을 때, 저소비 전력화를 위해 셀프 리프레시 동작 모드 시에 내부 전원 전압 Vcc의 크기를 전압(Vthn+ ｜Vthp｜)보다 작게 하였을 때의 동작 불안정성을 해소할 수 있어, 안정된 저소비 전력 동작(비트선 등가 전압 VBL의 발생)을 실현할 수 있다.
도 17은 도 1에 도시된 로우 디코더(207)와, 컬럼 디코더(210)와, 메모리 셀 어레이(208)의 구성을 도시한 도면이다. 도 17에 도시된 바와 같이, 메모리 셀 어레이(208)는 블럭 B0∼B15로 분할됨과 동시에, 워드선 WL0∼WL4095가 4096개, 즉 도 19에 도시된 바와 같이, 블럭 B0∼B7까지 워드선 WL0∼WL2047이 2048개, 블럭 B8∼B15까지 워드선 WL0∼WL2047이 2048개 배선된다.
도 18은 도 17, 도 19에 도시된 블럭 B0의 구성을 구체적으로 나타내는 회로도이다. 도 18에 도시된 바와 같이, 블럭 B0은 256개의 워드선 WL0∼WL255와, 워드선 WL0∼WL255에 직교하는 1024쌍의 비트선쌍 BLn, /BLn(n=0∼1023)과, 워드선 WL0∼WL255와 비트선 BLn(n=0∼1023)에 접속되고, 워드선 WL0∼WL255와 비트선 BLn(n=0∼1023)의 교점에 배치된 복수의 메모리 셀(18)과, 각각의 비트선쌍 BLn, /BLn(n=0∼1023)에 1대 1로 접속된 제 n(n=0∼1023) 센스 앰프(S.A)(19∼24)와, 비트선쌍 BLn, /BLn(n=0∼1023)에 접속된 비트선 프리차지 회로(25)를 포함한다. 여기서, 비트선 프리차지 회로(25)는 H 레벨의 활성화된 비트선 프리차지 신호 BLPC를 수신하면, 비트선 프리차지 회로(25)에 포함된 N 채널 MOS 트랜지스터가 온 상태로 되기 때문에, 비트선쌍 BLn, /BLn(n=0∼1023)에 비트선 등가 전압 VBL이 공급된다.
다음에 셀프 리프레시 동작 모드에 있어서의 2K 리프레시 동작과 4K 리프레시 동작에 대하여 도 17과 도 19를 이용하여 설명한다. 도 19는 2K 리프레시 동작의 개념을 설명하기 위한 도면이다. 여기서, RAn(n=8∼10)은 각각 외부 어드레스 Ext.An(n=8∼10)이 어드레스 회로(203)에서 버퍼링되어 생성된 내부 어드레스를 나타낸다(이하 마찬가지임).
도 19에 도시된 바와 같이, 2K 리프레시 동작이란, 동시에 2개의 블럭 B0∼B15 내에서 각각 1개씩의 워드선 WL0∼WL255를 선택하는 동작으로서, 예를 들면 도 19에 있어서 내부 어드레스가 (RA8, RA9, RA10)=(0,0,0)인 경우에는 사선으로 나타낸 블럭 B0, B8내의 워드선이 각각 1개씩 동시에 선택된다.
한편, 도 17은 4K 리프레시 동작의 개념을 설명하기 위한 도면이다. 도 17에 도시된 바와 같이, 4K 리프레시 동작 모드에서는 도 1에 도시된 리프레시 어드레스 발생 회로(221)에서 생성된 내부 어드레스 RA11이 어드레스 회로(203)에서 수신되어 로우 디코더(207)로 공급되지만, 로우 디코더(207)에 공급되는 내부 어드레스는, 예를 들면 (RA8, RA9, RA10, RA11)=(0,0,0,0)일 때, 사선으로 도시된 바와 같이, 블럭 B0(내의 어느 하나의 워드선 WL0∼WL255)만이 선택된다. 즉, 2K 리프레시 동작과 비교하면, 4K 리프레시 동작은 동시에 선택하는 워드선 WL0∼WL4095의 수가 적은 것으로 된다. 또, 통상 동작 모드에서는 상기 2K 리프레시 동작과 마찬가지의 동작을 실행하고 있다.
도 20의 (a) 내지 도 20의 (d), 도 21의 (a) 내지 도 21의 (d)는 각각 2K 리프레시 동작, 4K 리프레시 동작의 전원 전류를 설명하기 위한 도면이다.
2K 리프레시 동작 모드에서는, 도 20의 (a)에 도시된 바와 같이, 동시에 어느 2개의 워드선 WL0∼WL4095가 활성화되고, 도 20의 (b)에 도시된 바와 같이, 대응하는 메모리 셀(18)로부터 비트선쌍 BLn, /BLn(n=0∼1023)에 데이터가 판독되면, 1024×2 개의 센스 앰프(S.A)가 활성화되기 때문에, 도 20의 (c)에 도시된 바와 같이, 소비되는 전류 Icc가 증가하여, 내부 전원 전압 Vcc는 도 20의 (d)에 도시된 바와 같이 감소한다.
한편, 4K 리프레시 동작 모드에서는, 도 21의 (a) 내지 도 21의 (d)에 도시된 바와 같이, 2K 리프레시 동작 모드와 동일하게 어느 하나의 워드선 WL0∼WL255가 활성화되어, 대응하는 메모리 셀(18)로부터 비트선쌍 BLn, /BLn에 데이터가 판독되면, 소비되는 전류 Icc와 내부 전원 전압 Vcc의 변화는 도 21의 (c), 도 21의 (d)와 같이 되지만, 2K 리프레시 동작에서는 동시에 어느 2개의 워드선 WL0∼WL255가 선택되는 데 반하여, 4K 리프레시 동작에서는 동시에 어느 1개의 워드선 WL0∼WL255가 선택되기 때문에, 도 18에 도시되는 1024개의 센스 앰프(S.A)가 활성화될 뿐이므로, 도 21의 (c)에 도시되는 전류 Icc는 도 20의 (c)에 도시된 전류 Icc의 크기보다 작은 것으로 된다. 또한, 도 21의 (d)에 도시된 내부 전원 전압 Vcc의 감소도 도 20의 (d)에 도시된 내부 전원 전압 Vcc의 감소보다도 작은 것으로 된다.
따라서, 본 실시예 1에 관한 반도체 기억 장치는, 도 1에 도시된 바와 같이, 외부로부터는 외부 어드레스 Ext.A0∼Ext.A10만이 인가되기 때문에, 통상 셀프 리프레시 동작 모드에서는 2K 리프레시 동작을 실행하는 것이지만, 리프레시 어드레스 발생 회로(221)를 더 구비하여, 셀프 리프레시 동작 모드에서는 한층 더 저소비 전력화를 위해 4K 리프레시 동작을 실행하도록 한 것이다. 또, 리프레시 어드레스 발생 회로(221)는 리프레시 어드레스로서의 내부 어드레스 RA11을 생성하기 위한 트리거의 역할을 다하는 셀프 리프레시 엔트리 제어 신호 /BBU와, 리프레시 어드레스를 증분(감소)시키기 위한 기준 신호 φREF를 제어 회로(202)로부터 입력한다.
도 22는 도 1에 도시된 4KE 신호 생성 회로(220)의 구성을 도시한 도면이다.
도 22에 도시된 바와 같이, 4KE 신호 생성 회로(220)는 전압 레벨 검출 회로(81)와, 노드 n11과, 전압 레벨 검출 회로(81)로부터 출력된 신호와 셀프 리프레시 엔트리 제어 신호 /BBU를 입력하는 NOR 회로(84)와, NOR 회로(84)에 접속된 인버터(85)와, 인버터(85)에 접속된 인버터(86)를 구비한다. 또, 전압 레벨 검출 회로(81)의 구체적 구성은 도 12에 도시된다.
도 23의 (a) 내지 도 23의 (d)는 4KE 신호 생성 회로(220)의 동작을 설명하기 위한 도면이다. 도 23의 (b)에 도시된 바와 같이, 셀프 리프레시 동작 모드로 들어가 셀프 리프레시 엔트리 제어 신호 /BBU가 L 레벨로 활성화되어, 도 23의 (a), 도 23의 (c)에 표시된 바와 같이, 내부 전원 전압 Vcc가 소정값 이하로 되면, 전압 레벨 검출 회로로부터 L 레벨의 신호가 출력되어, 도 23의 (d)에 도시된 바와 같이, H 레벨의 신호 4KE가 출력된다.
도 24는 도 1에 도시된 로우 디코더(207)의 구체적 구성을 도시한 도면이다. 도 24에 도시된 바와 같이, 로우 디코더(207)는 16개의 RBSn 신호 발생 회로(30)와, 각각의 RBSn 신호 발생 회로(30)에 1대 1로 대응하여 접속된 서브 로우 디코더(31)를 구비한다. 또, 각각의 서브 로우 디코더(31)에는 1 비트의 신호 RBSn(n=0∼15 중 어느 하나)과 8 비트의 내부 어드레스 RAn(n=0∼7)의 합계 9 비트의 신호를 입력하는 NAND 회로가 워드선 WL0∼WL255에 대응하여 256개 포함되어 있다.
이 로우 디코더(207)에 있어서의 2K 동작(통상 동작 모드에 있어서의 판독·기록 동작 및 셀프 리프레시 동작 모드에서의 2K 리프레시 동작이 포함됨)과, 4K 동작(셀프 리프레시 동작 모드에서의 4K 리프레시 동작이 해당됨)을 이하의 표 1에 의해 설명한다.
상기 표 1에 도시된 바와 같이, 신호 4KE가 L 레벨로 비활성화되었을 때 2K 동작을 실행하여, 예를 들면 외부로부터 외부 어드레스(Ext.A8, Ext.A9, EXT.A10)=(L,L,L)가 입력되면, 신호 RBS0, RBS8만이 함께 H 레벨로 되어, 대응하는 서브 로우 디코더(31)의 각각은 어느 1개의 워드선 WL0∼WL255를 서브 로우 디코더(31)에 입력되는 내부 어드레스 RAn(n=0∼7)에 따라 선택한다.
한편, 셀프 리프레시 동작 모드에서, 또한 내부 전원 전압 Vcc가 소정값보다 낮게 되면 4KE 신호 생성 회로(220)로부터 H 레벨로 활성화된 신호 4KE가 로우 디코더(207)에 공급되어 4K 동작을 실행한다. 이 때에는, 예를 들면 표 1에 도시된 바와 같이, 외부로부터 외부 어드레스(Ext.A8, Ext.A9, Ext.A10)=(L, L, L)가 공급되며, 또한 리프레시 어드레스 발생 회로(221)로부터 어드레스 회로(203)를 거쳐서 내부 어드레스 RA11(=L)이 공급되면, 신호 RBS0만이 H 레벨로 활성화되어, 대응하는 1개의 서브 로우 디코더(31)만이 입력된 내부 어드레스 RAn(n=0∼7)에 따라 어느 1개의 워드선 WL0∼WL255를 선택한다.
이상과 같은 4K 동작을 셀프 리프레시 동작 모드에서 실행함으로써, 데이터 유지 상태의 소비 전력을 더욱 저감할 수 있다.
(실시예 2)
본 실시예 2에 따른 반도체 기억 장치는 상기 실시예 1에 따른 반도체 기억 장치와 마찬가지의 구성을 갖지만, 도 1에 도시된 VBB발생 회로(204)가 도 25에 도시된 회로로 치환된 것이다.
도 25에 도시된 바와 같이, 본 실시예 2에 관한 반도체 기억 장치에 포함된 VBB발생 회로(204)는 내부 전원 전압 레벨 검출 회로(701)와, 내부 전원 전압 레벨 검출 회로(701)에 접속된 제 1 VBB레벨 검출 회로(702)와, 내부 전원 전압 레벨 검출 회로(701)에 접속된 제 2 VBB레벨 검출 회로(704)와, 제 1 VBB레벨 검출 회로(702)에 접속된 제 1 VBB펌프 회로(703)와, 제 2 VBB레벨 검출 회로(704)에 접속된 제 2 VBB펌프 회로(703)를 구비한다.
여기서, 내부 전원 전압 레벨 검출 회로(701)는 내부 전원 전압 노드 n82와, 노드 n70과, 노드 n70과 내부 전원 전압 노드 n82 사이에 접속된 저항 소자 R5와, 접지 노드 n81과, 노드 n70과 접지 노드 n81 사이의 각각이 게이트와 드레인이 접속되며, 또한 서로 직렬 접속된 N 채널 MOS 트랜지스터 NT4∼NT6과, 노드 n70에 접속된 인버터(40)를 포함한다.
또, 제 1 VBB레벨 검출 회로(702)는 인버터(41∼43)와, 내부 전원 전압 노드 n82와, 접지 노드 n81과, N 채널 MOS 트랜지스터 NT20, NT21과, P 채널 MOS 트랜지스터 PT20을 포함한다.
또, 제 2 VBB레벨 검출 회로(704)는 인버터(44, 45)와, 내부 전원 전압 노드 n82와, 접지 노드 n81과, N 채널 MOS 트랜지스터 NT22와, P 채널 MOS 트랜지스터 PT21을 포함한다.
또, 제 1 및 제 2 VBB펌프 회로(703)는 모두 접지 노드 n81과, NAND 회로(46)와, 인버터(47∼50)와, 캐패시터(51)와, P 채널 MOS 트랜지스터 PT22, PT23을 포함한다.
다음에, 본 실시예 2에 관한 VBB발생 회로(204)의 동작을 설명한다. 내부 전원 전압 Vcc가 낮을 때는, 내부 전원 전압 레벨 검출 회로(701)의 출력, 즉 인버터(40)의 출력은 L 레벨로 되기 때문에, P 채널 MOS 트랜지스터 PT21이 온 상태로 되어 제 2 VBB레벨 검출 회로(704)가 활성화된다. 한편, 내부 전원 전압 Vcc가 높아지게 되면 N 채널 MOS 트랜지스터 NT4∼NT6이 아날로그적으로 순차적으로 온 상태로 되기 때문에, 내부 전원 전압 레벨 검출 회로(701)의 출력, 즉 인버터(40)의 출력은 H 레벨로 된다. 따라서, 이 때에는 P 채널 MOS 트랜지스터 PT20이 온 상태로 되기 때문에 제 1 VBB레벨 검출 회로(702)가 활성화된다.
즉, 내부 전원 전압 Vcc가 낮을 때는 기판 전압(VBB)의 레벨을 얕게(절대값을 작게) 설정하고, 내부 전원 전압 Vcc가 높을 때는 VBB의 레벨을 깊게(절대값을 크게) 설정함으로써 넓은 전압 범위로 VBB발생 회로(204)를 안정적으로 동작시키는 것이 가능해진다.
또, 실시예 1에 관한 VBB발생 회로(204)는 모드에 따라서 VBB레벨을 변화시키는 것이지만, 본 실시예 2에 관한 VBB발생 회로(204)는 모드에 관계 없이 내부 전원 전압 Vcc의 크기 자체에 따라서 VBB레벨을 변화시키는 것이라는 점에서 상이한 것이다.
이와 같이, 본 실시예 2에 관한 VBB발생 회로(204)는 모드에 관계없이 내부 전원 전압 Vcc 자체가 소정값보다 낮게 되었을 때 처음으로 VBB레벨을 얕게 하는 것이므로, 노이즈에 의해 셀프 리프레시 동작 모드로 전환되어 버리는 경우 등의 VBB발생 회로(204)의 오동작을 피할 수 있다고 하는 효과를 나타내는 것이다.
(실시예 3)
실시예 3에 따른 반도체 기억 장치는 상기 실시예 1에 따른 반도체 기억 장치와 마찬가지의 구성을 갖지만, 도 1에 도시된 VBB발생 회로(204)에 포함된 도 4에 도시된 VBB2발생 회로(505)가 도 26에 도시되는 VBB3발생 회로(506)로 치환된 것이라는 점에서 상위한 것이다.
도 26에 도시된 바와 같이, VBB3발생 회로(506)는 VBB레벨 검출 회로(503)와, VBB레벨 검출 회로(503)로부터 출력된 VBB레벨 검출 신호 φ503을 수신하여 발진하는 발진 회로(600)와, 발진 회로(600)에 접속되고, 입력된 신호의 진폭을 내부 전원 전압 Vcc로부터 승압 전압 VPP로 변환하는 레벨 변환 회로(601)와, 레벨 변환 회로(601)의 출력 노드 n601과, 레벨 변환 회로(601)에 접속된 캐패시터(60)와, P 채널 MOS 트랜지스터 PT30, PT31을 포함하는 것이다.
여기서, 레벨 변환 회로(601)는 승압 전압 VPP가 공급되는 노드 n84와, 접지 노드 n81과, 인버터(52, 53)와, N 채널 MOS 트랜지스터 NT30, NT31과, P 채널 MOS 트랜지스터 PT32, PT33을 포함한다.
이 VBB3발생 회로(506)에서는 출력 노드 n601의 진폭은 승압 전압 VPP로 되기 때문에, 이론적인 기판 전압 VBB3의 절대값은 P 채널 MOS 트랜지스터 PT30, PT31의 임계값 전압을 Vthpt로 하면, 전압(VPP-2｜Vthpt｜)으로 된다.
이에 따라, 본 실시예 3에 따른 반도체 기억 장치에 의하면, VBB발생 회로(204)에 포함된 VBB3발생 회로(506)에 승압 전압 VPP를 이용함으로써, 낮은 내부 전원 전압 Vcc에서의 기판 전압의 레벨을 충분히 깊게 할 수 있으므로, 저전력의 셀프 리프레시 동작 모드에 바람직한 기판 전압 VBB를 충분한 마진을 갖게 생성할 수 있다.
또, 상기 실시예 1 내지 3에 따른 반도체 기억 장치에 있어서 내부 전원 전압 Vcc는 외부의 제어기로도 조정할 수 있기 때문에, 강압 회로(201)를 탑재하고 있지 않는 것에 대해서도 마찬가지로 고려할 수 있다.
이상, 본 발명에 따르면, 데이터 유지 상태에서의 소비 전력을 더욱 저감하고, 또한 안정된 동작을 실현하는 반도체 기억 장치를 제공할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (1)

  1. 기판(200)과,
    상기 기판 상에 형성되어, 데이터를 기억하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이(208)와,
    상기 기판 상에 형성되어, 상기 복수의 메모리 셀 중에서 상기 데이터의 기록 또는 판독의 대상으로 되는 적어도 1 개의 상기 복수의 메모리 셀을 선택하는 메모리 셀 선택 수단(207, 210)과,
    상기 기판상에 형성되어, 내부 전원 전압(Vcc)이 소정값보다 큰 경우에는 제 1 기판 전압을 생성하여 상기 기판에 공급하고, 또한 상기 내부 전원 전압(Vcc)이 상기 소정값보다 작은 경우에는 절대값이 상기 제 1 기판 전압보다 작은 제 2 기판 전압을 생성하여 상기 기판에 공급하는 기판 전압 생성 수단(204)
    을 포함하는 반도체 기억 장치.
KR1020000083676A 1997-09-16 2000-12-28 데이터 유지 상태의 소비 전력을 저감하고, 또한 안정된동작을 실현하는 반도체 기억 장치 KR100300141B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-250409 1997-09-16
JP9250409A JPH1186548A (ja) 1997-09-16 1997-09-16 半導体記憶装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019980017823A Division KR19990029200A (ko) 1997-09-16 1998-05-18 데이터 유지 상태의 소비 전력을 저감하고, 또한 안정된 동작을 실현하는 반도체 기억 장치

Publications (2)

Publication Number Publication Date
KR20010052050A true KR20010052050A (ko) 2001-06-25
KR100300141B1 KR100300141B1 (ko) 2001-11-07

Family

ID=17207472

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1019980017823A KR19990029200A (ko) 1997-09-16 1998-05-18 데이터 유지 상태의 소비 전력을 저감하고, 또한 안정된 동작을 실현하는 반도체 기억 장치
KR1020000083676A KR100300141B1 (ko) 1997-09-16 2000-12-28 데이터 유지 상태의 소비 전력을 저감하고, 또한 안정된동작을 실현하는 반도체 기억 장치
KR1020010044133A KR100357645B1 (ko) 1997-09-16 2001-07-23 반도체 기억 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1019980017823A KR19990029200A (ko) 1997-09-16 1998-05-18 데이터 유지 상태의 소비 전력을 저감하고, 또한 안정된 동작을 실현하는 반도체 기억 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020010044133A KR100357645B1 (ko) 1997-09-16 2001-07-23 반도체 기억 장치

Country Status (6)

Country Link
US (3) US6026043A (ko)
JP (1) JPH1186548A (ko)
KR (3) KR19990029200A (ko)
CN (1) CN1113363C (ko)
DE (1) DE19815887C2 (ko)
TW (1) TW374169B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8208317B2 (en) 2008-08-06 2012-06-26 Samsung Electronics Co., Ltd. Semiconductor memory device

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186548A (ja) * 1997-09-16 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
KR100381966B1 (ko) * 1998-12-28 2004-03-22 주식회사 하이닉스반도체 반도체메모리장치및그구동방법
US6262933B1 (en) * 1999-01-29 2001-07-17 Altera Corporation High speed programmable address decoder
JP2001052476A (ja) * 1999-08-05 2001-02-23 Mitsubishi Electric Corp 半導体装置
JP4864187B2 (ja) * 2000-01-19 2012-02-01 富士通セミコンダクター株式会社 半導体集積回路
JP2002230997A (ja) * 2001-02-01 2002-08-16 Mitsubishi Electric Corp 半導体記憶装置
US6646942B2 (en) * 2001-10-09 2003-11-11 Micron Technology, Inc. Method and circuit for adjusting a self-refresh rate to maintain dynamic data at low supply voltages
US20040176483A1 (en) * 2003-03-05 2004-09-09 Micron Technology, Inc. Cellular materials formed using surface transformation
JP2003257178A (ja) * 2002-03-06 2003-09-12 Matsushita Electric Ind Co Ltd 半導体メモリ装置
US7132348B2 (en) * 2002-03-25 2006-11-07 Micron Technology, Inc. Low k interconnect dielectric using surface transformation
US20030208831A1 (en) * 2002-05-07 2003-11-13 Lazar Robert P. Cooling garment made of water-resistant fabric
KR100502659B1 (ko) * 2002-10-31 2005-07-22 주식회사 하이닉스반도체 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치
US6971034B2 (en) * 2003-01-09 2005-11-29 Intel Corporation Power/performance optimized memory controller considering processor power states
JP4580621B2 (ja) * 2003-03-17 2010-11-17 ソニー株式会社 半導体メモリ
US6853591B2 (en) 2003-03-31 2005-02-08 Micron Technology, Inc. Circuit and method for decreasing the required refresh rate of DRAM devices
US7662701B2 (en) * 2003-05-21 2010-02-16 Micron Technology, Inc. Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers
US7501329B2 (en) * 2003-05-21 2009-03-10 Micron Technology, Inc. Wafer gettering using relaxed silicon germanium epitaxial proximity layers
KR100605606B1 (ko) * 2003-05-29 2006-07-28 주식회사 하이닉스반도체 반도체 메모리 장치의 동기식 셀프 리프레쉬 제어 방법 및제어 회로
US6929984B2 (en) * 2003-07-21 2005-08-16 Micron Technology Inc. Gettering using voids formed by surface transformation
DE102004060345A1 (de) * 2003-12-26 2005-10-06 Elpida Memory, Inc. Halbleitervorrichtung mit geschichteten Chips
KR100700331B1 (ko) * 2005-08-17 2007-03-29 주식회사 하이닉스반도체 셀프 리프레쉬 전류 제어 장치
KR100794992B1 (ko) * 2005-12-29 2008-01-16 주식회사 하이닉스반도체 기판 바이어스 전압 발생 장치 및 방법
WO2009076511A2 (en) * 2007-12-12 2009-06-18 Zmos Technology, Inc. Memory device with self-refresh operations
JP5399223B2 (ja) * 2009-12-07 2014-01-29 富士通セミコンダクター株式会社 半導体記憶装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE6912330U (de) 1969-03-27 1971-07-29 Feldmuehle Ag Reinigungsvorrichtung fuer roehrenwaermetauscher.
US4730279A (en) * 1985-03-30 1988-03-08 Kabushiki Kaisha Toshiba Static semiconductor memory device
JPH0817033B2 (ja) 1988-12-08 1996-02-21 三菱電機株式会社 基板バイアス電位発生回路
JPH02292795A (ja) 1989-05-08 1990-12-04 Hitachi Ltd 半導体メモリ装置
US5220534A (en) * 1990-07-31 1993-06-15 Texas Instruments, Incorporated Substrate bias generator system
US5114472A (en) * 1990-12-13 1992-05-19 Aluminum Company Of America Multistage rigid media filter for molten metal and method of filtering
US5594699A (en) * 1993-09-20 1997-01-14 Fujitsu Limited DRAM with reduced electric power consumption
JPH07226075A (ja) 1994-02-10 1995-08-22 Toshiba Corp 半導体記憶装置
JP3626521B2 (ja) * 1994-02-28 2005-03-09 三菱電機株式会社 基準電位発生回路、電位検出回路および半導体集積回路装置
JP3274306B2 (ja) * 1995-01-20 2002-04-15 株式会社東芝 半導体集積回路装置
JP3607407B2 (ja) * 1995-04-26 2005-01-05 株式会社日立製作所 半導体記憶装置
JPH08315570A (ja) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体記憶装置
JPH08329674A (ja) 1995-06-02 1996-12-13 Hitachi Ltd 半導体装置
JPH09219092A (ja) * 1996-02-15 1997-08-19 Mitsubishi Electric Corp 半導体記憶装置
JP3759648B2 (ja) * 1996-03-04 2006-03-29 株式会社ルネサステクノロジ 半導体記憶装置
JP2924949B2 (ja) * 1996-04-15 1999-07-26 日本電気株式会社 半導体集積回路装置
JP3732884B2 (ja) * 1996-04-22 2006-01-11 株式会社ルネサステクノロジ 内部電源電圧発生回路、内部電圧発生回路および半導体装置
KR100206604B1 (ko) * 1996-06-29 1999-07-01 김영환 반도체 메모리 장치
US5712825A (en) * 1996-10-09 1998-01-27 International Business Machines Corporation Maintaining data integrity in DRAM while varying operating voltages
JPH10135424A (ja) * 1996-11-01 1998-05-22 Mitsubishi Electric Corp 半導体集積回路装置
JP3862333B2 (ja) * 1996-12-10 2006-12-27 株式会社ルネサステクノロジ 半導体記憶装置
JPH10289574A (ja) * 1997-04-10 1998-10-27 Fujitsu Ltd 電圧発生回路を有した半導体装置
JPH1186548A (ja) * 1997-09-16 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
JPH11203862A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
JP3853513B2 (ja) * 1998-04-09 2006-12-06 エルピーダメモリ株式会社 ダイナミック型ｒａｍ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8208317B2 (en) 2008-08-06 2012-06-26 Samsung Electronics Co., Ltd. Semiconductor memory device

Also Published As

Publication number Publication date
TW374169B (en) 1999-11-11
CN1113363C (zh) 2003-07-02
US6185144B1 (en) 2001-02-06
KR19990029200A (ko) 1999-04-26
DE19815887C2 (de) 2000-04-27
US20010000450A1 (en) 2001-04-26
CN1211797A (zh) 1999-03-24
KR100357645B1 (ko) 2002-10-25
DE19815887A1 (de) 1999-03-18
US6026043A (en) 2000-02-15
KR20010101633A (ko) 2001-11-14
JPH1186548A (ja) 1999-03-30
KR100300141B1 (ko) 2001-11-07
US6421281B2 (en) 2002-07-16

Similar Documents

Publication Publication Date Title
KR100357645B1 (ko) 반도체 기억 장치
US6262930B1 (en) Semiconductor memory device with overdriven sense amplifier and stabilized power-supply circuit of source follower type
US6489796B2 (en) Semiconductor device provided with boost circuit consuming less current
US8599639B2 (en) Semiconductor device including internal voltage generation circuit
KR950009228B1 (ko) 다이나믹형 반도체 기억장치
KR0183413B1 (ko) 차지-펌프형 부스터 회로
US5455803A (en) Semiconductor device which operates at a frequency controlled by an external clock signal
KR20030037266A (ko) 내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법
US6097662A (en) Dynamic semiconductor memory device with low power consumption mode increasing electrostatic capacity of memory cell than in normal operation mode
KR100643620B1 (ko) 메모리 장치
US6411560B1 (en) Semiconductor memory device capable of reducing leakage current flowing into substrate
US5373473A (en) Amplifier circuit and semiconductor memory device employing the same
US5774405A (en) Dynamic random access memory having an internal circuit using a boosted potential
US20110032002A1 (en) Devices and methods for a threshold voltage difference compensated sense amplifier
US6330173B1 (en) Semiconductor integrated circuit comprising step-up voltage generation circuit
KR19980087084A (ko) 반도체 메모리 장치
US5555206A (en) Semiconductor memory device
KR100924331B1 (ko) 반도체 메모리 소자의 센스앰프 전원 공급 회로
JP3358248B2 (ja) ダイナミックｒａｍ
KR20020052224A (ko) 테스트 회로를 갖는 반도체 집적 회로
KR100265873B1 (ko) 반도체 집적 회로
US6584020B2 (en) Semiconductor memory device having intermediate voltage generating circuit
JPH04154212A (ja) 半導体記憶装置の出力回路
JP2007134037A (ja) 半導体メモリ装置
KR100299192B1 (ko) 반도체집적회로

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040609

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee