JPH07226075A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07226075A JPH07226075A JP6016620A JP1662094A JPH07226075A JP H07226075 A JPH07226075 A JP H07226075A JP 6016620 A JP6016620 A JP 6016620A JP 1662094 A JP1662094 A JP 1662094A JP H07226075 A JPH07226075 A JP H07226075A
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- voltage
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Abstract
(57)【要約】
【目的】 この発明は、電源電圧よりも低い降圧電源電
圧を生成し、セルフリフレッシュ動作時に両電源電圧を
使用して装置全体の低消費電力化を図った半導体記憶装
置を提供することを目的とする。 【構成】 この発明は、基準電圧を発生する基準電圧発
生回路１と、基準電圧と比較電圧を比較するセンスアン
プ２と、比較電圧を生成してセンスアンプ２に与えてセ
ンスアンプ２の比較結果に応じて降圧電源電圧の変動を
調整して降圧電源電圧を設定された値に保持出力する出
力回路３と、セルフリフレッシュ動作モード時に、降圧
電源電圧をセルフリフレッシュ動作以外の動作時に比べ
て低く設定するように出力回路３を制御する制御回路４
とから構成される。
圧を生成し、セルフリフレッシュ動作時に両電源電圧を
使用して装置全体の低消費電力化を図った半導体記憶装
置を提供することを目的とする。 【構成】 この発明は、基準電圧を発生する基準電圧発
生回路１と、基準電圧と比較電圧を比較するセンスアン
プ２と、比較電圧を生成してセンスアンプ２に与えてセ
ンスアンプ２の比較結果に応じて降圧電源電圧の変動を
調整して降圧電源電圧を設定された値に保持出力する出
力回路３と、セルフリフレッシュ動作モード時に、降圧
電源電圧をセルフリフレッシュ動作以外の動作時に比べ
て低く設定するように出力回路３を制御する制御回路４
とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、リフレッシュ動作を
必要とする記憶セルを有する半導体記憶装置に関し、特
に複数種の電源電圧を供給し得る半導体記憶装置に関す
る。
必要とする記憶セルを有する半導体記憶装置に関し、特
に複数種の電源電圧を供給し得る半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、ハンドキャリータイプの電子機器
が増大しており、これらの機器においてバッテリーバッ
クアップの時間を長くすることが切望されている。バッ
テリーバックアップの時間を長くする手法としては様々
な方法が考えられているが、その一つとして電源電圧を
下げて消費電力を低減するという手法がある。
が増大しており、これらの機器においてバッテリーバッ
クアップの時間を長くすることが切望されている。バッ
テリーバックアップの時間を長くする手法としては様々
な方法が考えられているが、その一つとして電源電圧を
下げて消費電力を低減するという手法がある。
【０００３】また近年、トランジスタ等の微細化にとも
なってそれまで使用してきた電源電圧ではトランジスタ
の信頼性の確保が困難となる場合があり、このような場
合には、電源電圧を内部で降圧することにより素子に供
給される電源電圧を低下させる必要がある。
なってそれまで使用してきた電源電圧ではトランジスタ
の信頼性の確保が困難となる場合があり、このような場
合には、電源電圧を内部で降圧することにより素子に供
給される電源電圧を低下させる必要がある。
【０００４】このような傾向において、リフレッシュ動
作を要する記憶セルを有するＤＲＡＭ（ダイナミック型
のランダムアクセスメモリ）にあっては、通常動作時に
は高速なアクセス動作が要求されるため、電源電圧を下
げることは極めて困難である。
作を要する記憶セルを有するＤＲＡＭ（ダイナミック型
のランダムアクセスメモリ）にあっては、通常動作時に
は高速なアクセス動作が要求されるため、電源電圧を下
げることは極めて困難である。
【０００５】一方、ＤＲＡＭにおいて、周辺装置での消
費電力を低減できるセルフリフレッシュ動作にあって
は、通常動作時のアクセスサイクルが数十ｎｓ〜１００
ｎｓ程度であるのに対してセルフリフレッシュッサイク
ルは数百μｓ程度に設定されているため、高速動作は要
求されず、電源電圧を通常動作時に比べて下げることが
可能となる。
費電力を低減できるセルフリフレッシュ動作にあって
は、通常動作時のアクセスサイクルが数十ｎｓ〜１００
ｎｓ程度であるのに対してセルフリフレッシュッサイク
ルは数百μｓ程度に設定されているため、高速動作は要
求されず、電源電圧を通常動作時に比べて下げることが
可能となる。
【０００６】しかしながら、外部から与えられる電源電
圧をそのまま内部で電源電圧として使用するタイプの従
来の記憶装置、又は外部から与えられる電源電圧を内部
の電源電圧降圧回路により降圧して、降圧した電源電圧
と外部から与えられる電源電圧が素子に供給されるタイ
プの従来の記憶装置にあっては、通常動作時の電源電圧
とセルフリフレッシュ動作時の電源電圧が同一に設定さ
れていた。このため、セルフリフレッシュ動作時の動作
電流ならびに降圧電源電圧系回路のスタンドバイ電流を
低減することが困難になっていた。
圧をそのまま内部で電源電圧として使用するタイプの従
来の記憶装置、又は外部から与えられる電源電圧を内部
の電源電圧降圧回路により降圧して、降圧した電源電圧
と外部から与えられる電源電圧が素子に供給されるタイ
プの従来の記憶装置にあっては、通常動作時の電源電圧
とセルフリフレッシュ動作時の電源電圧が同一に設定さ
れていた。このため、セルフリフレッシュ動作時の動作
電流ならびに降圧電源電圧系回路のスタンドバイ電流を
低減することが困難になっていた。
【０００７】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置においては、セルフリフレッシュ
動作モード以外の動作時の電源電圧とセルフリフレッシ
ュ時の電源電圧とが同一に設定されていたために、セル
フリフレッシュ動作時の装置全体の消費電力を低減する
ことが困難になっていた。
従来の半導体記憶装置においては、セルフリフレッシュ
動作モード以外の動作時の電源電圧とセルフリフレッシ
ュ時の電源電圧とが同一に設定されていたために、セル
フリフレッシュ動作時の装置全体の消費電力を低減する
ことが困難になっていた。
【０００８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、通常動作時の
電源電圧よりも低いセルフリフレッシュ用の電源電圧を
生成し、セルフリフレッシュ動作時に両電源電圧を使用
して装置全体の低消費電力化を図った半導体記憶装置を
提供することにある。
たものであり、その目的とするところは、通常動作時の
電源電圧よりも低いセルフリフレッシュ用の電源電圧を
生成し、セルフリフレッシュ動作時に両電源電圧を使用
して装置全体の低消費電力化を図った半導体記憶装置を
提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、セルフリフレッシュ動作モ
ード時に、セルフリフレッシュ動作モード以外の動作時
の装置内部における第１の電源電圧を降圧して得られる
第２の電源電圧を供給してなる第１の電源回路を有して
構成される。
に、請求項１記載の発明は、セルフリフレッシュ動作モ
ード時に、セルフリフレッシュ動作モード以外の動作時
の装置内部における第１の電源電圧を降圧して得られる
第２の電源電圧を供給してなる第１の電源回路を有して
構成される。
【００１０】請求項２記載の発明は、請求項１記載の発
明において、第１の電源回路が、セルフリフレッシュ動
作モード以外の動作時に外部から与えられる第３の電源
電圧を降圧することにより第１の電源電圧を生成して構
成される。
明において、第１の電源回路が、セルフリフレッシュ動
作モード以外の動作時に外部から与えられる第３の電源
電圧を降圧することにより第１の電源電圧を生成して構
成される。
【００１１】請求項３記載の発明は、請求項１記載の発
明において、第１の電源回路が、セルフリフレッシュ動
作モード以外の動作時に外部から与えられる第３の電源
電圧を第１の電源電圧としてなる。
明において、第１の電源回路が、セルフリフレッシュ動
作モード以外の動作時に外部から与えられる第３の電源
電圧を第１の電源電圧としてなる。
【００１２】請求項４記載の発明は、請求項１又は３記
載の発明において、セルフリフレッシュ動作モード時に
おいて記憶セルが実質的にリフレッシュされるリフレッ
シュ期間にのみ第１の電源電圧を降圧して得られる第２
の電源電圧を供給してなる第２の電源回路を有して構成
される。
載の発明において、セルフリフレッシュ動作モード時に
おいて記憶セルが実質的にリフレッシュされるリフレッ
シュ期間にのみ第１の電源電圧を降圧して得られる第２
の電源電圧を供給してなる第２の電源回路を有して構成
される。
【００１３】請求項５記載の発明は、請求項１，２又は
３記載の発明において、第１の電源回路は、基準電圧を
発生する基準電圧発生回路と、基準電圧と比較電圧を比
較する比較回路と、第２の電源電圧に対応した比較電圧
を生成して比較回路に与え、比較回路の比較結果に応じ
て第２の電源電圧の変動を調整して第２の電源電圧を設
定された値に保持出力する出力回路と、セルフリフレッ
シュ動作モード時に、セルフリフレッシュ動作モード以
外の動作時に比べて比較電圧を高く設定することにより
第２の電源電圧を低く設定するように出力回路を制御す
る制御回路とから構成される。
３記載の発明において、第１の電源回路は、基準電圧を
発生する基準電圧発生回路と、基準電圧と比較電圧を比
較する比較回路と、第２の電源電圧に対応した比較電圧
を生成して比較回路に与え、比較回路の比較結果に応じ
て第２の電源電圧の変動を調整して第２の電源電圧を設
定された値に保持出力する出力回路と、セルフリフレッ
シュ動作モード時に、セルフリフレッシュ動作モード以
外の動作時に比べて比較電圧を高く設定することにより
第２の電源電圧を低く設定するように出力回路を制御す
る制御回路とから構成される。
【００１４】請求項６記載の発明は、請求項４記載の発
明において、第２の電源回路は、基準電圧を発生する基
準電圧発生回路と、基準電圧と比較電圧を比較する比較
回路と、第２の電源電圧に対応した比較電圧を生成して
比較回路に与え、比較回路の比較結果に応じて第２の電
源電圧の変動を調整して第２の電源電圧を設定された値
に保持出力する出力回路と、セルフリフレッシュ動作モ
ード時において記憶セルが実質的にリフレッシュされる
期間にのみ、セルフリフレッシュ動作モード以外の動作
時に比べて比較電圧を高く設定することにより第２の電
源電圧を低く設定するように出力回路を制御する制御回
路とから構成される。
明において、第２の電源回路は、基準電圧を発生する基
準電圧発生回路と、基準電圧と比較電圧を比較する比較
回路と、第２の電源電圧に対応した比較電圧を生成して
比較回路に与え、比較回路の比較結果に応じて第２の電
源電圧の変動を調整して第２の電源電圧を設定された値
に保持出力する出力回路と、セルフリフレッシュ動作モ
ード時において記憶セルが実質的にリフレッシュされる
期間にのみ、セルフリフレッシュ動作モード以外の動作
時に比べて比較電圧を高く設定することにより第２の電
源電圧を低く設定するように出力回路を制御する制御回
路とから構成される。
【００１５】請求項７記載の発明は、請求項５又は６記
載の発明において、比較回路は、ＦＥＴ（電界効果トラ
ンジスタ）を有するミラー型のセンスアンプからなり、
出力回路は、第２の電源を出力する出力端子と高位電源
との間に接続されたＦＥＴと、出力端子と低位電源との
間に直列接続された抵抗群と、抵抗群の抵抗値を可変す
るＦＥＴを備え、抵抗群の直列接続点の中の一点から比
較電圧を得てなる。
載の発明において、比較回路は、ＦＥＴ（電界効果トラ
ンジスタ）を有するミラー型のセンスアンプからなり、
出力回路は、第２の電源を出力する出力端子と高位電源
との間に接続されたＦＥＴと、出力端子と低位電源との
間に直列接続された抵抗群と、抵抗群の抵抗値を可変す
るＦＥＴを備え、抵抗群の直列接続点の中の一点から比
較電圧を得てなる。
【００１６】
【作用】上記構成において、請求項１，２又は３記載の
発明は、セルフリフレッシュ動作モード時にセルフリフ
レッシュ動作モード以外の動作時に使用される電源電圧
よりも低い降圧電源電圧を生成供給して使用するように
している。
発明は、セルフリフレッシュ動作モード時にセルフリフ
レッシュ動作モード以外の動作時に使用される電源電圧
よりも低い降圧電源電圧を生成供給して使用するように
している。
【００１７】請求項４記載の発明は、セルフリフレッシ
ュ動作モード時における記憶セルが実質的にリフレッシ
ュされる期間に十分な電流値の降圧電圧を生成供給する
ようにしている。
ュ動作モード時における記憶セルが実質的にリフレッシ
ュされる期間に十分な電流値の降圧電圧を生成供給する
ようにしている。
【００１８】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１９】図１は請求項１，２，５，７記載の発明の
一実施例に係わる半導体記憶装置における電源回路の構
成を示す図である。
一実施例に係わる半導体記憶装置における電源回路の構
成を示す図である。
【００２０】図１に示す実施例の電源回路は、リフレッ
シュ動作モード以外の動作時に外部から与えられる電源
電圧Ｖｃｃとこの電源電圧Ｖｃｃを降圧して得られる降
圧電源電圧とを使用する半導体記憶装置に適用されるも
のである。
シュ動作モード以外の動作時に外部から与えられる電源
電圧Ｖｃｃとこの電源電圧Ｖｃｃを降圧して得られる降
圧電源電圧とを使用する半導体記憶装置に適用されるも
のである。
【００２１】図１において、電源回路は、基準電圧Ｖｒ
ｅｆを発生する基準電圧発生回路１と、基準電圧と比較
電圧Ｖａを比較する比較回路となるミラー型のセンスア
ンプ２と、外部から与えられる電源電圧Ｖｃｃを降圧し
て得られる出力電圧（降圧電源電圧Ｖｉｎｔ）に対応し
た比較電圧Ｖａを生成してセンスアンプ２に与え、セン
スアンプ２の比較結果に応じて降圧電源電圧の変動を調
整して降圧電源電圧を設定された値に保持して出力する
出力回路３と、セルフリフレッシュ動作モード時に、比
較電圧をリフレッシュ動作モード以外の動作時に比べて
高く設定して降圧電源電圧をリフレッシュ動作モード以
外の動作時に比べて低く設定するように出力回路３を制
御する制御回路４とを有して構成されている。
ｅｆを発生する基準電圧発生回路１と、基準電圧と比較
電圧Ｖａを比較する比較回路となるミラー型のセンスア
ンプ２と、外部から与えられる電源電圧Ｖｃｃを降圧し
て得られる出力電圧（降圧電源電圧Ｖｉｎｔ）に対応し
た比較電圧Ｖａを生成してセンスアンプ２に与え、セン
スアンプ２の比較結果に応じて降圧電源電圧の変動を調
整して降圧電源電圧を設定された値に保持して出力する
出力回路３と、セルフリフレッシュ動作モード時に、比
較電圧をリフレッシュ動作モード以外の動作時に比べて
高く設定して降圧電源電圧をリフレッシュ動作モード以
外の動作時に比べて低く設定するように出力回路３を制
御する制御回路４とを有して構成されている。
【００２２】出力回路３から出力される降圧電源電圧
は、降圧電源電圧系スタンドバイ電流消費回路５及びセ
ルフリフレッシュ動作電流消費回路６に供給され、外部
から与えられる電源電圧は電源回路を除く電源電圧Ｖｃ
ｃ系スタンドバイ電流消費回路７に供給されている。
は、降圧電源電圧系スタンドバイ電流消費回路５及びセ
ルフリフレッシュ動作電流消費回路６に供給され、外部
から与えられる電源電圧は電源回路を除く電源電圧Ｖｃ
ｃ系スタンドバイ電流消費回路７に供給されている。
【００２３】センスアンプ２は、ＰチャネルのＦＥＴ
（電界効果トランジスタ）Ｐ１，Ｐ２とＮチャネルのＦ
ＥＴＮ１，Ｎ２，Ｎ３とを備えて構成されている。出力
回路３は、電源Ｖｃｃと降圧電源電圧を出力する出力端
子との間に接続されて出力トランジスタとなるＰチャネ
ルのＦＥＴＰ３と、出力端子と低位電源Ｖｓｓとの間に
直列接続された抵抗Ｒ１，Ｒ２，Ｒ３と、抵抗Ｒ１と並
列に接続されて抵抗Ｒ１の抵抗値よりもオン抵抗が十分
に小さいＰチャネルのＦＥＴＰ４とを備えて構成されて
いる。制御回路は４は、セルフリフレッシュ動作モード
時とそれ以外の動作モード時とを区別する制御信号ＳＥ
ＬＦを受けてＦＥＴＰ４を導通制御するＰチャネルのＦ
ＥＴＰ５及びＮチャネルのＦＥＴＮ４からなるインバー
タで構成されている。
（電界効果トランジスタ）Ｐ１，Ｐ２とＮチャネルのＦ
ＥＴＮ１，Ｎ２，Ｎ３とを備えて構成されている。出力
回路３は、電源Ｖｃｃと降圧電源電圧を出力する出力端
子との間に接続されて出力トランジスタとなるＰチャネ
ルのＦＥＴＰ３と、出力端子と低位電源Ｖｓｓとの間に
直列接続された抵抗Ｒ１，Ｒ２，Ｒ３と、抵抗Ｒ１と並
列に接続されて抵抗Ｒ１の抵抗値よりもオン抵抗が十分
に小さいＰチャネルのＦＥＴＰ４とを備えて構成されて
いる。制御回路は４は、セルフリフレッシュ動作モード
時とそれ以外の動作モード時とを区別する制御信号ＳＥ
ＬＦを受けてＦＥＴＰ４を導通制御するＰチャネルのＦ
ＥＴＰ５及びＮチャネルのＦＥＴＮ４からなるインバー
タで構成されている。
【００２４】このような構成において、制御信号ＳＥＬ
Ｆがセルフリフレッシュ動作モード以外の動作モード時
を示すロウレベル時には、制御回路４の出力はハイレベ
ルとなりＦＥＴＰ４は非導通状態となる。
Ｆがセルフリフレッシュ動作モード以外の動作モード時
を示すロウレベル時には、制御回路４の出力はハイレベ
ルとなりＦＥＴＰ４は非導通状態となる。
【００２５】このような状態において、直列接続された
抵抗Ｒ２，Ｒ３の直列接続点から得られる比較電圧Ｖａ
と基準電圧Ｖｒｅｆとの関係が、Ｖａ＜Ｖｒｅｆの場合
には、センスアンプ２の比較結果、すなわちＦＥＴＰ３
のゲート電圧が低下してＦＥＴＰ３が導通状態となり、
降圧電源電圧を上昇させる。そして、降圧電源電圧の上
昇とともに比較電圧Ｖａが上昇して、Ｖａ＞Ｖｒｅｆに
なると、センスアンプ２の比較結果、すなわちＦＥＴＰ
３のゲート電圧が上昇してＦＥＴＰ３が非導通状態とな
り、降圧電源電圧の上昇が停止され、これとともに比較
電圧も下降する。
抵抗Ｒ２，Ｒ３の直列接続点から得られる比較電圧Ｖａ
と基準電圧Ｖｒｅｆとの関係が、Ｖａ＜Ｖｒｅｆの場合
には、センスアンプ２の比較結果、すなわちＦＥＴＰ３
のゲート電圧が低下してＦＥＴＰ３が導通状態となり、
降圧電源電圧を上昇させる。そして、降圧電源電圧の上
昇とともに比較電圧Ｖａが上昇して、Ｖａ＞Ｖｒｅｆに
なると、センスアンプ２の比較結果、すなわちＦＥＴＰ
３のゲート電圧が上昇してＦＥＴＰ３が非導通状態とな
り、降圧電源電圧の上昇が停止され、これとともに比較
電圧も下降する。
【００２６】このような動作が繰り返し行われることに
より、図２に示すように、電源電圧が所定の電圧値ＶM
よりも高い範囲においては、降圧電源電圧は電源電圧よ
りも低いほぼ一定の値を得ることができる。一方、電源
電圧が所定の電圧値 ＶM よりも低い範囲では、常にＶ
ａ＜Ｖｒｅｆとなり、ＦＥＴＰ３が導通状態となり降圧
電源電圧は電源電圧となる。
より、図２に示すように、電源電圧が所定の電圧値ＶM
よりも高い範囲においては、降圧電源電圧は電源電圧よ
りも低いほぼ一定の値を得ることができる。一方、電源
電圧が所定の電圧値 ＶM よりも低い範囲では、常にＶ
ａ＜Ｖｒｅｆとなり、ＦＥＴＰ３が導通状態となり降圧
電源電圧は電源電圧となる。
【００２７】次に、記憶装置がセルフリフレッシュ動作
モードに入り、制御信号ＳＥＬＦがセルフリフレッシュ
動作モード時を示すハイレベルになると、制御回路４の
出力はロウレベルとなりＦＥＴＰ４は導通状態となる。
モードに入り、制御信号ＳＥＬＦがセルフリフレッシュ
動作モード時を示すハイレベルになると、制御回路４の
出力はロウレベルとなりＦＥＴＰ４は導通状態となる。
【００２８】このような状態においては、抵抗Ｒ１が短
絡される。これにより、比較電圧は、抵抗Ｒ１が短絡さ
れない場合は出力端子と低位電源Ｖｓｓとの間の電圧が
抵抗（Ｒ１＋Ｒ２）と抵抗Ｒ３で分割されて得られるの
に対して、抵抗Ｒ３が短絡される場合には出力端子と低
位電源Ｖｓｓとの間の電圧が抵抗Ｒ２，Ｒ３で分割され
て得られるので、抵抗Ｒ１が短絡された際の比較電圧は
抵抗Ｒ１が短絡されない場合に比べて高くなり、降圧電
源電圧は低くなる。したがって、降圧電源電圧は図２に
示すようにセルフリフレッシュ動作モード時にはセルフ
リフレッシュ動作モード以外の動作時に比べて低く設定
されることになる。
絡される。これにより、比較電圧は、抵抗Ｒ１が短絡さ
れない場合は出力端子と低位電源Ｖｓｓとの間の電圧が
抵抗（Ｒ１＋Ｒ２）と抵抗Ｒ３で分割されて得られるの
に対して、抵抗Ｒ３が短絡される場合には出力端子と低
位電源Ｖｓｓとの間の電圧が抵抗Ｒ２，Ｒ３で分割され
て得られるので、抵抗Ｒ１が短絡された際の比較電圧は
抵抗Ｒ１が短絡されない場合に比べて高くなり、降圧電
源電圧は低くなる。したがって、降圧電源電圧は図２に
示すようにセルフリフレッシュ動作モード時にはセルフ
リフレッシュ動作モード以外の動作時に比べて低く設定
されることになる。
【００２９】これにより、図３に示すように、セルフリ
フレッシュ動作モード時には従来に比べて、降圧電源電
圧系スタンドバイ電流消費回路５における動作電流及び
セルフリフレッシュ動作電流消費回路６における動作電
流は低減されてセルフリフレッシュ動作モード時の装置
全体の消費電流ＩCCSELFは削減され、アクセススピード
を低下させることなく記憶装置全体としての消費電力を
低減することができる。
フレッシュ動作モード時には従来に比べて、降圧電源電
圧系スタンドバイ電流消費回路５における動作電流及び
セルフリフレッシュ動作電流消費回路６における動作電
流は低減されてセルフリフレッシュ動作モード時の装置
全体の消費電流ＩCCSELFは削減され、アクセススピード
を低下させることなく記憶装置全体としての消費電力を
低減することができる。
【００３０】図４は請求項１，２，５，７記載の発明の
他の実施例に係わる半導体記憶装置における電源回路の
構成を示す図である。
他の実施例に係わる半導体記憶装置における電源回路の
構成を示す図である。
【００３１】図４に示す実施例の特徴とするところは、
図１に示す構成に比べて、出力回路３における直列接続
された抵抗Ｒ４，Ｒ５，Ｒ６の抵抗Ｒ４，Ｒ５の直列接
続点から比較電圧Ｖｂを得るようにし、制御回路４によ
り導通制御されてオン抵抗が抵抗Ｒ６の抵抗値よりも十
分に小さいＮチャネルのＦＥＴＮ５を抵抗Ｒ６と並列に
接続して短絡制御するようにしたことにある。
図１に示す構成に比べて、出力回路３における直列接続
された抵抗Ｒ４，Ｒ５，Ｒ６の抵抗Ｒ４，Ｒ５の直列接
続点から比較電圧Ｖｂを得るようにし、制御回路４によ
り導通制御されてオン抵抗が抵抗Ｒ６の抵抗値よりも十
分に小さいＮチャネルのＦＥＴＮ５を抵抗Ｒ６と並列に
接続して短絡制御するようにしたことにある。
【００３２】このような構成にあっては、制御信号ＳＥ
ＬＦがロウレベルでセルフリフレッシュ動作モード以外
の動作では、ＦＥＴＮ５は導通状態となり抵抗Ｒ６は短
絡される。このような状態においては、図１に示した構
成と同様に降圧電源電圧は電源電圧よりも低いほぼ一定
の値を得ることができる。
ＬＦがロウレベルでセルフリフレッシュ動作モード以外
の動作では、ＦＥＴＮ５は導通状態となり抵抗Ｒ６は短
絡される。このような状態においては、図１に示した構
成と同様に降圧電源電圧は電源電圧よりも低いほぼ一定
の値を得ることができる。
【００３３】一方、制御信号ＳＥＬＦがハイレベルでセ
ルフリフレッシュ動作モード時には、ＦＥＴＮ５は非導
通状態となる。このような状態では、比較電圧Ｖｂは、
抵抗Ｒ６が短絡される場合は出力端子と低位電源Ｖｓｓ
との間の電圧が抵抗Ｒ３，Ｒ４で分割されて得られるの
に対して、抵抗Ｒ６が短絡される場合には出力端子と低
位電源Ｖｓｓとの間の電圧が抵抗Ｒ４と抵抗（Ｒ５＋Ｒ
６）で分割されて得られるので、抵抗Ｒ１が短絡されな
い際の比較電圧は抵抗Ｒ６が短絡される場合に比べて高
くなり、降圧電源電圧は低くなる。したがって、降圧電
源電圧は図１に示した構成と同様に、セルフリフレッシ
ュ動作モード時にはセルフリフレッシュ動作モード以外
の動作時に比べて低く設定され、同様の効果を得ること
ができる。
ルフリフレッシュ動作モード時には、ＦＥＴＮ５は非導
通状態となる。このような状態では、比較電圧Ｖｂは、
抵抗Ｒ６が短絡される場合は出力端子と低位電源Ｖｓｓ
との間の電圧が抵抗Ｒ３，Ｒ４で分割されて得られるの
に対して、抵抗Ｒ６が短絡される場合には出力端子と低
位電源Ｖｓｓとの間の電圧が抵抗Ｒ４と抵抗（Ｒ５＋Ｒ
６）で分割されて得られるので、抵抗Ｒ１が短絡されな
い際の比較電圧は抵抗Ｒ６が短絡される場合に比べて高
くなり、降圧電源電圧は低くなる。したがって、降圧電
源電圧は図１に示した構成と同様に、セルフリフレッシ
ュ動作モード時にはセルフリフレッシュ動作モード以外
の動作時に比べて低く設定され、同様の効果を得ること
ができる。
【００３４】図１及び図４に示す構成において、基準電
圧発生回路１としては、例えば図５又は図６に示すよう
に構成される。
圧発生回路１としては、例えば図５又は図６に示すよう
に構成される。
【００３５】図６に示す構成においては、制御回路４に
与えられる制御信号ＳＥＬＦと同様な制御信号ＳＥＬＦ
がインバータ回路９，１０を介して与えられて導通制御
されるＮチャネルのＦＥＴＮ６のオン抵抗は抵抗Ｒ９の
抵抗値に比べて十分小さく設定され、セルフリフレッシ
ュ動作モード以外の動作時にはＦＥＴＮ６は非導通状態
となり、セルフリフレッシュ動作モード時にはＦＥＴＮ
６は導通状態となるため、基準電圧Ｖｒｅｆはセルフリ
フレッシュ動作モード時の方が低く設定され、これによ
り降圧電源電圧を低く設定することができる。
与えられる制御信号ＳＥＬＦと同様な制御信号ＳＥＬＦ
がインバータ回路９，１０を介して与えられて導通制御
されるＮチャネルのＦＥＴＮ６のオン抵抗は抵抗Ｒ９の
抵抗値に比べて十分小さく設定され、セルフリフレッシ
ュ動作モード以外の動作時にはＦＥＴＮ６は非導通状態
となり、セルフリフレッシュ動作モード時にはＦＥＴＮ
６は導通状態となるため、基準電圧Ｖｒｅｆはセルフリ
フレッシュ動作モード時の方が低く設定され、これによ
り降圧電源電圧を低く設定することができる。
【００３６】図７は請求項１，３，５，７記載の発明の
一実施例に係わる半導体記憶装置における電源回路の構
成を示す図である。
一実施例に係わる半導体記憶装置における電源回路の構
成を示す図である。
【００３７】図７に示す実施例の電源回路は、セルフリ
フレッシュ動作モード以外の動作時においては外部から
与えられる電源電圧Ｖｃｃを降圧せずそのまま使用する
半導体記憶装置に適用されるものである。
フレッシュ動作モード以外の動作時においては外部から
与えられる電源電圧Ｖｃｃを降圧せずそのまま使用する
半導体記憶装置に適用されるものである。
【００３８】図７において、電源回路は、抵抗Ｒ１０，
Ｒ１１と、抵抗Ｒ１０，Ｒ１１の抵抗値に比べてオン抵
抗が十分に小さいＮチャネルのＦＥＴＮ７と、Ｐチャネ
ルのＦＥＴＰ８とを備えてなる基準電圧回路１と、図１
に示すと同様なセンスアンプ２と、センスアンプ２を構
成するＦＥＴＮ３のゲート端子と電源Ｖｃｃとの間にに
接続されたＰチャネルのＦＥＴＰ９と、降圧電源電圧を
出力する出力端子と電源Ｖｃｃとの間に接続されてオン
抵抗が十分に小さいＰチャネルのＦＥＴＰ３と、出力端
子と低位電源Ｖｓｓとの間に直列接続された抵抗Ｒ１
２，Ｒ１３及び抵抗Ｒ１２，Ｒ１３の抵抗値よりもオン
抵抗が十分に小さいＰチャネルのＦＥＴＰ１０とを備え
て抵抗Ｒ１２，Ｒ１３の直列接続点から比較電圧Ｖｃを
得る出力回路３と、制御信号ＳＥＬＦを受けてＦＥＴＰ
１０を導通制御するインバータ１１及びインバータ１１
の出力を受けてＦＥＴＰ９及びＦＥＴＮ７を導通制御す
るインバータ１２とを備えた制御回路４とから構成され
ている。
Ｒ１１と、抵抗Ｒ１０，Ｒ１１の抵抗値に比べてオン抵
抗が十分に小さいＮチャネルのＦＥＴＮ７と、Ｐチャネ
ルのＦＥＴＰ８とを備えてなる基準電圧回路１と、図１
に示すと同様なセンスアンプ２と、センスアンプ２を構
成するＦＥＴＮ３のゲート端子と電源Ｖｃｃとの間にに
接続されたＰチャネルのＦＥＴＰ９と、降圧電源電圧を
出力する出力端子と電源Ｖｃｃとの間に接続されてオン
抵抗が十分に小さいＰチャネルのＦＥＴＰ３と、出力端
子と低位電源Ｖｓｓとの間に直列接続された抵抗Ｒ１
２，Ｒ１３及び抵抗Ｒ１２，Ｒ１３の抵抗値よりもオン
抵抗が十分に小さいＰチャネルのＦＥＴＰ１０とを備え
て抵抗Ｒ１２，Ｒ１３の直列接続点から比較電圧Ｖｃを
得る出力回路３と、制御信号ＳＥＬＦを受けてＦＥＴＰ
１０を導通制御するインバータ１１及びインバータ１１
の出力を受けてＦＥＴＰ９及びＦＥＴＮ７を導通制御す
るインバータ１２とを備えた制御回路４とから構成され
ている。
【００３９】このような構成において、制御信号ＳＥＬ
Ｆがロウレベルでセルフリフレッシュ動作モード以外の
動作では、ＦＥＴＰ１０が非導通状態となるため、比較
電圧Ｖｃは低位電源電圧となり、センスアンプ２のＦＥ
ＴＮ２は非導通状態となる。また、ＦＥＴＰ９は導通状
態となり、センスアンプ２のＦＥＴＰ１，２及びＦＥＴ
Ｎ３のゲート電圧は電源電圧となるため、ＦＥＴＰ１，
２は非導通状態、ＦＥＴＮ３は導通状態となる。さら
に、基準電圧回路１のＦＥＴＮ７は非導通状態となるた
め、基準電圧は電源電圧となり、センスアンプ２のＦＥ
ＴＮ１は導通状態となる。
Ｆがロウレベルでセルフリフレッシュ動作モード以外の
動作では、ＦＥＴＰ１０が非導通状態となるため、比較
電圧Ｖｃは低位電源電圧となり、センスアンプ２のＦＥ
ＴＮ２は非導通状態となる。また、ＦＥＴＰ９は導通状
態となり、センスアンプ２のＦＥＴＰ１，２及びＦＥＴ
Ｎ３のゲート電圧は電源電圧となるため、ＦＥＴＰ１，
２は非導通状態、ＦＥＴＮ３は導通状態となる。さら
に、基準電圧回路１のＦＥＴＮ７は非導通状態となるた
め、基準電圧は電源電圧となり、センスアンプ２のＦＥ
ＴＮ１は導通状態となる。
【００４０】このような状態にあっては、センスアンプ
２の比較結果、すなわちＦＥＴＰ３のゲート電圧は低位
電源電圧となるため、ＦＥＴＰ３は導通状態となり、降
圧電源電圧は図８に示すように電源電圧の一定値に設定
される。なお、このような状態にあっては、電源回路で
の消費電流はなくなる。
２の比較結果、すなわちＦＥＴＰ３のゲート電圧は低位
電源電圧となるため、ＦＥＴＰ３は導通状態となり、降
圧電源電圧は図８に示すように電源電圧の一定値に設定
される。なお、このような状態にあっては、電源回路で
の消費電流はなくなる。
【００４１】一方、制御信号ＳＥＬＦがハイレベルでセ
ルフリフレッシュ動作モード時には、ＦＥＴＰ１０が導
通状態、ＦＥＴＰ９は非導通状態、ＦＥＴＮ７は導通状
態となる。
ルフリフレッシュ動作モード時には、ＦＥＴＰ１０が導
通状態、ＦＥＴＰ９は非導通状態、ＦＥＴＮ７は導通状
態となる。
【００４２】このような状態にあっては、図１に示す構
成におけるセルフリフレッシュ動作モード時と同等の状
態となり、降圧電源電圧は図８に示すように電源電圧よ
りも低い一定の値に設定される。したがって、この実施
例においては、図９に示すように、電源回路での消費電
流（電源電圧Ｖｃｃ系のスタンドバイ電流に含まれる）
が従来に比べて若干増加することになるが、前述した実
施例と同様に、降圧電源電圧系スタンドバイ電流消費回
路５における動作電流及びセルフリフレッシュ動作電流
消費回路６における動作電流は電源回路での消費電流の
増加分以上に低減されるため、セルフリフレッシュ時の
装置全体の消費電流ＩCCSELFは削減され、アクセススピ
ードを低下させることなく記憶装置全体としての消費電
力を低減することができる。この場合に、特に電源電圧
が高いほど消費電流ＩCCSELFの低減分は大きくなる。
成におけるセルフリフレッシュ動作モード時と同等の状
態となり、降圧電源電圧は図８に示すように電源電圧よ
りも低い一定の値に設定される。したがって、この実施
例においては、図９に示すように、電源回路での消費電
流（電源電圧Ｖｃｃ系のスタンドバイ電流に含まれる）
が従来に比べて若干増加することになるが、前述した実
施例と同様に、降圧電源電圧系スタンドバイ電流消費回
路５における動作電流及びセルフリフレッシュ動作電流
消費回路６における動作電流は電源回路での消費電流の
増加分以上に低減されるため、セルフリフレッシュ時の
装置全体の消費電流ＩCCSELFは削減され、アクセススピ
ードを低下させることなく記憶装置全体としての消費電
力を低減することができる。この場合に、特に電源電圧
が高いほど消費電流ＩCCSELFの低減分は大きくなる。
【００４３】なお、セルフリフレッシュ動作モード時
に、電源回路には消費電流が発生するが、抵抗Ｒ１０，
Ｒ１１，Ｒ１２，Ｒ１３の高抵抗化により抵抗部分での
貫通電流の削減が可能となり、消費電力の低減を図るこ
とができる。
に、電源回路には消費電流が発生するが、抵抗Ｒ１０，
Ｒ１１，Ｒ１２，Ｒ１３の高抵抗化により抵抗部分での
貫通電流の削減が可能となり、消費電力の低減を図るこ
とができる。
【００４４】図１０は請求項４，６記載の発明の一実施
例に係わる半導体記憶装置における電源回路の構成を示
す図である。
例に係わる半導体記憶装置における電源回路の構成を示
す図である。
【００４５】この実施例の電源回路の特徴とするところ
は、セルフリフレッシュ動作モード時において、記憶セ
ルが実質的にリフレッシュ動作される期間にのみ電源電
圧を降圧して降圧電源電圧を生成供給するようにしたこ
とにあり、図７に示す構成の電源回路とともに用いられ
て記憶装置の電源回路を構成し、図７に示す構成の電源
回路のみを用いた場合に比べて記憶装置の消費電力を低
減するようにしたことにある。
は、セルフリフレッシュ動作モード時において、記憶セ
ルが実質的にリフレッシュ動作される期間にのみ電源電
圧を降圧して降圧電源電圧を生成供給するようにしたこ
とにあり、図７に示す構成の電源回路とともに用いられ
て記憶装置の電源回路を構成し、図７に示す構成の電源
回路のみを用いた場合に比べて記憶装置の消費電力を低
減するようにしたことにある。
【００４６】図１０において、電源回路は、抵抗Ｒ１
４，Ｒ１５と、抵抗Ｒ１４，Ｒ１５の抵抗値に比べてオ
ン抵抗が十分に小さいＰチャネルのＦＥＴＰ１１と、Ｐ
チャネルのＦＥＴＰ１２及びＮチャネルのＦＥＴＮ８と
を備えてなる基準電圧回路１と、図７に示すと同様なセ
ンスアンプ２と、センスアンプ２を構成するＦＥＴＮ３
のゲート端子と電源Ｖｃｃとの間に接続されたＰチャネ
ルのＦＥＴＰ９と、降圧電源電圧を出力する出力端子と
電源Ｖｃｃとの間に接続されてオン抵抗が十分に小さい
ＰチャネルのＦＥＴＰ１３と、出力端子と低位電源Ｖｓ
ｓとの間に直列接続された抵抗Ｒ１２，Ｒ１３及び抵抗
Ｒ１２，Ｒ１３の抵抗値よりもオン抵抗が十分に小さい
ＰチャネルのＦＥＴＰ１０とを備えて抵抗Ｒ１２，Ｒ１
３の直列接続点から比較電圧Ｖｄを得る出力回路３と、
制御信号ＳＥＬＦ及び記憶セルが実質的にリフレッシュ
動作される期間にのみハイレベルとなる制御信号ＲＥＦ
を受けてＦＥＴＰ１０，Ｐ１１，Ｎ８を導通制御する否
定論理積（ＮＡＮＤ）ゲート１３、及びＮＡＮＤゲート
１３の出力を受けてＦＥＴＰ９を導通制御するインバー
タ１４とを備えた制御回路４と、制御信号ＳＥＬＦを受
けるインバータ１５の出力で導通制御されるＮチャネル
のＦＥＴＮ９と、制御信号ＲＥＦを受けるインバータ１
６の出力と制御信号ＳＥＬＦとを受けるＮＡＮＤゲート
１７の出力で導通制御されるＰチャネルのＦＥＴ１４と
が高位電源と低位電源との間に直列接続されて接続点の
電位により出力回路３のＦＥＴＰ１３を導通制御する制
御回路１８とから構成されている。
４，Ｒ１５と、抵抗Ｒ１４，Ｒ１５の抵抗値に比べてオ
ン抵抗が十分に小さいＰチャネルのＦＥＴＰ１１と、Ｐ
チャネルのＦＥＴＰ１２及びＮチャネルのＦＥＴＮ８と
を備えてなる基準電圧回路１と、図７に示すと同様なセ
ンスアンプ２と、センスアンプ２を構成するＦＥＴＮ３
のゲート端子と電源Ｖｃｃとの間に接続されたＰチャネ
ルのＦＥＴＰ９と、降圧電源電圧を出力する出力端子と
電源Ｖｃｃとの間に接続されてオン抵抗が十分に小さい
ＰチャネルのＦＥＴＰ１３と、出力端子と低位電源Ｖｓ
ｓとの間に直列接続された抵抗Ｒ１２，Ｒ１３及び抵抗
Ｒ１２，Ｒ１３の抵抗値よりもオン抵抗が十分に小さい
ＰチャネルのＦＥＴＰ１０とを備えて抵抗Ｒ１２，Ｒ１
３の直列接続点から比較電圧Ｖｄを得る出力回路３と、
制御信号ＳＥＬＦ及び記憶セルが実質的にリフレッシュ
動作される期間にのみハイレベルとなる制御信号ＲＥＦ
を受けてＦＥＴＰ１０，Ｐ１１，Ｎ８を導通制御する否
定論理積（ＮＡＮＤ）ゲート１３、及びＮＡＮＤゲート
１３の出力を受けてＦＥＴＰ９を導通制御するインバー
タ１４とを備えた制御回路４と、制御信号ＳＥＬＦを受
けるインバータ１５の出力で導通制御されるＮチャネル
のＦＥＴＮ９と、制御信号ＲＥＦを受けるインバータ１
６の出力と制御信号ＳＥＬＦとを受けるＮＡＮＤゲート
１７の出力で導通制御されるＰチャネルのＦＥＴ１４と
が高位電源と低位電源との間に直列接続されて接続点の
電位により出力回路３のＦＥＴＰ１３を導通制御する制
御回路１８とから構成されている。
【００４７】このように構成された電源回路を図７に示
す構成の電源回路と組み合わせて使用する際に、図７に
示す電源回路において、出力回路３のＦＥＴＰ３のトラ
ンジスタ寸法（ゲート幅Ｗ）をある程度小さく設定する
ことによりオン抵抗をある程度大きく設定して、センス
アンプ２での消費電流を低減するようにする。このよう
な状態では、出力回路３のＦＥＴＰ３の駆動能力が低下
して、リフレッシュ動作電流を十分に供給することがで
きなくなるおそれがあるので、リフレッシュ動作期間に
図１０に示す電源回路を使用する。
す構成の電源回路と組み合わせて使用する際に、図７に
示す電源回路において、出力回路３のＦＥＴＰ３のトラ
ンジスタ寸法（ゲート幅Ｗ）をある程度小さく設定する
ことによりオン抵抗をある程度大きく設定して、センス
アンプ２での消費電流を低減するようにする。このよう
な状態では、出力回路３のＦＥＴＰ３の駆動能力が低下
して、リフレッシュ動作電流を十分に供給することがで
きなくなるおそれがあるので、リフレッシュ動作期間に
図１０に示す電源回路を使用する。
【００４８】すなわち、セルフリフレッシュ動作モード
時には消費電流を低く抑えた図７に示す構成の電源回路
を常時動作状態にさせておき、記憶セルが実質的にリフ
レッシュ動作される期間にのみリフレッシュ動作電流を
十分に供給することができる図１０に示す構成の電源回
路からリフレッシュ動作電流を供給するするようにす
る。なお、図１０に示す構成の電源回路からリフレッシ
ュ動作電流が供給されている際の電源回路の消費電流は
リフレッシュ動作電流に対して十分に小さな値となる。
時には消費電流を低く抑えた図７に示す構成の電源回路
を常時動作状態にさせておき、記憶セルが実質的にリフ
レッシュ動作される期間にのみリフレッシュ動作電流を
十分に供給することができる図１０に示す構成の電源回
路からリフレッシュ動作電流を供給するするようにす
る。なお、図１０に示す構成の電源回路からリフレッシ
ュ動作電流が供給されている際の電源回路の消費電流は
リフレッシュ動作電流に対して十分に小さな値となる。
【００４９】次に、図７に示す構成の電源回路と図１０
に示す構成の電源回路とを使用して電源を供給する際の
図１０に示す構成の電源回路の動作を、図１１に示す動
作タイミング図を参照して説明する。
に示す構成の電源回路とを使用して電源を供給する際の
図１０に示す構成の電源回路の動作を、図１１に示す動
作タイミング図を参照して説明する。
【００５０】まず、制御信号ＳＥＬＦがロウレベルでリ
フレッシュ動作モード以外の動作では、ＦＥＴＰ１０が
非導通状態となるため、比較電圧Ｖｄは低位電源電圧Ｖ
ｓｓとなり、センスアンプ２のＦＥＴＮ２は非導通状態
となる。また、ＦＥＴＰ９は導通状態となり、センスア
ンプ２のＦＥＴＰ１，２及びＦＥＴＮ３のゲート電圧は
電源電圧となるため、ＦＥＴＰ１，２は非導通状態、Ｆ
ＥＴＮ３は導通状態となる。さらに、基準電圧回路１の
ＦＥＴＰ１１は非導通状態，ＦＥＴＮ８は導通状態とな
るため、基準電圧は低位電源電圧となり、センスアンプ
２のＦＥＴＮ１は非導通状態となる。一方、制御回路１
８のＦＥＴＰ１４は非導通状態、ＦＥＴＮ９は導通状態
となり、出力回路３のＦＥＴＰ１３は導通状態となる。
フレッシュ動作モード以外の動作では、ＦＥＴＰ１０が
非導通状態となるため、比較電圧Ｖｄは低位電源電圧Ｖ
ｓｓとなり、センスアンプ２のＦＥＴＮ２は非導通状態
となる。また、ＦＥＴＰ９は導通状態となり、センスア
ンプ２のＦＥＴＰ１，２及びＦＥＴＮ３のゲート電圧は
電源電圧となるため、ＦＥＴＰ１，２は非導通状態、Ｆ
ＥＴＮ３は導通状態となる。さらに、基準電圧回路１の
ＦＥＴＰ１１は非導通状態，ＦＥＴＮ８は導通状態とな
るため、基準電圧は低位電源電圧となり、センスアンプ
２のＦＥＴＮ１は非導通状態となる。一方、制御回路１
８のＦＥＴＰ１４は非導通状態、ＦＥＴＮ９は導通状態
となり、出力回路３のＦＥＴＰ１３は導通状態となる。
【００５１】これにより、降圧電源電圧は電源電圧に設
定される。この時に、両電源回路ともに消費電流はな
い。
定される。この時に、両電源回路ともに消費電流はな
い。
【００５２】次に、制御信号ＳＥＬＦがハイレベル、制
御信号ＲＥＦがロウレベルでリフレッシュ動作モードに
あって記憶セルが実質的にリフレッシュ動作されていな
い期間においては、ＦＥＴＰ１０が非導通状態となるた
め、比較電圧は低位電源電圧Ｖｓｓとなり、センスアン
プ２のＦＥＴＮ２は非導通状態となる。また、ＦＥＴＰ
９は導通状態となり、センスアンプ２のＦＥＴＰ１，２
及びＦＥＴＮ３のゲート電圧は電源電圧となるため、Ｆ
ＥＴＰ１，２は非導通状態、ＦＥＴＮ３は導通状態とな
る。さらに、基準電圧回路１のＦＥＴＰ１１は非導通状
態，ＦＥＴＮ８は導通状態となるため、基準電圧は低位
電源電圧となり、センスアンプ２のＦＥＴＮ１は非導通
状態となる。一方、制御回路１８のＦＥＴＰ１４は導通
状態、ＦＥＴＮ９は非導通状態となり、出力回路３のＦ
ＥＴＰ１３は非導通状態となる。これにより、図１０に
示す電源回路からは降圧電源電圧は供給されず、図７に
示す電源回路から降圧電源電圧が供給される。したがっ
て、図１０に示す電源回路での消費電流はなく、図７に
示す電源回路でのみ消費電流が発生する。
御信号ＲＥＦがロウレベルでリフレッシュ動作モードに
あって記憶セルが実質的にリフレッシュ動作されていな
い期間においては、ＦＥＴＰ１０が非導通状態となるた
め、比較電圧は低位電源電圧Ｖｓｓとなり、センスアン
プ２のＦＥＴＮ２は非導通状態となる。また、ＦＥＴＰ
９は導通状態となり、センスアンプ２のＦＥＴＰ１，２
及びＦＥＴＮ３のゲート電圧は電源電圧となるため、Ｆ
ＥＴＰ１，２は非導通状態、ＦＥＴＮ３は導通状態とな
る。さらに、基準電圧回路１のＦＥＴＰ１１は非導通状
態，ＦＥＴＮ８は導通状態となるため、基準電圧は低位
電源電圧となり、センスアンプ２のＦＥＴＮ１は非導通
状態となる。一方、制御回路１８のＦＥＴＰ１４は導通
状態、ＦＥＴＮ９は非導通状態となり、出力回路３のＦ
ＥＴＰ１３は非導通状態となる。これにより、図１０に
示す電源回路からは降圧電源電圧は供給されず、図７に
示す電源回路から降圧電源電圧が供給される。したがっ
て、図１０に示す電源回路での消費電流はなく、図７に
示す電源回路でのみ消費電流が発生する。
【００５３】次に、制御信号ＳＥＬＦ及び制御信号ＲＥ
Ｆがともにハイレベルでリフレッシュ動作モードにあっ
て記憶セルが実質的にリフレッシュ動作されるリフレッ
シュ期間においては、ＦＥＴＰ１０が導通状態、ＦＥＴ
Ｐ９は非導通状態、基準電圧回路１のＦＥＴＰ１１は導
通状態，ＦＥＴＮ８は非導通状態、制御回路１８のＦＥ
ＴＰ１４は非導通状態、ＦＥＴＮ９は非導通状態とな
る。これにより、図１０に示す電源回路は図７に示す電
源回路と同様に動作することになり、降圧電源電圧のリ
フレッシュ電流は図１０に示す電源回路から十分な電流
値で供給される。
Ｆがともにハイレベルでリフレッシュ動作モードにあっ
て記憶セルが実質的にリフレッシュ動作されるリフレッ
シュ期間においては、ＦＥＴＰ１０が導通状態、ＦＥＴ
Ｐ９は非導通状態、基準電圧回路１のＦＥＴＰ１１は導
通状態，ＦＥＴＮ８は非導通状態、制御回路１８のＦＥ
ＴＰ１４は非導通状態、ＦＥＴＮ９は非導通状態とな
る。これにより、図１０に示す電源回路は図７に示す電
源回路と同様に動作することになり、降圧電源電圧のリ
フレッシュ電流は図１０に示す電源回路から十分な電流
値で供給される。
【００５４】このように、図１０に示す電源回路を使用
することにより、リフレッシュ動作モードにあっても記
憶セルが実質的にリフレッシュ動作されていない期間に
おいては、図７に示す電源回路のみを単独で使用した場
合に比べて消費電流が削減され、装置全体としての消費
電力を低減することができる。
することにより、リフレッシュ動作モードにあっても記
憶セルが実質的にリフレッシュ動作されていない期間に
おいては、図７に示す電源回路のみを単独で使用した場
合に比べて消費電流が削減され、装置全体としての消費
電力を低減することができる。
【００５５】
【発明の効果】以上説明したように、請求項１，２又は
３記載の発明によれば、セルフリフレッシュ動作モード
時にセルフリフレッシュ動作モード以外の動作時に使用
される電源電圧よりも低い降圧電源電圧を供給して使用
するようにしたので、セルフリフレッシュ動作モード時
の動作電流が削減されて、記憶装置の消費電力を低減す
ることができる。
３記載の発明によれば、セルフリフレッシュ動作モード
時にセルフリフレッシュ動作モード以外の動作時に使用
される電源電圧よりも低い降圧電源電圧を供給して使用
するようにしたので、セルフリフレッシュ動作モード時
の動作電流が削減されて、記憶装置の消費電力を低減す
ることができる。
【００５６】請求項４記載の発明によれば、セルフリフ
レッシュ動作モード時における記憶セルが実質的にリフ
レッシュされる期間に十分な電流値で降圧電源電圧を供
給するようにしているので、セルフリフレッシュ動作モ
ードに降圧電源電圧を供給する場合に比べてさらにセル
フリフレッシュ動作モード時の動作電流が削減されて、
記憶装置の消費電力をさらに一層低減することができ
る。
レッシュ動作モード時における記憶セルが実質的にリフ
レッシュされる期間に十分な電流値で降圧電源電圧を供
給するようにしているので、セルフリフレッシュ動作モ
ードに降圧電源電圧を供給する場合に比べてさらにセル
フリフレッシュ動作モード時の動作電流が削減されて、
記憶装置の消費電力をさらに一層低減することができ
る。
【００５７】請求項５又は６記載の発明によれば、降圧
電源電圧となる第２の電源電圧に対応した比較電圧と基
準電圧との比較結果に基づいて第２の電源電圧を生成す
るようにしたので、安定した値の降圧電源電圧を得るこ
とができる。
電源電圧となる第２の電源電圧に対応した比較電圧と基
準電圧との比較結果に基づいて第２の電源電圧を生成す
るようにしたので、安定した値の降圧電源電圧を得るこ
とができる。
【図面の簡単な説明】
【図１】請求項１，２，５又は７記載の発明の一実施例
に係わる半導体記憶装置における電源回路の構成を示す
図である。
に係わる半導体記憶装置における電源回路の構成を示す
図である。
【図２】図１に示す回路における降圧電源電圧の変化の
様子を示す図である。
様子を示す図である。
【図３】図１に示す構成と従来構成とのセルフリフレッ
シュ動作モード時における消費電流を示す図である。
シュ動作モード時における消費電流を示す図である。
【図４】請求項１，２，５又は７記載の発明の一実施例
に係わる半導体記憶装置における電源回路の構成を示す
図である。
に係わる半導体記憶装置における電源回路の構成を示す
図である。
【図５】基準電圧発生回路の一実施例を示す図である。
【図６】基準電圧発生回路の他の実施例を示す図であ
る。
る。
【図７】請求項３，５又は７記載の発明の一実施例に係
わる半導体記憶装置における電源回路の構成を示す図で
ある。
わる半導体記憶装置における電源回路の構成を示す図で
ある。
【図８】図７に示す回路における降圧電源電圧の変化の
様子を示す図である。
様子を示す図である。
【図９】図７に示す構成と従来構成とのセルフリフレッ
シュ動作モード時の消費電流を示す図である。
シュ動作モード時の消費電流を示す図である。
【図１０】請求項４，６又は７記載の発明の一実施例に
係わる半導体記憶装置における電源回路の構成を示す図
である。
係わる半導体記憶装置における電源回路の構成を示す図
である。
【図１１】図１０に示す実施例の動作タイミングを示す
図である。
図である。
１ 基準電圧発生回路 ２ センスアンプ ３ 出力回路 ４，１８ 制御回路
Claims (7)
- 【請求項１】 セルフリフレッシュ動作モード時に、セ
ルフリフレッシュ動作モード以外の動作時の装置内部に
おける第１の電源電圧を降圧して得られる第２の電源電
圧を供給してなる第１の電源回路を有することを特徴と
する半導体記憶装置。 - 【請求項２】 前記第１の電源回路は、外部から与えら
れる第３の電源電圧を降圧することにより第１の電源電
圧を生成してなることを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】 前記第１の電源回路は、外部から与えら
れる第３の電源電圧を第１の電源電圧としてなることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 セルフリフレッシュ動作モード時におい
て記憶セルが実質的にリフレッシュされるリフレッシュ
期間にのみ第１の電源電圧を降圧して得られる第２の電
源電圧を供給してなる第２の電源回路を有してなること
を特徴とする請求項１又は３記載の半導体記憶装置。 - 【請求項５】 前記第１の電源回路は、 基準電圧を発生する基準電圧発生回路と、 基準電圧と比較電圧を比較する比較回路と、 第２の電源電圧に対応した比較電圧を生成して比較回路
に与え、比較回路の比較結果に応じて第２の電源電圧の
変動を調整して第２の電源電圧を設定された値に保持出
力する出力回路と、 セルフリフレッシュ動作モード時に、セルフリフレッシ
ュ動作モード以外の動作時に比べて比較電圧を高く設定
することにより第２の電源電圧を低く設定するように出
力回路を制御する制御回路とを有することを特徴とする
請求項１，２又は３記載の半導体記憶装置。 - 【請求項６】 前記第２の電源回路は、 基準電圧を発生する基準電圧発生回路と、 基準電圧と比較電圧を比較する比較回路と、 第２の電源電圧に対応した比較電圧を生成して比較回路
に与え、比較回路の比較結果に応じて第２の電源電圧の
変動を調整して第２の電源電圧を設定された値に保持出
力する出力回路と、 セルフリフレッシュ動作モード時において記憶セルが実
質的にリフレッシュされる期間にのみ、セルフリフレッ
シュ動作モード以外の動作時に比べて比較電圧を高く設
定することにより第２の電源電圧を低く設定するように
出力回路を制御する制御回路とを有することを特徴とす
る請求項４記載の半導体記憶装置。 - 【請求項７】 前記比較回路は、ＦＥＴ（電界効果トラ
ンジスタ）を有するミラー型のセンスアンプからなり、 前記出力回路は、第２の電源を出力する出力端子と高位
電源との間に接続されたＦＥＴと、出力端子と低位電源
との間に直列接続された抵抗群と、抵抗群の抵抗値を可
変するＦＥＴを備え、抵抗群の直列接続点の中の一点か
ら比較電圧を得てなることを特徴とする請求項５又は６
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6016620A JPH07226075A (ja) | 1994-02-10 | 1994-02-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6016620A JPH07226075A (ja) | 1994-02-10 | 1994-02-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226075A true JPH07226075A (ja) | 1995-08-22 |
Family
ID=11921390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6016620A Pending JPH07226075A (ja) | 1994-02-10 | 1994-02-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226075A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286184B1 (ko) * | 1997-04-11 | 2001-04-16 | 다니구찌 이찌로오, 기타오카 다카시 | 고전압레벨검출용고전압검출회로를구비한반도체직접회로장치 |
| KR100317319B1 (ko) * | 1999-05-19 | 2001-12-22 | 김영환 | 메모리 소자의 저전력 구동 회로 |
| KR100327806B1 (ko) * | 1998-04-07 | 2002-04-17 | 아끼구사 나오유끼 | 내부전압발생회로 |
| US6421281B2 (en) | 1997-09-16 | 2002-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduced power consumption and stable operation in data holding state |
| JP2006244678A (ja) * | 2005-03-04 | 2006-09-14 | Seagate Technology Llc | データ記憶システムの電力消費の減少 |
| KR100771810B1 (ko) * | 2001-09-24 | 2007-10-30 | 주식회사 하이닉스반도체 | 고전압 공급장치 및 이를 이용한 고전압 공급방법 |
-
1994
- 1994-02-10 JP JP6016620A patent/JPH07226075A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286184B1 (ko) * | 1997-04-11 | 2001-04-16 | 다니구찌 이찌로오, 기타오카 다카시 | 고전압레벨검출용고전압검출회로를구비한반도체직접회로장치 |
| US6421281B2 (en) | 1997-09-16 | 2002-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduced power consumption and stable operation in data holding state |
| KR100327806B1 (ko) * | 1998-04-07 | 2002-04-17 | 아끼구사 나오유끼 | 내부전압발생회로 |
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| JP2006244678A (ja) * | 2005-03-04 | 2006-09-14 | Seagate Technology Llc | データ記憶システムの電力消費の減少 |
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