KR100327806B1

KR100327806B1 - 내부전압발생회로

Info

Publication number: KR100327806B1
Application number: KR1019980047073A
Authority: KR
Inventors: 도시야 우치다; 야스로우 마츠자키
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-04-07
Filing date: 1998-11-04
Publication date: 2002-04-17
Also published as: KR19990081778A; TW392161B; JP3512332B2; US6078210A; JPH11296241A

Abstract

본 발명은 통상 동작시에는 일정한 내부 전원을 생성하고 가속 시험시에는 높은 내부 전원을 생성하는 내부 전압 발생 회로를 제공하는 것을 목적으로 한다. 본 발명은 외부 전원에 의존하지 않는 기준 전압을 발생하는 기준 전압 발생 회로와, 제1 및 제2 입력 단자와 출력 단자를 가지며 제1 입력 단자에 상기 기준 전압이 공급되고 제1 및 제2 입력 단자의 전압을 비교하여 그들 전압차에 따른 출력 전압을 상기 출력 단자에 발생하는 비교 회로와, 동작 모드에 따라서 상기 비교 회로의 출력 단자와 제2 입력 단자 사이에 선택적으로 삽입되는 임피던스 소자를 갖는다. 그리고, 통상 동작시와 가속 시험시에 제2 입력 단자와 출력 단자 사이에 적절한 임피던스 소자를 삽입하거나 또는 삽입하지 않음으로써, 통상 동작시에는 일정한 전압을, 그리고 가속 시험시에는 정확한 높은 전압을 갖는 내부 전원을, 출력 단자에 생성할 수 있다. 상기 비교 회로는, 예컨대 일반적인 차동 증폭 회로에서 실현할 수 있다. 더욱이, 임피던스 소자를 세분화함으로써, 통상 동작시의 기준 전압치를 미세조정할 수 있다. 이와 동일하게, 임피던스 소자를 세분화함으로써, 가속 시험시의 전압치도 미세조정할 수 있다.

Description

내부 전압 발생 회로{INTERNAL VOLTAGE GENERATING CIRCUIT}

본 발명은 LSI의 내부의 전원 전압을 생성하기 위한 내부 전압 발생 회로에 관한 것으로, 특히 통상 동작시에 있어서의 안정한 동작용 내부 전원 전압을 외부 전원 전압의 넓은 범위에서 보증하고, 또한 스트레스 동작시에 있어서의 높은 내부 전원 전압을 고도의 정밀도로 발생시킬 수 있는 내부 전압 발생 회로에 관한 것이다.

LSI의 내부 전원 전압을 생성하는 내부 전압 발생 회로는 첫째로, 외부로부터 공급되는 전원 전압이 카탈로그(catalog)상에서 보증되어 있는 범위에 있는 경우에, 내부 회로의 통상 동작에 필요한 일정한 내부 전원 전압을 발생하는 것이 요구된다. 그 때문에, 외부로부터 공급되는 전원 전압을 강압하여 내부 전원용 전압을 생성하게 된다. 둘째로, 내부 전압 발생 회로는 LSI에서의 초기 불량을 제거하기 위해서 행해지는 스트레스 동작을 수반하는 가속 시험에 있어서, 내부 전원 전압을 통상 동작시보다도 높게 하는 기능을 갖는다. 즉, 가속 시험 모드에 있어서,내부 전원 전압을 소정의 가속 시험용의 높은 전압으로 할 필요가 있다.

또한, 최근의 LSI는 종래의 전원 전압 5V에서 3.3V로 변화되고, 다시 2.5V로 변화되고 있다. 이 경우, 이 전원 전압 5V, 3.3V 및 2.5V 중 어느 하나를 LSI가 탑재되는 마더 보드상의 전원으로서 이용한다. 이것은 어느 한쪽 전원에도 대응하게 되는 것이 메모리 등의 범용품의 LSI에는 필요하다.

도 9는 종래의 내부 전압 발생 회로를 도시하는 도면이다. 이 내부 전압 발생 회로는 상기한 통상 동작시의 내부 전원 전압과, 가속 시험시의 내부 전원 전압을 생성하는 기능을 갖는다. 도 9에 도시된 내부 전압 발생 회로는 기준 전압(V_FLAT)을 발생하는 제1 전압 발생 회로(10), 차동 증폭 회로(12), 외부 전원(V_DD)의 레벨에 의존하는 전압(V_BI)을 발생하는 제2 전압 발생 회로(15), 차동 증폭 회로(14) 및 기준 전압(V_FLAT)과 전압(V_BI)중 높은 쪽의 전압을 내부 전원(V_INT)으로서 출력하는 합성 회로(13)를 갖는다. 또한, 외부 전원(V_DD)은 외부로부터 공급되는 전원 전압이고, 내부 전원(V_INT)은 통상시의 기준 전압과 가속 시험시의 고전압을 갖는 내부 전원 전압이다. 또한, 기준 전압(V_FLAT)은 외부 전원(V_DD)이 보증 전압 범위일 때의 내부 전원 전압이고, 전압(V_BI)은 가속 시험시에 높은 레벨의 외부 전원(V_DD)에 따른 높은 레벨이 되는 전압이다.

도 10은 도 9의 내부 전압 발생 회로의 동작 설명도이다. 횡축은 외부전원(V_DD)을 나타내고, 종축은 전압치(V)를 나타낸다. 실선이 외부 전원(V_DD)이 변화했을 때의 전압(V_DD)이다. 따라서, 단순히 기울기 1인 직선이다. 점선은 외부 전원(V_DD)이 변화했을 때의 기준 전압(V_FLAT)을 나타낸다. 카탈로그상에서 보증되어 있는 예컨대 3.0∼3.6V의 범위내 및 그 부근의 외부 전원(V_DD)에 대하여 기준 전압 2.5V를 갖는다. 그리고, 일점쇄선은 전압(V_BI)을 나타내고, 외부 전원(V_DD)이 P형 트랜지스터(P10, P11)의 임계치를 넘으면, 외부 전원(V_DD)의 전압의 상승에 따라서 저항(R12)의 값으로 결정되는 기울기로 상승하는 전압이다. 그리고, 내부 전원(V_INT)은 망모양으로 도시되는 바와 같이 기준 전압(V_FLAT)과 전압(V_BI)중 높은 쪽의 전압이 된다.

도 9에 도시된 제1 전압 발생 회로(10)는 N형 트랜지스터(Q1, Q2)의 임계치의 합계를 기준 전압(V_FLAT)(=V_th1+V_th2)으로서 발생하는 회로이다. 이 회로에 있어서, 온도의 변동에 대하여 트랜지스터(Q1, Q2)의 임계치 전압이 저하하면, 트랜지스터(Q2)의 도전도율이 상승하고 그 임피던스의 저하에 따라 기준 전압(V_FLAT)이 저하하며, 그것에 따른 트랜지스터(Q1)의 도전율이 하강하고 저항(R11)을 흐르는 전류(I1)가 줄어 트랜지스터(Q2)의 게이트의 전압이 저하하며, 그 결과 트랜지스터(Q2)의 임피던스가 높아지고 전압(V_FLAT)은 일정하게 유지되게 된다. 외부전원(V_DD)이 변동했을 때에도 동일한 동작에 의해 전압(V_FLAT)이 일정하게 유지된다.

더욱이, P형 트랜지스터(P3∼P5) 및 N형 트랜지스터(Q3∼Q5)로 이루어지는 차동 증폭 회로(12)는 트랜지스터(Q3, Q4)의 게이트 전압이 일치하도록 동작한다. 그 때문에, 노드(n1)는 기준 전압(V_FLAT)과 같은 전위로 유지된다.

한편, 제2 전압 발생 회로(15)는 상기와 같이, P형 트랜지스터(P10, P11)의 임계치의 합계 2Vth로부터 저항(R12)의 기울기로 상승하는 전압(V_BI)을 생성한다. 차동 증폭 회로(14)는 회로(12)와 동일하게, 양 N형 트랜지스터(Q12, Q13)의 게이트가 같은 전압이 되도록 동작한다. 그 결과, 노드(n1)에는 전압(V_BI)과 같은 전위로 유지된다. 단, 합성 회로(13)에 의해, 기준 전압(V_FLAT)과 전압(V_BI)중 어느 쪽인지 높은 쪽의 전압이 노드(n1)의 전압(V_INT)이 된다.

그 결과, 도 10에 도시되는 바와 같이, 외부 전원(V_DD)이 카탈로그 보증 전압 범위의 3.0∼3.6V의 범위라면, 내부 전원(V_INT)은 기준 전압(V_FLAT)으로 유지되고, 가속 시험시에 있어서, 외부 전원(V_DD)을 카탈로그 보증 전압 범위를 넘은 예컨대 4.5V로 함으로써, 내부 전원(V_INT)이 가속 시험용의 높은 전압(V_BI), 예컨대 3.5V로 제어된다.

그러나, 가속 시험용 내부 전원으로서 V_BI(3.5V) 정도가 요구되지만, 이 가속시험시의 내부 전원은 지나치게 높으면 내부 회로를 파괴해 버리고, 지나치게 낮으면 가속 시험시의 스트레스가 불충분하기 때문에 초기 불량을 일으키는 LSI를 적절히 검출할 수 없다. 따라서, 가속 시험시의 내부 전원의 전압은 정확히 고도의 정밀도로 발생시키는 것이 요구된다. 그 경우, 도 9의 내부 전압 발생 회로의 제2 전압 발생 회로(15)에 있어서, P형 트랜지스터(P10, P11)의 임계치 전압과, 저항(R12)의 저항치에 의존하여 전압(V_BI)이 결정된다. 그러나, 트랜지스터(P10, P11)의 임계치는 공정에 따라 달라지는 것이 일반적이다. 따라서, 종래의 내부 전압 발생 회로에서는 가속 시험시의 내부 전원의 전압(V_BI)(3.5V)을 정확하게 발생시키는 것이 곤란하다.

공정에 의존하는 임계치의 불균형의 문제를 피하기 위해서, 도 9의 제2 전압 발생 회로(15)의 P형 트랜지스터(P10, P11) 대신에 저항을 설치하여 전압(V_BI)을 저항값에 따라 외부 전원(V_DD)을 분할함으로써 생성하는 것을 생각할 수 있다. 그러나 그 경우에 전압은 도 10에 도시되는 전압(V_BI2)과 같은 특성이 되고, 충분히 높은 가속 시험용의 높은 내부 전원을 발생할 수 없게 된다. 혹은, 카탈로그 보증 전압 범위에서 내부 전원(V_INT)을 기준 전압(V_FLAT)으로 유지할 수 없게 된다.

그래서, 본 발명의 목적은 통상 동작의 경우에 안정한 디바이스 특성을 얻을 수 있는 내부 전원으로서 기준 전압을 발생하고, 가속 시험의 경우에 정확한 가속 시험용의 높은 내부 전원을 발생할 수 있는 내부 전압 발생 회로를 제공하는데 있다.

또, 본 발명의 목적은 공정의 불균형에 의존하지 않고 정밀도가 높은 시험용 내부 전원을 발생시킬 수 있는 내부 전압 발생 회로를 제공하는데 있다.

또, 본 발명의 목적은 통상 동작용 내부 전원의 레벨을 미세조정할 수 있는 내부 전압 발생 회로를 제공하는데 있다.

또, 본 발명의 목적은 가속 시험용의 높은 내부 전원의 레벨을 미세조정할 수 있는 내부 전압 발생 회로를 제공하는데 있다.

도 1은 본 발명의 제1 실시 형태예의 개략도.

도 2는 제1 실시 형태예의 상세 회로도.

도 3은 제1 실시 형태예의 동작 설명도.

도 4는 본 발명의 제2 실시 형태예의 개략도.

도 5는 제2 실시 형태예의 상세 회로도.

도 6은 본 발명의 제3 실시 형태예의 개략도.

도 7은 제3 실시 형태예의 상세 회로도.

도 8은 제3 실시 형태예를 이용한 시험의 흐름도.

도 9는 종래의 내부 전압 발생 회로를 도시하는 도면.

도 10은 도 9의 내부 전압 발생 회로의 동작 설명도.

〈도면의 주요부분에 대한 부호의 설명〉

10: 기준 전압 회로

12: 비교 회로, 차동 증폭 회로

Z1, Z2 : 임피던스 소자

N2: 제1 입력 단자

N3: 제2 입력 단자

N4: 출력 단자

V_DD: 외부 전원

V_INT: 내부 전원

SW: 스위치

상기 목적을 달성하기 위해서, 본 발명은 외부 전원에 의존하지 않는 기준 전압을 발생하는 기준 전압 발생 회로와, 제1 및 제2 입력 단자와 출력 단자를 가지며, 제1 입력 단자에 그 기준 전압이 공급되고, 제1 및 제2 입력 단자의 전압을 비교하여 그들 전압차에 따른 출력 전압을 상기 출력 단자에 발생하는 비교 회로와, 동작 모드에 따라서 상기 비교 회로의 출력 단자와 제2 입력 단자 사이에 선택적으로 삽입되는 임피던스 소자를 갖는다. 그리고, 통상 동작시와 가속 시험시에서 제2 입력 단자와 출력 단자 사이에 적절한 임피던스 소자를 삽입하거나 또는 삽입하지 않음으로써, 통상 동작시에는 일정한 전압을, 가속 시험시에는 정확한 높은 전압을 각각 갖는 내부 전원을 출력 단자에 생성할 수 있다. 상기 비교 회로는 예컨대 일반적인 차동 증폭 회로에서 실현할 수 있다. 더욱이, 임피던스 소자를 세분화함으로써, 통상 동작시의 기준 전압치를 미세조정할 수 있다. 동일하게, 임피던스 소자를 세분화함으로써, 가속 시험시의 전압치도 미세조정할 수 있다.

상기 목적을 달성하기 위해서 본 발명은 공급되는 외부 전원을 이용하여 통상 동작용 내부 전원과 시험용 내부 전원을 생성하는 내부 전압 발생 회로에 있어서, 상기 외부 전원을 공급받아 기준 전압을 발생하는 기준 전압 발생 회로와,

제1 및 제2 입력 단자와 출력 단자를 가지며, 상기 제1 입력 단자에 상기 기준 전압이 공급되고, 상기 제1 및 제2 입력 단자의 전압을 비교하여 그들 전압차에 따른 출력 전압을 상기 출력 단자에 발생하는 비교 회로와,

상기 비교 회로의 출력 단자와 상기 제2 입력 단자 사이에 상기 통상 동작시와 시험시에 따라서 선택적으로 삽입되는 소정의 임피던스 소자를 가지며,

상기 비교 회로의 출력 단자에 상기 내부 전원용 전압이 생성되는 것을 특징으로 한다.

상기 임피던스 소자의 임피던스치를 적절히 설정함으로써, 공정의 불균형에 의존하지 않는 정확한 시험용 내부 전원을 생성할 수 있고, 통상 동작시에 기준 전압의 내부 전원을 생성할 수 있다.

더욱이, 상기 목적을 달성하기 위해서 본 발명은 공급되는 외부 전원을 이용하여 통상 동작용 내부 전원과 시험용 내부 전원을 생성하는 내부 전압 발생 회로에 있어서,

상기 외부 전원을 공급받아 기준 전압을 발생하는 기준 전압 발생 회로와,

제1 및 제2 입력 단자와 출력 단자를 가지며, 상기 제1 입력 단자에 상기 기준 전압이 공급되고, 상기 제1 및 제2 입력 단자의 전압을 비교하여 그들 전압차에 따른 출력 전압을 상기 출력 단자에 발생하는 비교 회로와, 상기 통상 동작시와 시험시에 따라서, 상기 비교 회로의 출력 단자와 상기 제2 입력 단자 사이에 소정의 임피던스 소자를 선택적으로 삽입하는 제1 스위치와,

상기 임피던스 소자의 임피던스치를 선택적으로 변경하는 제2 스위치와,

상기 제2 스위치를 제어하는 조정용 신호를 기억하는 내부 메모리를 가지며,

상기 발명에 따르면, 조정용 신호에 의해, 내부 전원의 레벨을 고도의 정밀도로 조정할 수 있다.

이하, 본 발명의 실시 형태에 대해서 도면에 따라서 설명한다. 그러나, 본 발명의 기술적 범위가 그 실시 형태에 한정되는 것은 아니다.

도 1은 본 발명의 제1 실시 형태예의 개략도이다. 도 1에 도시된 실시 형태예는 기준 전압(V_FLAT)을 생성하는 기준 전압 발생 회로(10)와, 그 기준 전압(V_FLAT)이 제1 입력 단자(N2)에 공급되는 차동 증폭 회로(12)와, 차동 증폭 회로(12)의 출력 단자(N4)와 접지(GND) 사이에 접속되는 복수의 임피던스 소자(Z1, Z2)와, 임피던스 소자의 접속점(N5)을 차동 증폭 회로(12)의 제2 입력 단자(N3)에 선택적으로 접속 가능한 스위치(SW1)를 갖는다. 차동 증폭 회로(12)의 출력 단자(N4)에는 내부 전원(V_INT)이 생성된다.

도 1의 예에서는 차동 증폭 회로(12)는 2개의 입력 단자(N2, N3) 사이의 전위차에 따라서, 양 입력 단자 사이의 전위차가 없어지도록 출력(N4)의 전압을 생성한다. 즉, 스위치(SW1)가 출력 단자(N4)측에 접속되는 경우는 출력(N4)의 전압(V_INT)은 기준 전압(V_FLAT)과 같아 진다. 또, 스위치(SW1)가 임피던스 소자(Z1, Z2)와의 접속점(N5)에 접속되는 경우는 노드(N5)의 전압(V_REF)이 기준 전압(V_FLAT)과 같아지도록 차동 증폭 회로(12)가 동작한다. 따라서, 출력 단자(N4)의 전압(V_INT)은 임피던스 소자(Z1, Z2)의 저항비에 의존하는 전압이 된다. 즉, V_INT=V_FLAT×(Z1+Z2)/Z2 로 표시되는 바와 같이, 내부 전원(V_INT)은 기준 전압(V_FLAT)보다도 임피던스 소자의 저항비에 따른 높은 레벨이 된다.

따라서, 도 1의 내부 전압 발생 회로가 내장된 LSI는 외부 테스트 단자에 공급되는 외부 신호나 명령이나 어드레스 신호의 조합으로부터 생성되는 내부 신호에 응답하여 가속 시험 모드가 되고, 스위치(SW1)를 노드(N5)측에 접속한다. 또한, LSI는 통상 동작시에 있어서, 스위치(SW1)를 출력 단자(N4)측에 접속한다. 그 결과, 종래와 같이 공정의 불균형에 의해 가속 시험시의 내부 전원의 전압이 부정확하게 되어 버리는 문제를 피할 수 있다. 또한, 넓은 범위의 외부 전원(V_DD)에 대해서도 내부 전원을 통상 동작용의 일정한 전압으로 할 수 있다.

도 2는 도 1의 제1 실시 형태예의 상세 회로도이다. 도 2의 내부 전압 발생 회로의 기준 전압 발생 회로(10)는 종래예와 같은 회로이다. 즉, 기준 전압 발생 회로(10)는 커런트 미러 회로를 구성하는 P형 트랜지스터(P1, P2)와, 그 커런트 미러 회로로부터 일정한 비율(예컨대 1:1)의 전류(11, 12)가 공급되는 N형 트랜지스터(Q1, Q2)와 저항(R11)을 갖는다.

비교 회로를 구성하는 차동 증폭 회로(12)는 커런트 미러 회로를 구성하는 P형 트랜지스터(P3, P4)와, 소스가 공통 접속되어 입력 단자(N2, N3)가 각각 게이트에 공급되는 N형 트랜지스터(Q3, Q4)와, 전류원이 되는 N형의 트랜지스터(Q5)와, 트랜지스터(Q3)의 드레인 단자가 게이트에 접속된 P형의 트랜지스터(P5)를 갖는다. 트랜지스터(P5)의 소스 단자는 출력 단자(N4)에 접속되어 내부 전원(V_INT)을 출력한다.

출력 단자(N4)와 접지 전원(GND)과의 사이에, 임피던스 소자로서 저항(R1, R2)이 접속된다. 그리고, 스위치(SW10, SW12)에 의해, 제2 입력 단자(N3)가 선택적으로 출력 단자(N4) 또는 노드(N5)에 접속된다. 스위치(SW10, SW12)의 제어는 도시하지 않은 가속 시험 모드 검출 회로에 의해 행해진다.

도 3은 제1 실시 형태예의 동작 설명도이다. 도 3을 참조하면서, 도 2의 회로의 동작에 대해서 설명한다.

기준 전압 발생 회로(10)는 종래예에서 설명한 회로와 같고, 온도 변화에 따르는 임계치 전압의 변동이나 외부 전원(V_DD)의 변동에 의존하지 않고, 노드(N2)에 일정한 기준 전압(V_FLAT)을 생성한다. 이 기준 전압(V_FLAT)은 N형 트랜지스터(Q1, Q2)의 임계치 전압의 합계의 레벨(V_th1+V_th2)이다.

지금 임시로, 스위치(SW10)가 폐쇄되어 제2 입력 단자(N3)에 출력 단자(N4)가 접속된 것으로 한다. 차동 증폭 회로(12)는 입력 단자(N2, N3) 사이의 전압차에따라서, 이 전압차가 0이 되도록 출력 단자(N4)의 전압을 제어한다. 예컨대, 비록 제2 입력 단자(N3)가 낮아지면, 트랜지스터(Q3)의 도전성이 높고, 트랜지스터(P3)의 도전성이 낮아지면, 노드(N6)의 전위가 저하한다. 그것에 응답하여 P형의 트랜지스터(P5)는 도전성이 높아져 출력 단자(N4)의 전압을 높게 한다. 그리고, 그 출력 단자(N4)에 접속되는 제2 입력 단자(N3)가 제1 입력 단자(N2)와 같은 전압이 되면, 차동 증폭 회로(12)의 동작이 안정 상태가 된다. 그 결과, 제2 입력 단자(N3)는 항상 제1 입력 단자(N2)의 기준 전압(V_FLAT)과 같은 전압으로 유지된다. 입력 단자(N3)에 접속된 출력 단자(N4)의 전압(V_INT)도 동일하게 기준 전압(V_FLAT)으로 유지된다.

이 예의 차동 증폭 회로(12)는 제1 양쪽 입력 단자의 전압을 비교하여 그들 전압차가 0이 되도록 출력 단자에 소정의 전압을 발생하는 기능을 갖는다. 더욱이, 기준 전압 발생 회로(10)내의 전류 패스를 가두어 생성되는 기준 전압(V_FLAT)을 출력 단자측으로 전달하는 기능을 갖는다. 따라서, 상기 기능을 가지고 있으면, 차동 증폭 회로일 필요는 없다. 단, 바람직한 실시 형태예에서는 차동 증폭 회로가 이용된다.

이어서, 가속 시험 모드가 된 것이 검출되면, 스위치(SW12)가 폐쇄된다. 스위치(SW12)가 폐쇄되어도 차동 증폭 회로(12)의 동작이 양쪽의 입력 단자의 전압차를 0으로 하도록 출력 단자(N4)의 전압을 제어하는데 변함이 없다. 따라서, 제2 입력 단자(N3) 및 스위치(SW12)로 접속되는 노드(N5)는 기준 전압(V_FLAT)으로 유지된다. 그 결과, 저항 분할되어 있는 출력 단자(N4)의 전압(V_INT)은, V_INT=V_REF×(R1+R2)/R2=V_FLAT×(R1+R2)/R2가 된다. 저항(R1, R2)의 값을 적절히 설정함으로써, 스위치(SW12)가 폐쇄되었을 때의 내부 전원(V_INT)의 전압을 고도의 정밀도로 전술한 3.5V로 할 수 있게 된다. 단, 그 경우, 외부 전원(V_DD)은 내부 전원의 전압의 3.5V 이상의 높은 전압으로 할 필요가 있다.

도 3의 동작 설명도에 도시되는 바와 같이, 기준 전압 발생 회로(10)에 의해 생성되는 기준 전압(V_FLAT)은 점선으로 도시되는 바와 같이, 통상 동작시(Normal)에 있어서, 외부 전원(V_DD)이 통상 동작 범위인 3.0∼3.6V 및 그 부근의 범위 이상이어도, 예컨대 2.5V의 기준 전압이 된다. 따라서, 통상 동작시에 스위치(SW10)가 폐쇄되면, 내부 전원(V_INT)(Normal)은 도 3의 망모양과 같이 기준 전압 발생 회로(10)가 생성하는 기준 전압(V_FLAT)과 같아진다. 즉, 외부 전원(V_DD)이 통상 동작 범위 부근 또는 그것 보다 높은 범위에 있는 한, 내부 전원(V_INT)(normal)은 원하는 전압(V_FLAT)=2.5V로 유지된다. 이어서, 가속 시험 모드가 되면, 스위치(SW12)가 폐쇄되어 내부 전원(V_INT)(Test)은 저항비에 따른 높은 전압(도면중에는 3.5V)이 된다. 이 가속 시험시에 이용되는 내부 전원(V_INT)(Test)은 종래예와 같이 트랜지스터의 임계치 전압의 공정이나 온도 변동을 받지 않기 때문에 고도의 정밀도로 원하는 전압에 생성된다.

도 4는 본 발명의 제2 실시 형태예의 개략도이다. 이 예는 기준 전압 발생 회로(10)가 생성하는 기준 전압(V_FLAT1)이 통상 동작시의 내부 전원(V_INT)의 전압치보다도 낮은 경우에 이용된다. 기준 전압(V_FLAT1)이 낮기 때문에, 차동 증폭 회로(12)의 출력 단자(N4)와 접지(GND) 사이에 3개의 임피던스 소자(Z1∼Z3)가 설치된다. 그리고, 그들 접속점이 스위치(SW1)에 의해 선택적으로 제2 입력 단자(N3)에 접속된다.

예컨대, 통상 동작시에는 스위치(SW1)가 임피던스 소자(Z1, Z2)의 접속점에 접속된다. 그 결과, 입력 전압(V_REF(Normal))이 기준 전압(V_FLAT1)과 같은 전압이 된다. 그리고, 임피던스 소자(Z1∼Z3)의 저항비에 의해, 기준 전압(V_FLAT1)보다도 높은 전압이 내부 전원(V_INT)으로서 출력 단자(N4)에 생성된다. 차동 증폭 회로(12)의 동작은 제1 실시예의 경우와 같다. 즉, V_INT=V_FALT1×(Z1+Z2+Z3)/(Z2+Z3)이 된다.

더욱이, 가속 시험시에 스위치(SW1)가 임피던스 소자(Z2, Z3)의 접속점에 접속된다. 그 결과, 기준 전압(V_REF)(Test)이 기준 전압(V_FLAT1)과 같은 전압이 된다. 따라서, 임피던스 소자의 저항비에 의해, 내부 전원(V_INT)은 기준 전압(V_FLAT1)보다도 높고 통상 동작시보다도 더 높은 전압이 된다. 즉, V_INT=V_FALT1×(Z1+Z2+Z3)/Z3이 된다. 도 3의 동작 설명도에 일점쇄선으로 제2 실시 형태예의 경우의 기준전압(V_FLAT1)의 레벨이 표시된다.

도 5는 제2 실시 형태예의 상세 회로도이다. 이 상세 회로는 도 2에 도시한 상세 회로와 같은 기준 전압 회로(10), 차동 증폭 회로(12)에 덧붙여서, 출력 단자(N4)와 접지 사이에 3개의 저항(R1∼R3)이 접속된다. 또한, 출력 단자(N4)는 또 다른 차동 증폭 회로(20)의 입력 단자에 접속되고, 그 차동 증폭 회로(20)의 출력 단자(N22)는 최종단의 소스 팔로워형의 N형 트랜지스터(Q25)에 접속된다. 이 최종단 트랜지스터(Q25)의 소스 단자(N25)가 내부 회로에 공급되는 내부 전원(V_INT)을 출력한다.

기준 전압 발생 회로(10)와 차동 증폭 회로(12)의 동작은 도 2의 경우와 같다. 그리고, 저항(R1)을 설치함으로써, 도 4에서 설명한 바와 같이, 통상 동작시(스위치(SW10)가 폐쇄됨)에는 출력 단자(N4)에 기준 전압(V_FLAT1)보다도 약간 높은 전압이 생성된다.

출력 단자(N4)에 생성된 전압(V_FLAT1+α)은 제2 차동 증폭 회로(20)에 의해, 단자(N20)에 전달된다. 이 차동 증폭 회로(20)도 동일한 동작에 의해, 입력 단자(N20)에 단자(N4)의 전압과 같은 전압이 생성된다. 단자(N20)는 다이오드 접속된 N형의 트랜지스터(Q24)를 통해 단자(N22)에 접속된다. 따라서, 단자(Q22)의 전압은 출력 단자(N4)의 전압(V_FLAT1+α)보다도 트랜지스터(N24)의 임계치 전압(Vth)만큼 높은 레벨이 된다. 그리고, 최종단의 N형 트랜지스터(Q25)의 소스 단자(N24)에는 출력 단자(N4)의 전압(V_FLAT1+α)이 생성된다. 이 단자(N24)에 생성된 내부 전원(V_INT)이 내부 회로에 공급된다.

도 5의 회로에 있어서, 가속 시험시에는 스위치(SW12)가 폐쇄되어 저항(R1∼R3)의 비에 따르는 높은 전압이 출력 단자(N4)에 생성된다. 이 전압이, 예컨대, 도 3에 도시된 3.5V이다. 그 결과, 단자(N24)의 내부 전원(V_INT)도 정확히 3.5V가 된다.

도 6은 제3 실시 형태예의 개략도이다. 이 예에서는 도 1에 도시된 제1 실시 형태예에 있어서의 임피던스 소자(Z1)가 복수의 임피던스 소자(Z11∼Z14)로 분할되고, 또, 임피던스 소자(Z2)가 복수의 임피던스 소자(Z21∼Z24)로 분할된다. 더욱이, 스위치(SW11)는 통상 동작시에 폐쇄되고, 스위치(SW12)는 가속 시험(스트레스 시험)시에 폐쇄된다. 따라서, 스위치(SW11, SW12)는 도시하지 않은 테스트 모드 검출 회로에 의해 선택적으로 폐쇄되도록 제어된다.

또한, 스위치(SW21∼SW24)는 도시하지 않은 제어 신호에 의해 선택적으로 폐쇄되고, 통상 동작시의 출력 단자(N4)에 생성되는 내부 전원(V_INT)의 전압이 미세조정된다. 동일하게, 스위치(SW31∼SW34)는 도시하지 않은 제어 신호에 의해 선택적으로 폐쇄되고, 가속 시험시의 출력 단자(N4)에 생성되는 내부 전원(V_INT)의 고전압이 미세조정된다. 따라서, 임피던스 소자(Z14, Z24)에 의해 통상 동작시의 내부 전원의 전압과 가속 시험시의 내부 전원의 전압의 차가 주로 설정되고, 더욱이, 각각의 내부 전원의 전압치가 각각의 임피던스(Z11∼Z13, Z21∼Z23)에 의해 미세조정된다. 즉, 임피던스(Z11∼Z13, Z21∼Z23)의 임피던스는 임피던스 소자(Z14, Z24)보다도 매우 작다.

차동 증폭 회로(12)의 동작에 의해, 입력 단자(N3)가 다른 한쪽 입력 단자(N2)의 기준 전압(V_FLAT2)과 같은 전압으로 유지된다. 따라서, 어느쪽 스위치가 폐쇄되는지에 따라, 출력 단자(N4)의 전압이 결정된다.

도 7은 제3 실시 형태예의 상세 회로도이다. 도 7의 상세 회로에는 내부 전압 발생 회로(100)와, 통상 모드용 디코더(200R), 스위치 회로(300R), 프로그램 ROM(400R)과, 시험 모드용 디코더(200T), 스위치 회로(300T), 프로그램 ROM(400T)과, 테스트 모드 검출 회로(500)가 도시된다. 스위치 회로(300R, 300T)는 프로그램 ROM(400R, 400T)에 기록되는 어드레스(PA0, PA1)나 외부 단자로부터의 어드레스(A0, A1)중 어느 하나를 선택하는 회로이다. 그 선택은 테스트 모드 검출 회로(500)로부터의 통상의 내부 ROM 모드와 외부로부터의 조정 모드를 구별하는 조정 모드 신호(508, 510), 또는 외부 조정 모드 단자(512)로부터의 제어 신호에 의해 제어된다. 웨이퍼 단계에서의 전환은 외부 조정 모드 단자(512)에 의해 행해지고, 패키지에 격납된 후의 전환은 테스트 모드 검출 회로(500)의 조정 모드 신호(508, 510)에 의해 행해진다. 이 어드레스(A0, A1, PA0, PA1)는 출력 단자(N4)의 전압을 조정하기 위한 조정용 신호가 된다.

스위치 회로(300R)는 내부 ROM 모드시에 도통하여 ROM(400R)으로부터의 어드레스(PA0, PA1)를 디코더(200R)에 전달하는 CMOS 스위치(302, 306)와, 조정 모드시에 도통하여 외부로부터의 어드레스(A0, A1)를 디코더(200R)에 전달하는 CMOS 스위치(304, 308)를 갖는다. 또한, 스위치 회로(300T)는 내부 ROM 모드시에 도통하여 ROM(400T)으로부터의 어드레스(PA0, PA1)를 디코더(200T)에 전달하는 CMOS 스위치(312, 316)와, 조정 모드시에 도통하여 외부로부터의 어드레스(A0, A1)를 디코더(200T)에 전달하는 CMOS 스위치(314, 318)를 갖는다.

이들 선택된 어드레스는 디코더(200R, 200T)에 의해 디코드되고, 선택 신호(S21∼S24, S31∼S34)를 각각 출력한다. 이들 선택 신호에 의해, 내부 전압 발생 회로(100)내의 스위치(SW21∼SW24, SW31∼SW34)로부터 1개의 스위치가 폐쇄되도록 제어된다.

디코더(200R)는 인버터(210, 212)와 NAND 게이트(202∼208)를 갖는다. 또한, 디코더(200T)는 인버터(230, 232)와 NAND 게이트(222∼228)를 갖는다.

내부 전압 발생 회로(100)는 도 6에 도시한 회로를 실현시킨 상세 회로이다. 기준 전압 발생 회로(10), 차동 증폭 회로(12)는 도 2의 회로와 같다. 스위치(SW11, SW12, SW21∼SW24) 및 스위치(SW31∼SW34)는 각각 P형과 N형의 트랜지스터로 이루어지는 CMOS 스위치로 구성된다. 또한, 임피던스 소자는 저항(r11∼r14, r21∼r24)에 의해 구성된다.

웨이퍼 단계의 테스트 모드시에는 외부 테스트 단자(112)에 H(High) 레벨이 인가되어 스위치(SW12)가 도통되고, 통상 동작 모드시에는 외부 테스트 단자(112)에 L(Low) 레벨이 인가되어 스위치(SW11)가 도통된다. 또한, 칩이 패키지내에 격납된 후에는 통상 동작 모드이면, 테스트 모드 검출 회로(500)가 테스트 모드 신호(506)를 L 레벨로 하여 스위치(SW11)를 도통시킨다. 또한, 가속 시험 모드이면, 테스트 모드 검출 회로(500)가 테스트 모드를 검출하고, 그 출력(506)을 H 레벨로 하여 스위치(SW12)를 도통시킨다. NOR 게이트(110)는 외부 테스트 단자(112)가 H 레벨이 되었을 때와 테스트 모드 검출 회로(500)의 테스트 모드 신호(506)가 H 레벨이 되었을 때중 어느쪽일 때에나 그 출력을 L 레벨로 하고, 스위치(SW12)를 테스트 모드용으로 도통 제어한다. 그 결과, 통상 동작 모드시에는 내부 전원(V_INT)은 기준 전압(V_FLAT) 부근의 전압(3.5V)이 된다. 또한, 테스트 모드시에는 내부 전원(V_INT)은 기준 전압(V_FLAT)보다도 높은 4.5V의 전압이 된다.

프로그램 ROM(400R, 400T)은 퓨즈(402)와 저항(404)을 직렬로 접속한 메모리를 2비트씩 가지며, 그들 ROM(400R, 400T)에는 각각 2비트의 어드레스가 기록된다. 이들 프로그램 ROM(400R, 400T)에는 통상 동작 모드시의 내부 전원(V_INT)의 레벨 및 테스트 모드시의 내부 전원(V_INT)의 레벨을 미세조정하기 위한 조정용 신호로서 어드레스가 각각 기록된다. 그리고, 그들 기억 어드레스 신호(PA0, PA1)가 스위치(300R, 300T)를 통해 각각 디코더(200R, 200T)에 공급된다. 또는 외부 어드레스 단자(A0, A1)에 공급되는 외부 어드레스 신호(A0, A1)도 스위치(300R, 300T)를 통해 각각 디코더(200R, 200T)에 공급된다.

이들 어드레스의 전환은 전술한 바와 같이, 외부 조정 모드 단자(512)의 신호와 조정 모드 신호(508, 510)에 의해 행해진다. 즉, 외부 조정 모드 단자(512)가 H 레벨이 되거나 테스트 모드 검출 회로(500)의 조정 모드 신호(508, 510)가 H 레벨이 되면, 외부 어드레스(A0, A1)가 디코더(200R, 200T)에 공급된다. 한편, 외부 조정 모드 단자(512)의 신호와 테스트 모드 검출 회로(500)의 조정 모드 신호(508, 510)가 모두 L 레벨이 되면, 기억 어드레스(PA0, PA1)가 디코더(200R, 200T)에 공급된다.

디코더에서 디코드된 결과, 선택 신호(S21∼S24)중 어느 하나, 또는 선택 신호(S31∼S34)중 어느 하나가 L 레벨이 되고, 각각 스위치(SW21∼SW24)중 어느 하나, 또는 스위치(SW31∼SW34)중 어느 하나가 도통 상태가 된다. 그리고, 외부 테스트 단자(112)의 신호 또는 테스트 모드 신호(506)중 어느 하나가 H 레벨이 되면, 스위치(SW12)가 도통하여 스트레스 시험용 전압으로서, 어드레스에 의해 미세조정된 전압이 출력 단자(N4)에 생성된다. 또한, 외부 테스트 단자(112)의 신호 및 테스트 모드 신호(506)가 모두 L 레벨이면, 스위치(SW11)가 도통하여 통상 동작용 전압으로서 어드레스에 의해 미세조정된 전압이 출력 단자(N4)에 생성된다. 이들 전압은 그대로 내부 전원(V_INT)으로서 사용되기도 하고, 또는 도 5에 도시한 회로에 의해 내부 전원을 생성하기 위한 전압으로서 이용되기도 한다.

도 8은 도 7의 회로를 이용하여 행해지는 조정 및 시험예의 흐름도이다. 웨이퍼 단계에 있어서, 외부 조정 모드 단자(512)를 H 레벨로 하고, 외부 어드레스 (A0, A1)에 원하는 어드레스를 인가하여 통상 동작용 내부 전원과 시험용 내부 전원(V_INT)의 가장 적합한 전압을 검출한다(S10). 이 때의 통상 동작시와 시험시의 전환은 외부 테스트 단자(112)에 의해 행해진다. 그리고, 그 검출된 최적치의 전압을 생성하는 어드레스가 각각의 ROM(400R, 400T)에 기록된다(S12). 그 후, 칩이 패키지에 격납된다(S14).

패키지 격납후의 단계에서, 복수의 명령 CMD나 어드레스 Add에 의해 가속 시험 모드인 것이 검출되면, 테스트 모드 검출 회로(500)가 테스트 모드 신호(506)를 H 레벨로 하여 내부 전원(V_INT)을 가속 시험용 고전압 레벨로 한다. 이 시험용 내부 전원(V_INT)은 내부의 ROM(400T)에 기록된 어드레스 PA에 의해 미세조정된 전압이다. 이러한 높은 내부 전원(V_INT)에 의해 가속 시험을 행한다(S16). 단, 테스트 모드 검출 회로(500)가 출력하는 조정 모드 신호(510)를 이용하여 알맞은 외부 어드레스 단자(A0, A1)에 원하는 어드레스 신호를 인가하여 가속 시험을 행할 수 있다. 가속 시험후에, 통상 동작 모드로 되돌려서 테스트 모드 검출 회로(500)가 테스트 모드 신호(506)를 L 레벨로 하여 내부 전원(V_INT)을 통상 동작 레벨로 한다. 이 통상 동작용 내부 전원(V_INT)도, 내부의 ROM(400R)에 기록된 어드레스에 의해 미세조정된 전압이다. 이러한 동작용 내부 전원으로 동작 시험을 행한다(S18). 이 통상 동작 시험에 있어서도, 동일하게, 테스트 모드 검출 회로(500)가 출력하는 조정 모드 신호(508)를 이용하여 알맞은 외부 어드레스 단자(A0, A1)에 원하는 어드레스 신호를 인가하여 통상 동작 시험을 행할 수 있다.

도 7에 도시된 테스트 모드 검출 회로(500)에는 외부로부터의 명령 신호 CMD나 어드레스 신호 Add가 공급된다. 테스트 모드 검출 회로(500)에서는 예컨대, /RAS, /CAS, /WE 등의 명령 신호의 조합에 의해 테스트 모드인 것이 검출되고, 또 어드레스 신호 Add의 조합에 의해 가속 시험 모드인 것이 검출된다. 혹은 명령 신호의 조합과 특정한 어드레스 단자에 공급된 통상보다도 높은 전압에 응답하여 가속 시험 모드가 검출된다. 이러한 검출의 방법은 적당히 선택할 수 있다. 더욱이, 테스트 모드 검출 회로(500)는 상기한 바와 같이, 통상 동작시의 내부 전원의 레벨과 가속 시험시의 내부 전원의 레벨을 미세조정하는 모드도 검출한다.

상기한 실시 형태예의 내부 전압 발생 회로는 통상 동작 모드와 테스트 모드에서 각각 내부 전원용 전압을 생성한다. 그러나, 본 발명은 이러한 통상 모드와 테스트 모드에 한정되지 않는다. 따라서, 복수의 모드에 따라서, 다른 내부 전압이 임피던스 소자의 접속을 적당히 선택함으로써 생성되는 회로에도 본 발명을 적용할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 통상 동작에 있어서, 어느 정도의 넓은 외부 전원의 전압 범위에 대하여 안정한 동작을 얻을 수 있는 일정한 내부 전원을 생성하고, 가속 시험시에 고도의 정밀도로 시험용의 높은 내부 전원을 생성할 수 있는 내부 전압 발생 회로를 제공할 수 있다.

또한, 본 발명에 따르면, 시험용 내부 전원의 전압을 공정의 불균형에 의존하지 않는 정확한 값으로 할 수 있는 내부 전압 발생 회로를 제공할 수 있다. 또,본 발명에 따르면, 통상 동작용 내부 전원의 전압, 또는 스트레스 시험시의 시험용 내부 전원의 전압을 미세조정할 수 있는 내부 전압 발생 회로를 제공할 수 있다. 또, 본 발명에 따르면, 제1 모드시에 일정한 내부 전원을 생성하고, 제2 모드시에 그것보다 높은 정확한 내부 전원을 생성하는 내부 전압 발생 회로를 제공할 수 있다.

Claims

공급되는 외부 전원을 이용하여 통상 동작용 내부 전원과 시험용 내부 전원을 생성하는 내부 전압 발생 회로에 있어서,

상기 외부 전원을 공급받아 기준 전압을 발생하는 기준 전압 발생 회로와;

제1 및 제2 입력 단자와 출력 단자를 가지며, 상기 제1 입력 단자에 상기 기준 전압이 공급되고, 상기 제1 및 제2 입력 단자의 전압을 비교하여 이들 전압차에 따른 출력 전압을 상기 출력 단자에 발생하는 비교 회로와;

상기 통상 동작시와 시험시에 따라서, 상기 비교 회로의 출력 단자와 상기 제2 입력 단자 사이에 소정의 임피던스 소자를 선택적으로 삽입하는 제1 스위치와;

상기 임피던스 소자의 임피던스 값을 선택적으로 변경하는 제2 스위치와;

상기 제2 스위치를 제어하는 조정용 신호를 기억하는 내부 메모리를 가지며,

상기 비교 회로의 출력 단자에 상기 내부 전원용 전압이 생성되는 것을 특징으로 하는 내부 전압 발생 회로.
제1항에 있어서, 상기 조정용 신호를 외부로부터 공급하는 조정용 외부 단자를 가지며, 조정시에 상기 조정용 외부 단자로부터의 상기 조정 신호에 의해 상기 제2 스위치가 제어되고, 비조정시에 상기 내부 메모리에 기억된 상기 조정용 신호에 의해 상기 제2 스위치가 제어되는 것을 특징으로 하는 내부 전압 발생 회로.
제2항에 있어서, 상기 조정용 외부 단자는 통상 동작용 소정의 입력 단자와 공용되는 것을 특징으로 하는 내부 전압 발생 회로.