JP2007213706A

JP2007213706A - 半導体装置

Info

Publication number: JP2007213706A
Application number: JP2006032787A
Authority: JP
Inventors: Kenji Yoshinaga; 賢司吉永; Masashi Matsumura; 雅司松村; Futoshi Igaue; 太伊賀上; Mihoko Akiyama; 実邦子秋山; Gen Morishita; 玄森下
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-02-09
Filing date: 2006-02-09
Publication date: 2007-08-23
Also published as: US20070183214A1; TW200739098A; US7408818B2; US20080298156A1

Abstract

【課題】バーンイン試験等の不良検出試験を適切に行なうことが可能な半導体装置を提供する。
【解決手段】半導体装置１００は、第１の動作モードおよび第１の動作モードよりも高い電圧値の電源が供給される第２の動作モードを有する。半導体装置１００は、データを記憶するメモリセルを含むメモリ部Ａ１〜Ａ６と、メモリ部Ａ１〜Ａ６に第１の電圧および第２の電圧を供給する電源回路部ＰＳ１〜ＰＳ６とを備え、メモリ部Ａ１〜Ａ６は、第１の電圧および第２の電圧に基づいてメモリセルに対してデータ書き込みまたはデータ読み出しを行ない、電源回路部ＰＳ１〜ＰＳ６は、第２の動作モードにおいて第１の動作モードと比べて第１の電圧および第２の電圧の電圧差を小さくする。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、不良検出試験が行なわれる半導体装置に関する。

近年の半導体製造技術の進歩により、同一チップ上にロジック回路、およびロジック回路とデータのアクセスが可能なメモリを形成したロジック混載メモリが実現されている。このようなロジック混載メモリは、ロジック回路およびメモリ間の転送速度を向上させることができるため、高速なデータ処理を実現することができる。

ロジック混載メモリにおいては、高速動作および消費電力等の観点から、低電圧でパフォーマンスを発揮できるロジック用薄膜トランジスタで構成されたメモリセルが使用されている。メモリセルの構造としては、たとえば２つのＭＯＳトランジスタ（アクセストランジスタ）および２つのキャパシタから構成される、いわゆるツインセル構造が採用されている。また、メモリセルは、ＮチャネルＭＯＳトランジスタと比べてゲートリーク電流等による消費電力が約１／３となるＰチャネルＭＯＳトランジスタで形成される場合が多い。薄膜トランジスタは、半導体装置の外部に対する入出力回路と比べて動作電圧の低いトランジスタであり、たとえば入出力回路の動作電圧が３．３Ｖであるのに対して薄膜トランジスタの動作電圧は１．２Ｖである。

ここで、ロジック混載メモリ等のデバイスの信頼性試験に関して説明する。一般に、デバイスの故障は３つの期間に大別され、時間の経過順に初期故障期間、偶発故障期間および摩耗故障期間を挙げることができる。初期故障は、使用直後に発生する故障でデバイス製作時の欠陥が現われたものである。たとえばメタル配線の抵抗値が規格値より多い状態、およびメモリセルのリーク電流が多い状態等、致命的な欠陥ではなく、デバイスを使用していくうちに致命的な状態になる故障であるマージン系の不良は初期故障に属する。初期故障率は時間とともに急速に減少していき、その後は低い故障率がある一定期間長く続く偶発故障期間に入る。そしてデバイスが耐用寿命に近づき急激に故障率が増大する摩耗故障期間に入る。デバイスは、偶発故障期間内で使用することが望ましく、偶発故障期間がデバイスの耐用期間に該当する。したがって、デバイスの信頼性を高めるためには、偶発故障期間が長く続き、かつ偶発故障期間における故障率が低く一定であることが要求される。

また、初期故障を予め除去するために、デバイスに一定時間の加速動作エージングを行なって不良品を除去するスクリーニングが一般的に行なわれている。スクリーニングを短期間で効果的に行なうためには、初期故障率が短時間で急速に減少して早く偶発故障期間に入ることが望ましい。現在スクリーニング手法の１つとして一般に高温動作試験（バーンイン試験）が行なわれている。

一般的に、通常動作においては、仕様で定められた外部電圧が半導体装置に供給されてデータ読み出しおよびデータ書き込み等の動作が行なわれる。これに対して、バーンイン試験においては、デバイスに対して通常動作時よりも高い外部電源電圧が供給される。これにより、デバイスに対して高電界ストレスが掛けられるためにバーンイン試験の加速性が高まる。

また、特にウェハ状態においてはウェハレベルバーンイン試験が効果的である。ウェハレベルバーンイン試験は実デバイスを用いてトランジスタ等の誘電体膜を直接評価することができる方式であり、配線間ショートをはじめ、あらゆる不良要因を高温かつ高電界のストレスを印加することにより加速的に顕在化させることができる。
特開平１０−９２２００号公報特開２００２−２９８５９９号公報特開平６−１１９７７６号公報特開平７−２６０８７４号公報特開平１０−６３３５４号公報特開平１１−２９６２４１号公報特開２００４−１５２３９９号公報特開２００５−２４９６６１号公報

ところで、たとえばメモリセルがＨデータを記憶している場合であってアクセストランジスタがオフ状態のときには、アクセストランジスタのゲートにＨデータと同じ電圧を供給するだけではメモリセルキャパシタに蓄えられている電荷がゲートから流出してオフリーク電流が流れる場合がある。これは、特にオン状態とするためのゲート電圧が小さい薄膜トランジスタの場合に問題となる。このため、アクセストランジスタがオフ状態の場合にはアクセストランジスタのゲートにＨデータのレベルより大きい電圧を供給する必要がある。

また、メモリセルのアクセストランジスタがＰチャネルＭＯＳトランジスタであるロジック混載メモリでは、メモリセルにＬデータを書き込むためにはアクセストランジスタのゲートに負電圧を供給する必要がある。

このため、デバイス内部において、Ｈデータのレベルより大きい電圧と、負電圧とを外部電源電圧から生成してメモリセルに供給する必要があり、たとえばメモリセルへの供給電圧の出力段に配置されるトランジスタのゲート・ドレインおよびゲート・ソース間等の各電極間に過大なストレスがかかる場合がある。

さらに、前述のようにバーンイン試験時には外部電源電圧が通常動作時よりも大きくなるため、トランジスタにさらに過大なストレスがかかり、トランジスタのゲート酸化膜が破壊されてしまう場合がある。

しかしながら、特許文献１記載の半導体装置は、バーンイン試験時に通常時と異なるセルプレート電圧を印加して初期不良を加速させる構成であるが、メモリセル等に供給する２つの電圧の電圧差が大きくなることによる不具合に対しては対策が講じられていない。また、特許文献２記載の半導体装置では、複数の内部電源を通常時およびバーンイン動作時で切り換えて初期不良を加速させる構成であるが、メモリセル等に供給する２つの電圧の電圧差による不具合に対しては対策が講じられていない。

したがって、特許文献１および特許文献２記載の半導体装置では、薄膜トランジスタの破壊を回避するためにバーンイン試験時の外部電源電圧を低く抑える必要があり、デバイスに対して高電界ストレスをかけることができず、バーンイン試験時間に長時間を要するという問題点があった。また、外部電源電圧を高くすることができないために、トランジスタのゲート酸化膜等に初期故障を顕在化させるストレスを掛けることができず、初期不良品を十分に除去できないという問題点があった。

また、バーンイン試験時には通常動作時と異なる電圧を外部から与えて、デバイスに対して高電界ストレスをかけることでバーンイン試験時間を短縮することが考えられるが、通常動作用の外部電源電圧以外の電源を供給するためのパッドを備える必要があり、回路規模および面積が増大してしまう。

それゆえに、本発明の目的は、バーンイン試験等の不良検出試験を適切に行なうことが可能な半導体装置を提供することである。

上記課題を解決するために、この発明のある局面に係わる半導体装置は、正電圧および接地電圧が外部から供給される第１の動作モードと、第１の動作モードよりも高い正電圧および接地電圧が外部から供給される第２の動作モードとを有する半導体装置であって、データを記憶するメモリセルを含むメモリ部と、メモリ部に第１の電圧および第２の電圧を供給する電源回路部とを備え、メモリ部は、第１の電圧および第２の電圧に基づいてメモリセルに対してデータ書き込みまたはデータ読み出しを行ない、電源回路部は、外部から供給された正電圧および接地電圧に基づいて正電圧の昇圧電圧を発生する昇圧電圧発生回路と、外部から供給された正電圧および接地電圧に基づいて負電圧を発生する負電圧発生回路と、第１の動作モードにおいて昇圧電圧を第１の電圧とし、かつ負電圧を第２の電圧としてメモリ部に供給し、第２の動作モードにおいて第１の動作モードと比べて第１の電圧および第２の電圧の電圧差を小さくする切換回路とを含む。

またこの発明のさらに別の局面に係わる半導体装置は、正電圧および接地電圧が外部から供給される第１の動作モードと、第１の動作モードよりも高い正電圧および接地電圧が外部から供給される第２の動作モードとを有する半導体装置であって、データを記憶するメモリセルを含むメモリ部と、メモリ部に電圧を供給する電源回路部とを備え、メモリセルは、データの論理レベルに応じた電荷が蓄積され、共通電極を有する第１〜第２のメモリセルキャパシタを含み、電源回路部は、外部から供給された正電圧および接地電圧に基づいてセルプレート電圧を発生するセルプレート電圧発生回路と、第１の動作モードにおいて第１〜第２のメモリセルキャパシタの共通電極にセルプレート電圧を供給し、第２の動作モードにおいてセルプレート電圧よりも高い電圧かまたは低い電圧を共通電極に供給するセルプレート電圧切換回路とを含む。

本発明によれば、バーンイン試験等の不良検出試験を適切に行なうことができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の概念配置図である。

図１を参照して、この半導体装置は、たとえばロジック混載メモリであり、ロジック回路部３と、メモリマクロ（メモリ部）Ａ１〜Ａ６と、電源回路部ＰＳ１〜ＰＳ６とを備える。ロジック回路部３と、メモリマクロＡ１〜Ａ６と、電源回路部ＰＳ１〜ＰＳ６とは、同一チップ上に配置されている。そして、ロジック回路部３、メモリマクロＡ１〜Ａ６および電源回路部ＰＳ１〜ＰＳ６の周囲には、半導体装置の外部から外部電源を供給するためのパッドが連続的に配置される。たとえば、外部電源電圧ＶｄｄＴおよび接地電圧ＧＮＤがパッドＰＡＤ＿ＶおよびパッドＰＡＤ＿Ｇを介して半導体装置へ供給される。

この半導体装置は、たとえば外部から半導体装置に対してデータ書き込みよびデータ読み出しを行なう通常動作時に対応する第１の動作モードと、バーンイン試験等、第１の動作モードより高い外部電源電圧が供給される第２の動作モードを有する。

ロジック回路部３は、図示しないＣＰＵ（Central Processing Unit）、アナログ・デジタル変換器およびデジタル・アナログ変換器等を含む。ロジック回路部３は、入力されるデータに基づいて論理演算等を行なう。

メモリマクロＡ１〜Ａ６は、ロジック回路部３と隣接するように配置され、ロジック回路部３および半導体装置外部から受けたデータを記憶し、また記憶したデータをロジック回路部３および半導体装置外部へ出力する。

電源回路部ＰＳ１〜ＰＳ６は、それぞれメモリマクロＡ１〜Ａ６と対応して配置され、外部電源電圧ＶｄｄＴおよび接地電圧ＧＮＤに基づいて内部電源電圧を生成し、メモリマクロＡ１〜Ａ６に供給する。

図２は、本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
同図を参照して、電源回路部ＰＳ１〜ＰＳ６は、それぞれ電源アクティブ回路ＰＡＣＴ１〜ＰＡＣＴ６と、電源スタンバイ回路４とを含む。

電源アクティブ回路ＰＡＣＴ１〜ＰＡＣＴ６は、定電流発生回路ＩＧ１〜ＩＧ６と、内部電源発生回路ＰＧ１〜ＰＧ６とを含む。内部電源発生回路ＰＧは、同図では示していないが、外部電源電圧ＶｄｄＴおよび接地電圧ＧＮＤに基づいて昇圧電圧Ｖｐｐを生成するＶｐｐ内部電源発生回路と、外部電源電圧ＶｄｄＴおよび接地電圧ＧＮＤに基づいて負電圧Ｖｎｅｇを生成するＶｎｅｇ内部電源発生回路とを含む。ロジック回路部３は、切換制御回路２３を含む。

電源スタンバイ回路４は、定電流発生回路１２と、電流電圧変換回路１３と、基準電圧バッファ回路１４と、中間電圧発生回路１５と、Ｖｐｐ／Ｖｃｐ切換回路２２とを含む。バッファ回路１４は、ＶｒｅｆＮ切換回路２１を含む。中間電圧発生回路１５は、同図では示していないが、外部電源電圧ＶｄｄＴおよび接地電圧ＧＮＤに基づいて中間電圧Ｖｃｐを生成するＶｃｐ内部電源発生回路と、外部電源電圧ＶｄｄＴおよび接地電圧ＧＮＤに基づいて中間電圧Ｖｂｌを生成するＶｂｌ内部電源発生回路とを含む。また、Ｖｐｐ／Ｖｃｐ切換回路２２は、同図では示していないが、Ｖｐｐ切り換え回路と、Ｖｃｐ切り換え回路とを含む。

電源アクティブ回路ＰＡＣＴ１〜ＰＡＣＴ６は、それぞれメモリマクロＡ１〜Ａ６と対応して配置され、基準電圧ＶｒｅｆＮおよび基準電圧ＶｒｅｆＰに基づいてメモリマクロＡ１〜Ａ６に昇圧電圧Ｖｐｐおよび負電圧Ｖｎｅｇを供給する。電源スタンバイ回路４が含む各回路は、内部回路が電源回路部ＰＳ１〜ＰＳ６に分散して配置される。電源スタンバイ回路４は、基準電圧ＶｒｅｆＮおよび基準電圧ＶｒｅｆＰを生成して電源アクティブ回路ＰＡＣＴ１〜ＰＡＣＴ６へ出力する。また、電源スタンバイ回路４は、中間電圧Ｖｂｌおよび中間電圧Ｖｃｐを生成してメモリマクロＡ１〜Ａ６に供給する。

メモリマクロＡ１〜Ａ６は、半導体装置外部から供給される外部電源電圧ＶｄｄＴと、内部電源発生回路ＰＧ１〜ＰＧ６から供給される昇圧電圧Ｖｐｐおよび負電圧Ｖｎｅｇ、ならびに中間電圧発生回路１５から供給される中間電圧Ｖｂｌおよび中間電圧Ｖｃｐで駆動される。

定電流発生回路１２は、外部電源電圧ＶｄｄＴに基づいて定電流ＶＰＣＯＮおよび定電流ＶＮＣＯＮを生成し、基準電圧バッファ回路１４および中間電圧発生回路１５へ出力する。

電流電圧変換回路１３は、外部電源電圧ＶｄｄＴに基づいて、基準電圧Ｖｒｅｆ０を生成し、基準電圧バッファ回路１４へ出力する。

基準電圧バッファ回路１４は、定電流発生回路１２からの定電流ＶＰＣＯＮおよび定電流ＶＮＣＯＮに基づいて基準電圧ＶｒｅｆＮおよび基準電圧ＶｒｅｆＰを生成し、電源アクティブ回路ＰＡＣＴ１〜ＰＡＣＴ６へ出力する。

図３は、本発明の第１の実施の形態に係る定電流発生回路の構成を示す回路図である。
同図を参照して、定電流発生回路１２は、抵抗Ｒ１と、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ２と、ＰチャネルＭＯＳトランジスタＭｐ１とを含む。

ＮチャネルＭＯＳトランジスタＭ１のドレインおよびゲートと、抵抗Ｒ１の一端と、ＮチャネルＭＯＳトランジスタＭ２のゲートが接続される。抵抗Ｒ１の他端と、ＰチャネルＭＯＳトランジスタＭｐ１のソースとが外部電源電圧ＶｄｄＴに接続される。ＮチャネルＭＯＳトランジスタＭ１のソースと、ＮチャネルＭＯＳトランジスタＭ２のソースとが接地電圧ＧＮＤに接続される。ＮチャネルＭＯＳトランジスタＭ２のドレインと、ＰチャネルＭＯＳトランジスタＭｐ１のドレインおよびゲートとが共通の接続点に接続される。この共通の接続点における電流が定電流ＶＰＣＯＮおよび定電流ＶＮＣＯＮとして基準電圧バッファ回路１４に出力される。

たとえば、ＰチャネルＭＯＳトランジスタＭｐ１と、基準電圧バッファ回路１４が含むＰチャネルＭＯＳトランジスタとがカレントミラー回路を構成することにより、ＰチャネルＭＯＳトランジスタＭｐ１のドレイン電流に基づく電流が基準電圧バッファ回路１４のＰチャネルＭＯＳトランジスタに流れる。

図４は、本発明の第１の実施の形態に係る電流電圧変換回路の構成を示す回路図である。

同図を参照して、電流電圧変換回路１３は、抵抗Ｒ１１〜Ｒ１８を含む。抵抗Ｒ１１〜Ｒ１８は、たとえば抵抗値が等しく、外部電源電圧ＶｄｄＴと接地電圧ＧＮＤとの間に、８個直列に接続される。電流電圧変換回路は、抵抗Ｒ１４および抵抗Ｒ１５の接続点において１／２×ＶｄｄＴの基準電圧Ｖｒｅｆ０を生成し、基準電圧バッファ回路１４へ出力する。

再び図２を参照して、切換制御回路２３は、スタンダードセルで構成され、各切換回路を制御する。切換制御回路２３は、半導体装置外部からロジック用外部電源電圧ＶｄｄＬが供給される。切換制御回路２３は、後述するＶｐｐ切換制御回路２３＿Ｐ、ＶｒｅｆＮ切換制御回路２３＿Ｎ（またはＶｒｅｆＮ切換制御回路２３＿ＮＰ）およびＶｃｐ切換制御回路２３＿Ｃを含む。切換制御回路２３は、Ｖｐｐバーンイン指令、Ｖｃｐバーンイン指令、Ｖｎｅｇバーンイン指令、Ｖｐｐカット指令およびＶｃｐカット指令を受けて、Ｖｐｐ／Ｖｃｐ切換回路２２を制御するためのバーンイン信号ＶｐｐＶｄｄ、バーンイン信号ＶｃｐＶｄｄおよびバーンイン信号ＶｃｐＧｎｄと、ＶｒｅｆＮ切換回路２１を制御するためのバーンイン信号ＶｎｅｇＧｎｄと、内部電源発生回路ＰＧを制御するためのカット信号ＶｐｐＣｕｔと、中間電圧発生回路１５を制御するためのカット信号ＶｃｐＣｕｔとを出力する。

基準電圧バッファ回路１４は、電流電圧変換回路１３から受けた基準電圧Ｖｒｅｆ０および外部電源電圧ＶｄｄＴ等に基づいて、基準電圧ＶｒｅｆＰ、基準電圧ＶｒｅｆＮ、基準電圧ＶｒｅｆＢおよび基準電圧ＶｒｅｆＣを生成し、図示しないバッファ回路により駆動能力を増幅させ、電源アクティブ回路ＰＡＣＴ１〜ＰＡＣＴ６および中間電圧発生回路１５へ出力する。

中間電圧発生回路１５は、基準電圧バッファ回路１４で生成される基準電圧ＶｒｅｆＢおよびＶｒｅｆＣと、外部電源電圧ＶｄｄＴと、定電流ＶＰＣＯＮおよびＶＮＣＯＮとに基づいて、たとえば１／２×ＶｄｄＴである中間電圧Ｖｂｌと、５／８×ＶｄｄＴである中間電圧Ｖｃｐとを生成してメモリマクロＡ１〜Ａ６に供給する。ここで、中間電圧Ｖｂｌはメモリマクロにおけるビット線をプリチャージするためのプリチャージ電圧であり、中間電圧Ｖｃｐはメモリマクロが含むメモリセルに供給するセルプレート電圧である。

定電流発生回路ＩＧ１〜ＩＧ６は、電源スタンバイ回路４における定電流発生回路１２と同様の構成であり、それぞれ定電流ＶＰＣＯＮ＿Ａ１〜Ａ６および定電流ＶＮＣＯＮ＿Ａ１〜Ａ６を生成し、内部電源発生回路ＰＧ１〜ＰＧ６へ出力する。このように、定電流発生回路ＰＧを各電源アクティブ回路ＰＡＣＴに備えることで、定電流ＶＰＣＯＮ＿Ａ１〜Ａ６および定電流ＶＮＣＯＮ＿Ａ１〜Ａ６を供給するための配線長を短くすることができ、耐ノイズ性を高めることができる。

内部電源発生回路ＰＧ１〜ＰＧ６は、基準電圧バッファ回路１４から受けた基準電圧ＶｒｅｆＰおよび基準電圧ＶｒｅｆＮと、外部電源電圧ＶｄｄＴと、定電流ＶＰＣＯＮおよびＶＮＣＯＮとに基づいて、昇圧電圧Ｖｐｐおよび負電圧Ｖｎｅｇを生成する。ここで、昇圧電圧Ｖｐｐは、ワード線をスタンバイ状態に保持する場合にＶｐｐ電圧供給線に印加される電圧であり、負電圧Ｖｎｅｇは、ワード線を活性化してメモリマクロＡ１〜Ａ６におけるメモリセルに対してデータ読み出しおよびデータ書き込みを行なう場合にＶｎｅｇ電圧供給線に印加される電圧である。

本発明の第１の実施の形態に係る半導体装置では、ＶｒｅｆＮ切換回路２１およびＶｐｐ／Ｖｃｐ切換回路２２を電源回路部ＰＳ１〜ＰＳ６のいずれかに集中配置することで、半導体装置の面積効率を上げることができる。さらに、切換制御回路２３をロジック回路部３に配置することで、バーンイン信号およびカット信号を生成するための論理演算をより前段の回路で行なうことができ、回路の簡素化および小面積化を図ることができる。

たとえば、バーンイン信号ＶｐｐＣｕｔは、Ｖｐｐカットモード時あるいは、Ｖｐｐバーンイン試験時に活性化される必要があるので、ＯＲ回路が必要となる。もし、電源回路部ＰＳ１〜ＰＳ６に切換制御回路２３を配置すると、電源回路部の個数に比例してＯＲ回路が必要となるが、ロジック回路部３に配置して共通化を図ることで、ＯＲ回路を１個に削減することができる。

図５は、本発明の第１の実施の形態に係るメモリマクロの構成を概略的に示す図である。

図５を参照して、本発明の第１の実施の形態に係るメモリマクロは、メモリアレイ３１と、センスアンプ部３２と、ロウカラムデコーダ３３と、データパス３４と、制御回路３５とを含む。

メモリアレイ３１は、行列状に配置された複数個のメモリセルを含む。メモリアレイ３１の行アドレスおよび列アドレスを表わすアドレス信号に応じてメモリセルが選択され、データ書き込みおよびデータ読み出しが行われる。なお、以下の説明において、ワード線ＷＬが延在する方向を行方向と称し、ビット線ＢＬが延在する方向を列方向と称する。

ロウカラムデコーダ３３は、制御回路３５からの制御信号に基づいて、メモリアレイ３１を構成するメモリセルの中からデータ書き込みまたはデータ読み出しの対象となるメモリセル（以下、選択メモリセルとも称する）を選択する。

センスアンプ部３２は、制御回路３５からの制御信号に基づいて、選択メモリセルに対応するビット線対の両端に生じる微小電位差を検出する。

データパス３４は、制御回路３５からの制御信号に基づいて、ロジック回路部３および半導体装置外部におけるロジック回路等から受けたデータをセンスアンプ部３２経由でビット線対に与える。また、データパス３４は、センスアンプ部３２で検出された電位差に対応するデータ値をロジック回路部３および半導体装置外部へ出力する。

制御回路３５は、選択メモリセルを表わすアドレス信号、およびデータ書き込みまたはデータ読み出し等のメモリマクロの動作を指示するコマンド信号を受けて、ロウカラムデコーダ３３、データパス３４およびセンスアンプ部３２に制御信号を出力する。

図６は、図５に示すロウカラムデコーダに含まれるロウデコーダの構成を概略的に示す図である。

図６を参照して、ロウデコーダ３３Ｌは、メモリアレイ３１の列方向に沿って配置されるサブロウデコーダＳＬＤ０〜ＳＬＤ３１を含む。

サブロウデコーダＳＬＤ０〜ＳＬＤ３１は、ＷＬ駆動回路ＷＬＤ０〜ＷＬＤ３１と、ＷＬ駆動回路ＷＬＤ０〜ＷＬＤ３１を制御するＷＬ制御回路４１とを含む。

メモリセルにおけるトランジスタがＰチャネルＭＯＳトランジスタで構成される場合には、メモリセルに対してＧＮＤレベルのデータを書き込むために、選択メモリセルに対応するワード線（以下、選択ワード線とも称する）を接地電圧ＧＮＤよりも低い電圧レベルに駆動する負電圧ワード線方式と呼ばれるワード線駆動方式が用いられる。負電圧ワード線方式においては、非選択ワード線は昇圧電圧Ｖｐｐレベルに維持される。

図７は、図６に示すサブロウデコーダＳＬＤおよびＷＬ制御回路の構成を詳細に示す図である。同図では、サブロウデコーダＳＬＤ０〜ＳＬＤ３１のうち、サブロウデコーダＳＬＤ０の構成を代表的に示す。

同図を参照して、サブロウデコーダＳＬＤは、ＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１６と、ＰチャネルＭＯＳトランジスタＭｐ１１〜Ｍｐ１５と、インバータＧ１１と、ＡＮＤゲートＧ１２とを含む。インバータＧ１１およびＡＮＤゲートＧ１２の電源レベルは外部電源電圧ＶｄｄＴである。

インバータＧ１１は、プリデコード信号ＸＬＡの論理レベルを反転してＮチャネルＭＯＳトランジスタＭ１６のドレインに出力する。ＡＮＤゲートＧ１２は、プリデコード信号ＸＤＡおよびワード線選択信号ＲＸＴの論理積をＮチャネルＭＯＳトランジスタＭ１６のゲートに出力する。

ＰチャネルＭＯＳトランジスタＭｐ１４のゲートにリセット信号ＺＸＲＳＴが入力される。ＰチャネルＭＯＳトランジスタＭｐ１４〜Ｍｐ１５のドレインと、ＮチャネルＭＯＳトランジスタＭ１６のソースと、ＰチャネルＭＯＳトランジスタＭｐ１３のゲートと、ＮチャネルＭＯＳトランジスタＭ１５のゲートとが接続される。ＰチャネルＭＯＳトランジスタＭｐ１５のゲートと、ＰチャネルＭＯＳトランジスタＭｐ１３のドレインと、ＮチャネルＭＯＳトランジスタＭ１５のドレインと、ＰチャネルＭＯＳトランジスタＭｐ１２のソースと、ＰチャネルＭＯＳトランジスタＭｐ１１のゲートと、ＮチャネルＭＯＳトランジスタＭ１１のゲートとが共通の接続点に接続される。ＰチャネルＭＯＳトランジスタＭｐ１２のゲートがＲＭＳＳ１＿Ｎ線に接続される。ＮチャネルＭＯＳトランジスタＭ１３のソースと、ＮチャネルＭＯＳトランジスタＭ１４のソースとがＶｎｅｇ＿ＬＯＣ線に接続される。ＮチャネルＭＯＳトランジスタＭ１４のゲートと、ＮチャネルＭＯＳトランジスタＭ１３のドレインと、ＰチャネルＭＯＳトランジスタＭｐ１２のドレインとが接続される。ＮチャネルＭＯＳトランジスタＭ１２のゲートがＲＭＳＳ０＿Ｎ線に接続される。ＮチャネルＭＯＳトランジスタＭ１３のゲートと、ＮチャネルＭＯＳトランジスタＭ１４のドレインと、ＮチャネルＭＯＳトランジスタＭ１１のドレインと、ＰチャネルＭＯＳトランジスタＭｐ１１のドレインとがワード線ＷＬに接続される。

ＰチャネルＭＯＳトランジスタＭｐ１１，Ｍｐ１３〜Ｍｐ１５のソースが昇圧電圧Ｖｐｐに接続される。ＮチャネルＭＯＳトランジスタＭ１２，Ｍ１５のソースが接地電圧ＧＮＤに接続される。ＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１４のバックゲート（ウェル）が負電圧Ｖｎｅｇに接続される。

ＷＬ制御回路４１は、ＮチャネルＭＯＳトランジスタＭ１７〜Ｍ１９と、ＰチャネルＭＯＳトランジスタＭｐ１６と、インバータＧ１３〜Ｇ１６とを含む。インバータＧ１３〜Ｇ１６の電源レベルは外部電源電圧ＶｄｄＴである。

インバータＧ１５は、ワード線選択遅延信号ＲＸＴＤの論理レベルを反転してＲＭＳＳ１＿Ｎ線に供給する。ＲＭＳＳ１＿Ｎ線に供給される信号がインバータＧ１３〜Ｇ１４を介して同じ論理レベルでＲＭＳＳ０＿Ｎ線に供給される。

インバータＧ１６は、ワード線選択信号ＲＸＴの論理レベルを反転してＰチャネルＭＯＳトランジスタＭｐ１６のゲートおよびＮチャネルＭＯＳトランジスタＭ１９のゲートに出力する。

ＰチャネルＭＯＳトランジスタＭｐ１６のドレインと、ＮチャネルＭＯＳトランジスタＭ１９のドレインと、ＮチャネルＭＯＳトランジスタＭ１８のゲートとが接続される。ＮチャネルＭＯＳトランジスタＭ１８のドレインと、ＮチャネルＭＯＳトランジスタＭ１７のドレインおよびゲートがＶｎｅｇ＿ＬＯＣ線に接続される。

ＰチャネルＭＯＳトランジスタＭｐ１６のソースが外部電源電圧ＶｄｄＴに接続される。ＮチャネルＭＯＳトランジスタＭ１７のソースが接地電圧ＧＮＤに接続される。ＮチャネルＭＯＳトランジスタＭ１７〜Ｍ１９のバックゲート、すなわちウェル（基板）が負電圧Ｖｎｅｇに接続される。

選択メモリセルに対するデータ読み出しおよびデータ書き込み時、選択メモリセルに対応するワード線が選択状態へ駆動される。つまり、アドレス信号に基づいてメモリアレイ３１の行が選択され、選択行に対応するサブロウデコーダＳＬＤが選択される。

選択ワード線に対応するサブロウデコーダＳＬＤにおけるＷＬ制御回路４１では、制御回路３５からＶｄｄＴレベル（Ｈレベル）のワード線選択信号ＲＸＴが入力される。そうすると、ＮチャネルＭＯＳトランジスタＭ１８はオン状態になり、Ｖｎｅｇ＿ＬＯＣ線に負電圧Ｖｎｅｇが供給される。

一方、非選択ワード線に対応するサブロウデコーダＳＬＤにおけるＷＬ制御回路４１では、ＧＮＤレベルのワード線選択信号ＲＸＴが入力される。そうすると、ＮチャネルＭＯＳトランジスタＭ１８はオフ状態となり、Ｖｎｅｇ＿ＬＯＣ線の電位はＮチャネルＭＯＳトランジスタＭ１７の閾値電圧Ｖｔｈｎとなる。

すなわち、選択ワード線に対応するサブロウデコーダＳＬＤではＶｎｅｇ＿ＬＯＣ線を負電圧Ｖｎｅｇに駆動し、また、非選択ワード線に対応するサブロウデコーダＳＬＤではＶｎｅｇ＿ＬＯＣ線の電位をＶｔｈｎレベルとする。このように、選択ワード線に対応するかまたは非選択ワード線に対応するか、すなわちサブロウデコーダＳＬＤの選択または非選択に応じてＶｎｅｇ＿ＬＯＣ線の電圧レベルを切り換えることにより、選択時と比べて時間の長い非選択時（スタンバイ状態）においてＮチャネルＭＯＳトランジスタＭ１３のゲートおよびソース間に印加される電圧Ｖｇｓを“Ｖｐｐ＋|Ｖｎｅｇ|”から“Ｖｐｐ−Ｖｔｈｎ”に緩和することができ、トランジスタのゲート絶縁膜の破壊を防止することができる。

図８は、サブロウデコーダＳＬＤの主要信号のタイミング波形図である。ここでは、選択メモリセルに対応するワード線がワード線ＷＬ０であると仮定して説明する。

同図を参照して、ワード線ＷＬ０を選択状態へ駆動するＷＬ駆動回路ＷＬＤ０が選択される場合には、制御回路３５が生成するかまたは外部から制御回路３５経由で入力されるリセット信号ＺＸＲＳＴと、ワード線選択信号ＲＸＴと、プリデコード信号ＸＤＡ＜０＞およびＸＬＡ＜０＞とがＶｄｄＴレベルに駆動される。そうすると、ＷＬ駆動回路ＷＬＤ０におけるＮチャネルＭＯＳトランジスタＭ１１がオン状態となり、また、ＰチャネルＭＯＳトランジスタＭｐ１１がオフ状態となる。

また、制御回路３５からワード線選択遅延信号ＲＸＴＤが入力される。ワード線選択遅延信号ＲＸＴＤはワード線選択信号ＲＸＴが図示しない遅延セルを通過した信号であるため、ワード線選択信号ＲＸＴがＧＮＤレベルからＶｄｄＴレベルに変化した時点から遅延セルの遅延時間に相当する期間だけ、ワード線選択信号ＲＸＴがＶｄｄＴレベル、かつ、ワード線選択遅延信号ＲＸＴＤがＧＮＤレベルとなる。この所定期間中は、ＲＢＳＳ０＿ＮがＶｄｄＴレベルとなり、ＮチャネルＭＯＳトランジスタＭ１２がオン状態となるので、ワード線ＷＬ０の電圧レベルが昇圧電圧Ｖｐｐから接地電圧ＧＮＤレベルにまで降下して、ワード線ＷＬ０が選択状態となる。これにより、選択メモリセルに格納されたＨデータの読み出しが開始される。

さらに、ワード線選択信号ＲＸＴがＶｄｄＴレベル、かつ、ワード線選択遅延信号ＲＸＴＤがＧＮＤレベルとなる期間が過ぎ、ワード線選択信号ＲＸＴおよびワード線選択遅延信号ＲＸＴＤがともにＶｄｄＴレベルになると、ＲＢＳＳ０＿ＮがＧＮＤレベルとなるため、ＮチャネルＭＯＳトランジスタＭ１２がオフ状態となり、ワード線ＷＬ０にはＧＮＤレベルが伝達されない。一方、ＲＢＳＳ１＿ＮがＧＮＤレベルとなるため、ＰチャネルＭＯＳトランジスタＭｐ１２およびＮチャネルＭＯＳトランジスタＭ１４がオン状態となる。そうすると、ワード線ＷＬ０に負電圧Ｖｎｅｇが供給されて引き続き選択状態となり、選択メモリセルに格納されたＬデータの読み出しが開始される。

図９は、データ１ビットに相当するメモリセルの構成を示す図である。
同図を参照して、メモリセルＭＣは、ＰチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｍｐ２１〜Ｍｐ２２と、メモリセルキャパシタＣ２１〜Ｃ２２とを含む。

メモリセルキャパシタＣ２１〜Ｃ２２の共通電極（メモリセルプレート）がＶｃｐ電圧供給線に接続され、他方の電極がそれぞれＰチャネルＭＯＳトランジスタＭｐ２１〜Ｍｐ２２のソースに接続される。ＰチャネルＭＯＳトランジスタＭｐ２１〜Ｍｐ２２のゲートにワード線ＷＬが共通に接続され、ドレインがそれぞれビット線ＢＬおよびビット線ＺＢＬを介してセンスアンプ部３２の端子Ｔ２１〜Ｔ２２に接続される。センスアンプ部３２の端子Ｔ２３〜Ｔ２４がそれぞれグローバルＩＯ線ＧＩＯおよびＺＧＩＯを介してデータパス３４に接続される。ストレージノードＳＮは、メモリセルキャパシタＣ２１およびＰチャネルＭＯＳトランジスタＭｐ２１のソース間のノードであり、ストレージノードＺＳＮは、メモリセルキャパシタＣ２２およびＰチャネルＭＯＳトランジスタＭｐ２２のソース間のノードである。

メモリセルキャパシタＣ２１〜Ｃ２２には、データの論理レベルに応じた電荷が蓄積される。メモリセルキャパシタＣ２１〜Ｃ２２には、通常、相補データ、すなわちいずれか一方にＨレベルのデータが格納され、他方にＬレベルのデータが格納される。

前述のようにワード線ＷＬを選択状態に駆動することにより、メモリセルキャパシタＣ２１〜Ｃ２２に格納された相補データが、ビット線ＢＬおよびＺＢＬに伝達される。そして、ビット線ＢＬおよびＺＢＬの電圧差ΔＢＬが十分な大きさになると、センスアンプ部３２が活性化され、センスアンプ部３２の電圧差検出および増幅動作により、ビット線ＢＬおよびＺＢＬのいずれか一方が電源電圧ＶｄｄＴに駆動され、他方が接地電圧ＧＮＤレベルに駆動される。

再び図７および図８を参照して、選択メモリセルに対するデータ読み出しおよびデータ書き込みが完了すると、選択ワード線ＷＬ０に対応するＷＬ駆動回路ＷＬＤ０では、リセット信号ＺＸＲＳＴおよびワード線選択信号ＲＸＴがＧＮＤレベルに駆動されることにより、ＰチャネルＭＯＳトランジスタＭｐ１１がオン状態となり、また、ＮチャネルＭＯＳトランジスタＭ１１がオフ状態となる。そうすると、選択ワード線ＷＬ０が非選択状態、すなわち選択ワード線ＷＬ０の電圧レベルが負電圧Ｖｎｅｇレベルから昇圧電圧Ｖｐｐレベルに上昇する。

そして、図示しないビット線プリチャージ回路が活性化され、選択メモリセルに対応するビット線ＢＬおよびＺＢＬが、中間電圧発生回路１５からの中間電圧Ｖｂｌのレベルに駆動される。

図１０は、図７に示すサブロウデコーダＳＬＤの一部を抜粋した図である。図１１は、通常動作時およびバーンイン試験時における、図１０において点線の丸印で囲んだトランジスタの各電圧を示す図である。図１２は、通常動作時およびバーンイン試験時における、図１０において一点鎖線の丸印で囲んだトランジスタの各電圧を示す図である。最初に、通常動作時と同様の電圧供給動作をバーンイン試験時に行なった場合について説明する。

以下、本発明の第１の実施の形態に係る半導体装置では、通常動作時の外部電源電圧ＶｄｄＴが１.２Ｖであり、昇圧電圧Ｖｐｐが１.６Ｖであり、負電圧Ｖｎｅｇが−０.６Ｖであり、基準電圧Ｖｒｅｆ０が０.６Ｖであり、ＶｒｅｆＰが０.８Ｖであり、基準電圧ＶｒｅｆＮが０.３Ｖであり、基準電圧ＶｒｅｆＢが０.６Ｖであり、基準電圧ＶｒｅｆＣが０.７５Ｖであると仮定して説明する。

図１０および図１１を参照して、通常動作時において選択ワード線が−０．６Ｖの負電圧Ｖｎｅｇに駆動される場合には、ＰチャネルＭＯＳトランジスタＭｐ１１のゲートに１．６Ｖの昇圧電圧Ｖｐｐが供給され、ドレインに−０．６Ｖの負電圧Ｖｎｅｇが供給されるため、ＰチャネルＭＯＳトランジスタＭｐ１１のゲートおよびドレイン間にＶｇｄ＝Ｖｐｐ＋|Ｖｎｅｇ|＝１.６Ｖ＋０.６Ｖ＝２.２Ｖの高電圧が印加される。また、ＰチャネルＭＯＳトランジスタＭｐ１１のドレインおよびソース間にＶｄｓ＝Ｖｐｐ＋|Ｖｎｅｇ|＝１.６Ｖ＋０.６Ｖ＝２.２Ｖの高電圧が印加される。

そして、バーンイン試験時には、通常動作時の外部電源電圧ＶｄｄＴより高い電圧値、たとえば１．９Ｖの外部電源電圧ＶｄｄＴ＃（ＶｄｄＴ＃＞ＶｄｄＴ）が半導体装置外部から供給される。そうすると、内部電源発生回路ＰＧは通常動作時と同様に外部電源電圧ＶｄｄＴより０.４Ｖ高い内部電圧を生成するため、バーンイン試験時の昇圧電圧Ｖｐｐ＃は１.９Ｖ＋０.４Ｖ＝２.３Ｖとなる。したがって、Ｖｐｐ＃＋|Ｖｎｅｇ|＝２.３Ｖ＋０.６Ｖ＝２.９Ｖという極めて高い電圧がＰチャネルＭＯＳトランジスタＭｐ１１のゲートおよびドレイン間、ならびにドレインおよびソース間に印加され、薄膜トランジスタのゲート絶縁膜が破壊されてしまう。

図１０および図１２を参照して、通常動作時において選択ワード線が−０．６Ｖの負電圧Ｖｎｅｇに駆動される場合には、ＮチャネルＭＯＳトランジスタＭ１４のゲートに１．６Ｖの昇圧電圧Ｖｐｐが供給され、ＮチャネルＭＯＳトランジスタＭ１４のゲートおよびドレイン間に高電圧のＶｇｄが印加される、すなわちＶｇｄ＝Ｖｐｐ＋|Ｖｎｅｇ|＝１.６Ｖ＋０.６Ｖ＝２.２Ｖが印加される。また、ＮチャネルＭＯＳトランジスタＭ１４のゲートおよびソース間に高電圧のＶｇｓが印加される、すなわちＶｄｓ＝Ｖｐｐ＋|Ｖｎｅｇ|＝１.６Ｖ＋０.６Ｖ＝２.２Ｖが印加される。

そして、バーンイン試験時には、昇圧電圧Ｖｐｐ＃は１.９Ｖ＋０.４Ｖ＝２.３Ｖとなる。したがって、Ｖｐｐ＃＋|Ｖｎｅｇ|＝２.３Ｖ＋０.６Ｖ＝２.９Ｖという極めて高い電圧がＮチャネルＭＯＳトランジスタＭ１４のゲートおよびドレイン間、ならびにゲートおよびソース間に印加され、薄膜トランジスタのゲート絶縁膜が破壊されるという問題が生じる。

そこで、本発明の第１の実施の形態に係る半導体装置においては、バーンイン試験時、昇圧電圧Ｖｐｐ＃の代わりに外部電源電圧ＶｄｄＴ＃をメモリマクロに供給することにより、昇圧電圧Ｖｐｐおよび負電圧Ｖｎｅｇが印加されるトランジスタの高電界ストレスを緩和する。以下、本発明の第１の実施の形態に係る半導体装置がバーンイン試験を行なう構成および動作について説明する。

図１３は、本発明の第１の実施の形態に係るＶｐｐバーイン回路およびその周辺回路の構成を示す図である。

同図を参照して、Ｖｐｐバーンイン回路５１＿Ｐは、Ｖｐｐ切換制御回路２３＿Ｐと、Ｖｐｐ切換回路２２＿Ｐとを含む。電源回路部ＰＳ１〜ＰＳ６は、Ｖｐｐ内部電源発生回路ＰＧ１＿Ｐ〜ＰＧ６＿Ｐを含む。

Ｖｐｐ切換制御回路２３＿Ｐは、通常動作時、すなわちＶｐｐバーンイン指令がＬレベルの場合にはＬレベルのバーンイン信号ＶｐｐＶｄｄを出力する。Ｖｐｐ切換制御回路２３＿Ｐは、バーンイン試験時、すなわちＶｐｐバーンイン指令がＨレベルの場合にはＨレベルのバーンイン信号ＶｐｐＶｄｄおよびカット信号ＶｐｐＣｕｔを出力する。Ｖｐｐ切換制御回路２３＿Ｐは、Ｖｐｐバーンイン指令がＨレベルまたはＶｐｐカット指令がＨレベルの場合にはＨレベルのカット信号ＶｐｐＣｕｔを出力する。Ｖｐｐ切換制御回路２３＿Ｐは、上記以外の場合にはＬレベルのカット信号ＶｐｐＣｕｔを出力する。

図１４は、本発明の第１の実施の形態に係るＶｐｐ切換回路の構成を示す回路図である。

同図を参照して、Ｖｐｐ切換回路２２＿Ｐは、レベル変換回路６１と、ＰチャネルＭＯＳトランジスタ（スイッチトランジスタ）Ｍｐ３１と、インバータＧ３１およびＧ３３とを含み、ロジック用薄膜トランジスタで構成されている。レベル変換回路６１は、ＰチャネルＭＯＳトランジスタＭｐ３２〜３３と、ＮチャネルＭＯＳトランジスタＭ３１〜Ｍ３２と、インバータＧ３２とを含む。インバータＧ３１の電源レベルは昇圧電圧Ｖｐｐであり、インバータＧ３２〜Ｇ３３の電源レベルは外部電源電圧ＶｄｄＴである。

インバータＧ３３は、Ｖｐｐ切換制御回路２３＿Ｐから受けたバーンイン信号ＶｐｐＶｄｄの論理レベルを反転してＮチャネルＭＯＳトランジスタＭ３１のゲートおよびインバータＧ３２に出力する。インバータＧ３２は、インバータＧ３３から受けた信号の論理レベルを反転してＮチャネルＭＯＳトランジスタＭ３２のゲートに出力する。ＮチャネルＭＯＳトランジスタＭ３２のドレインと、ＰチャネルＭＯＳトランジスタＭｐ３３のドレインと、ＰチャネルＭＯＳトランジスタＭｐ３２のゲートとが接続される。ＰチャネルＭＯＳトランジスタＭｐ３３のゲートと、ＰチャネルＭＯＳトランジスタＭｐ３２のドレインと、ＮチャネルＭＯＳトランジスタＭ３１のドレインと、インバータＧ３１の入力とが接続される。インバータＧ３１の出力がスイッチトランジスタＭｐ３１のゲートに接続される。スイッチトランジスタＭｐ３１のドレインおよびウェルがＶｐｐ電圧供給線に接続される。ＰチャネルＭＯＳトランジスタＭｐ３２〜Ｍｐ３３のソースが昇圧電圧Ｖｐｐに接続される。スイッチトランジスタＭｐ３１のソースが外部電源電圧ＶｄｄＴに接続される。ＮチャネルＭＯＳトランジスタＭ３１〜Ｍ３２のソースが接地電圧ＧＮＤに接続される。

まず、通常動作時について説明する。通常動作時においては、バーンイン信号ＶｐｐＶｄｄはＧＮＤレベルに設定される。このため、インバータＧ３１の出力がＶｄｄＴレベルとなり、ＰチャネルＭＯＳトランジスタＭｐ３１がオフ状態となる。ここで、ＰチャネルＭＯＳトランジスタＭｐ３１のバックゲートはＶｐｐに接続している。そうすると、Ｖｐｐ＞ＶｄｄＴであるため、ＶｄｄＴ電圧供給線とＶｐｐ電圧供給線とが電気的に分離される。

一方、バーンイン試験時においては、バーンイン信号ＶｐｐＶｄｄがＶｄｄＬレベル（Ｈレベル）に設定される。このため、インバータＧ３１の出力がＧＮＤレベルとなり、ＰチャネルＭＯＳトランジスタＭｐ３１がオン状態となる。したがって、Ｖｐｐ電圧供給線に外部電源電圧ＶｄｄＴが供給される。

再び図１０および図１１を参照して、本発明の第１の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｐｐ電圧供給線に昇圧電圧Ｖｐｐ＃の代わりに昇圧電圧Ｖｐｐ＃より電圧値の小さい外部電源電圧ＶｄｄＴ＃を供給する。したがって、ＶｄｄＴ＃＋|Ｖｎｅｇ|＝１．９Ｖ＋０.６Ｖ＝２.５Ｖの電圧がＰチャネルＭＯＳトランジスタＭｐ１１のゲートおよびドレイン間、ならびにドレインおよびソース間に印加される。したがって、通常動作時と同様の電圧供給動作をバーンイン試験時に行なう構成と比べてＰチャネルＭＯＳトランジスタＭｐ１１に対する高電界のストレスを緩和することができる。

また、図１０および図１２を参照して、本発明の第１の実施の形態に係る半導体装置では、バーンイン試験時、ＶｄｄＴ＃＋|Ｖｎｅｇ|＝１．９Ｖ＋０.６Ｖ＝２.５Ｖの電圧がＮチャネルＭＯＳトランジスタＭ１４のゲートおよびドレイン間、ならびにゲートおよびソース間に印加される。したがって、通常動作時と同様の電圧供給動作をバーンイン試験時に行なう構成と比べてＮチャネルＭＯＳトランジスタ１４に対する高電界のストレスを緩和することができる。

ここで、レベル変換回路６１は、ロジック回路部用外部電源電圧ＶｄｄＬのレベルを有するバーンイン信号ＶｐｐＶｄｄを昇圧電圧Ｖｐｐレベルを有する信号に電圧変換し、ＰチャネルＭＯＳトランジスタＭｐ３１のゲートに供給されるＨレベルに対応する電圧を昇圧電圧Ｖｐｐとする。このような構成により、通常動作時のＶｄｄＴ＜Ｖｐｐの関係であってもＰチャネルＭＯＳトランジスタＭｐ３１にリーク電流が流れることを防ぐことができる。

さらに、Ｖｐｐ切換回路２２＿Ｐは、通常動作時のバーンイン信号ＶｐｐＶｄｄがＬレベルとなる論理回路構成である。このような構成により、バーンイン信号ＶｐｐＶｄｄの電源レベル（たとえば、ＶｄｄＬ）およびＶｐｐ切換回路２２＿Ｐの電源レベル（たとえば、ＶｄｄＴ）が異なる（ＶｄｄＬ＜ＶｄｄＴ）場合にも、インバータＧ３３にリーク電流が流れることを防ぐことができる。

図１５は、本発明の第１の実施の形態に係るＶｐｐ内部電源発生回路の構成を詳細に示す図である。

同図を参照して、Ｖｐｐ内部電源発生回路ＰＧ＿Ｐは、クロック発生回路７１と、分圧回路７２と、ディテクタ回路７３と、ポンプ回路７４とを含む。分圧回路７２は、ＰチャネルＭＯＳトランジスタＭｐ４１〜Ｍｐ４２と、ＮチャネルＭＯＳトランジスタＭ４１とを含む。ディテクタ回路７３は、ＰチャネルＭＯＳトランジスタＭｐ４３〜Ｍｐ４６と、ＮチャネルＭＯＳトランジスタＭ４２〜Ｍ４８と、インバータＧ４１〜Ｇ４２を含む。ポンプ回路７４は、ＰチャネルＭＯＳトランジスタＭｐ４７〜Ｍｐ４８と、ＮチャネルＭＯＳトランジスタＭ４９〜５２と、インバータＧ４３〜Ｇ４５を含む。

Ｖｐｐ切換制御回路２３＿ＰからのＶｐｐカット信号ＶｐｐＣｕｔは、ＮチャネルＭＯＳトランジスタＭ４６のゲートに供給される。基準電圧バッファ回路１４からの基準電圧ＶｒｅｆＰは、ＮチャネルＭＯＳトランジスタＭ４２のゲートに供給される。定電流発生回路ＩＧからの定電流ＶＮＣＯＮは、ＮチャネルＭＯＳトランジスタＭ４５およびＭ４８のゲートに供給される。

インバータＧ４１は、Ｖｐｐ切換制御回路２３＿Ｐから受けたＶｐｐカット信号ＶｐｐＣｕｔの論理レベルを反転したＶｐｐカット信号ＺＶｐｐＣｕｔをＰチャネルＭＯＳトランジスタＭｐ４３のゲートと、ＮチャネルＭＯＳトランジスタＭ４１およびＭ４４のゲートとに出力する。

ＰチャネルＭＯＳトランジスタＭｐ４１のゲートおよびドレインと、ＰチャネルＭＯＳトランジスタＭｐ４２のソースおよびウェルと、ＮチャネルＭＯＳトランジスタＭ４３のゲートとが接続される。ＰチャネルＭＯＳトランジスタＭｐ４２のゲートおよびドレインと、ＮチャネルＭＯＳトランジスタＭ４１のドレインとが接続される。ＰチャネルＭＯＳトランジスタＭｐ４３のドレインと、ＰチャネルＭＯＳトランジスタＭｐ４４のドレインおよびゲートと、ＰチャネルＭＯＳトランジスタＭｐ４５のゲートと、ＮチャネルＭＯＳトランジスタＭ４２のドレインとが接続される。ＮチャネルＭＯＳトランジスタＭ４２のソースと、ＮチャネルＭＯＳトランジスタＭ４３のソースと、ＮチャネルＭＯＳトランジスタＭ４４のドレインとが接続される。ＮチャネルＭＯＳトランジスタＭ４３のドレインと、ＰチャネルＭＯＳトランジスタＭｐ４５のドレインと、ＰチャネルＭＯＳトランジスタＭｐ４６のゲートと、ＮチャネルＭＯＳトランジスタＭ４６のドレインと、ＮチャネルＭＯＳトランジスタＭ４７のゲートとが接続される。ＮチャネルＭＯＳトランジスタＭ４４のソースと、ＮチャネルＭＯＳトランジスタＭ４５のドレインとが接続される。ＮチャネルＭＯＳトランジスタＭ４７のソースと、ＮチャネルＭＯＳトランジスタＭ４８のドレインとが接続される。ＰチャネルＭＯＳトランジスタＭｐ４６のドレインと、ＮチャネルＭＯＳトランジスタＭ４７のドレインと、インバータＧ４２の入力とが接続される。インバータＧ４２の出力はＶｐｐＤｅｔ信号としてクロック発生回路７１に供給される。

クロック発生回路７１は、ＶｐｐＤｅｔ信号がＨレベルの場合にクロックＣＬＫを出力し、Ｌレベルの場合にクロックＣＬＫの出力を停止する。インバータＧ４３〜Ｇ４４は、クロック発生回路７１から受けたクロックＣＬＫの論理レベルを反転して出力する。インバータＧ４５は、インバータＧ４４の出力を反転してＰチャネルＭＯＳトランジスタＭｐ４８のドレインおよびソースに出力する。

インバータＧ４３の出力と、ＰチャネルＭＯＳトランジスタＭｐ４７のドレインおよびソースとが接続される。インバータＧ４５の出力と、ＰチャネルＭＯＳトランジスタＭｐ４８のドレインおよびソースとが接続される。ＰチャネルＭＯＳトランジスタＭｐ４７のゲートと、ＮチャネルＭＯＳトランジスタＭ４９のソースと、ＮチャネルＭＯＳトランジスタＭ５０のソースと、ＮチャネルＭＯＳトランジスタＭ５１のゲートとが接続される。
ＮチャネルＭＯＳトランジスタＭ５１のソースと、ＮチャネルＭＯＳトランジスタＭ５２のゲートおよびドレインと、ＰチャネルＭＯＳトランジスタＭｐ４８のゲートとが接続される。ＮチャネルＭＯＳトランジスタＭ５２のソースがＶｐｐ電圧供給線に接続される。

ＰチャネルＭＯＳトランジスタＭｐ４１のソースおよびウェルが昇圧電圧Ｖｐｐに接続される。ＰチャネルＭＯＳトランジスタＭｐ４３〜Ｍｐ４６のソースと、ＮチャネルＭＯＳトランジスタＭ４９のドレインおよびゲートと、ＮチャネルＭＯＳトランジスタＭ５０〜Ｍ５１のドレインとが外部電源電圧ＶｄｄＴに接続される。ＮチャネルＭＯＳトランジスタＭ４１，Ｍ４５，Ｍ４６，Ｍ４８のソースが接地電圧に接続される。

Ｖｐｐカット信号ＶｐｐＣｕｔがＨレベルの場合には、ＮチャネルＭＯＳトランジスタＭ４６のゲートにはＨレベルの信号が供給されるため、ディテクタ回路７３から出力される昇圧電圧検出信号ＶｐｐＤｅｔは強制的にＬレベルとなる。そうすると、クロック発生回路７１がクロックＣＬＫの出力を停止し、ポンプ回路７４はポンプ動作を停止する。このような構成により、バーンイン試験時、Ｖｐｐ内部電源発生回路ＰＧ＿Ｐの出力とＶｐｐ切換回路２２＿Ｐからの外部電源電圧ＶｄｄＴとがＶｐｐ電圧供給線において衝突することを防ぐことができる。

ところで、特許文献１および特許文献２記載の半導体装置では、薄膜トランジスタの破壊を回避するために、デバイスに対して高電界ストレスをかけることができず、バーンイン試験時間に長時間を要し、また、トランジスタのゲート酸化膜等に初期故障を顕在化させるストレスを掛けることができず、初期不良品を十分に除去できないという問題点があった。しかしながら、本発明の第１の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｐｐ電圧供給線に昇圧電圧Ｖｐｐの代わりに昇圧電圧Ｖｐｐより電圧値の小さい外部電源電圧ＶｄｄＴをメモリマクロに供給する、すなわちメモリマクロに供給する昇圧電圧Ｖｐｐ（正電圧）および負電圧Ｖｎｅｇの電圧差を小さくすることにより、たとえばロウデコーダ３３Ｌにおける各トランジスタに対する高電界のストレスを緩和する。したがって、本発明の第１の実施の形態に係る半導体装置では、バーンイン試験等の不良検出試験においてトランジスタのゲート酸化膜等が破壊されることを防ぐことができる。また、不良検出試験において外部電源電圧ＶｄｄＴを高く設定することができるため、試験時間を短縮し、かつ初期不良品を十分に除去することができる。すなわち、本発明の第１の実施の形態に係る半導体装置では、不良検出試験を適切に行なうことができる。

さらに、Ｖｐｐ切換回路２２＿Ｐはロジック用薄膜トランジスタで構成されているため、従来のような厚膜トランジスタで構成されるロジック混載メモリ回路に比べて、単位面積当たりの電流駆動能力が大きく、レイアウト面積削減が可能である。また、Ｖｐｐ切換回路２２＿Ｐは外部電源電圧ＶｄｄＴおよび昇圧電圧Ｖｐｐのロジック用低電源で駆動されているため、厚膜トランジスタ用の高電源およびロジック用の低電源の電源投入順序によるラッチアップならびに回路誤動作等の問題に対する構成が不要となる。

また、本発明の第１の実施の形態に係る半導体装置では、ロジック回路部３にロジック用外部電源電圧ＶｄｄＬが供給され、メモリマクロＡ１〜Ａ６および電源回路部ＰＳ１〜ＰＳ６にメモリ用外部電源電圧ＶｄｄＴが供給される。ここで、ロジック用外部電源電圧ＶｄｄＬおよびメモリ用外部電源電圧ＶｄｄＴの電圧値は同一であるが、電気的に分離されている。たとえば、Ｖｐｐ切換制御回路２３＿Ｐはロジック回路部３に配置されているため、ロジック用外部電源電圧ＶｄｄＬが供給され、一方、Ｖｐｐ切換回路２２＿Ｐは電源回路部ＰＳに配置されているため、メモリ用外部電源電圧ＶｄｄＴが供給される。このような構成により、ロジック回路部３およびメモリマクロＡ１〜Ａ６が互いの電源ノイズの影響を受けて誤動作することを防ぐことができる。

ここで、Ｖｐｐ電圧供給線はメモリアレイの全ワード線ＷＬの電圧供給線であるため、接続されるトランジスタ数が多く、また、本発明の第１の実施の形態に係る半導体装置では薄膜トランジスタが使用されている。このため、製造プロセスのばらつきにより、トランジスタのしきい値が所定範囲より低い値になると、ロウデコーダ３３Ｌにおける昇圧電圧Ｖｐｐおよび接地電圧ＧＮＤ間のオフリーク電流が、通常は１チップあたり数百ｕＡであるのに対して数十ｍＡも流れるという実デバイスでの評価結果が得られている。

特に、高電圧、高温および低周波数で半導体装置を動作させる試験であるバーンイン試験においては、半導体装置の動作電流Ｉｐｐよりもオフリーク電流Ｉｐｐｓの方が大きくなる場合がある。したがって、バーンイン試験時に供給電流が不足しないようにするため、Ｖｐｐ切換回路２２＿Ｐにおけるスイッチトランジスタのサイズ（チャネル長さＬとチャネル幅Ｗとの比すなわちＷ／Ｌ）は、オフリーク電流Ｉｐｐｓに対応できる値とすることが望ましい。

なお、本発明の第１の実施の形態に係る半導体装置では、バーンイン試験時、昇圧電圧Ｖｐｐの代わりに外部電源電圧ＶｄｄＴをメモリマクロに供給する構成であるとしたが、これに限定するものではない。バーンイン試験時、昇圧電圧Ｖｐｐよりも絶対値の小さい正電圧をメモリマクロに供給する構成であれば、メモリマクロに供給する昇圧電圧Ｖｐｐおよび負電圧Ｖｎｅｇの電圧差を小さくすることが可能である。

また、バーンイン試験時、昇圧電圧Ｖｐｐの代わりにメモリマクロに供給される電圧を、外部から半導体装置に供給される外部電源電圧ＶｄｄＴとする構成により、昇圧電圧Ｖｐｐより絶対値の小さい正電圧を発生する回路を別途備える必要がなくなり、半導体装置の構成の簡易化を図ることができる。

なお、本発明の第１の実施の形態に係る半導体装置では、バーンイン試験時、メモリマクロに供給する昇圧電圧Ｖｐｐ（正電圧）および負電圧Ｖｎｅｇの電圧差を小さくする構成であるとしたが、これに限定するものではない。昇圧電圧Ｖｐｐ（正電圧）および負電圧Ｖｎｅｇに限らず、メモリマクロにおける特定のトランジスタ等に印加される２つの電圧の電圧差を小さくする構成であれば、２つの電圧の両方が正電圧であってもよいし、負電圧であってもよい。ただし、メモリセルがＰチャネルＭＯＳトランジスタで構成される場合には、半導体装置において正電圧および負電圧の両方が使用されることが多く、トランジスタ等に印加される２つの電圧の電圧差が大きくなりやすい。したがって、この場合、メモリマクロに供給する昇圧電圧Ｖｐｐ（正電圧）および負電圧Ｖｎｅｇの電圧差を小さくする構成は特に効果が大きい。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置に対して、バーンイン試験時、負電圧供給線に供給する電圧を変更する半導体装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る半導体装置と同様である。

図１６は、本発明の第２の実施の形態に係るＶｎｅｇバーイン回路およびその周辺回路の構成を示す図である。

同図を参照して、Ｖｎｅｇバーンイン回路５１＿Ｎは、ＶｒｅｆＮ切換回路２１と、ＶｒｅｆＮ切換制御回路２３＿Ｎとを含む。ＶｒｅｆＮ切換制御回路２３＿Ｎはロジック回路部３の内部に配置される。電源回路部ＰＳ１〜ＰＳ６は、Ｖｎｅｇ内部電源発生回路ＰＧ１＿Ｎ〜ＰＧ６＿Ｎを含み、電源回路部ＰＳ１のみ基準電圧バッファ回路１４を含む。基準電圧バッファ回路１４は、ＶｒｅｆＮ切換回路２１と、ＶｒｅｆＮバッファ回路２４とを含む。

図１７は、本発明の第２の実施の形態に係るＶｎｅｇ内部電源発生回路およびその周辺回路の構成を示す図である。

同図を参照して、Ｖｎｅｇ内部電源発生回路ＰＧ＿Ｎは、クロック発生回路８１と、分圧回路８２と、ディテクタ回路８３と、ポンプ回路８４とを含む。分圧回路８２は、ＰチャネルＭＯＳトランジスタＭｐ６１と、ＮチャネルＭＯＳトランジスタＭ６１〜Ｍ６２とを含む。ディテクタ回路８３は、ＰチャネルＭＯＳトランジスタＭｐ６２〜Ｍｐ６８と、ＮチャネルＭＯＳトランジスタＭ６３〜Ｍ６６と、インバータＧ６１〜Ｇ６３を含む。ポンプ回路８４は、ＰチャネルＭＯＳトランジスタＭｐ６９〜Ｍｐ７４と、インバータＧ６４〜Ｇ６６を含む。

切換制御回路２３からのカット信号ＶｎｅｇＣｕｔは、ＰチャネルＭＯＳトランジスタＭｐ６１およびＭｐ６５のゲートと、ＮチャネルＭＯＳトランジスタＭｐ６３のゲートと、インバータＧ６１に入力される。基準電圧バッファ回路１４からの基準電圧ＶｒｅｆＮは、ＰチャネルＭＯＳトランジスタＭｐ６２のゲートに供給される。定電流発生回路ＩＧからの定電流ＶＰＣＯＮは、ＰチャネルＭＯＳトランジスタＭｐ６４およびＭｐ６７のゲートに供給される。

インバータＧ６１は、切換制御回路２３から受けたカット信号ＶｎｅｇＣｕｔの論理レベルを反転したカット信号ＺＶｎｅｇＣｕｔをＰチャネルＭＯＳトランジスタＭｐ６６のゲートに出力する。

ＮチャネルＭＯＳトランジスタＭ６１のゲートおよびドレインと、ＰチャネルＭＯＳトランジスタＭｐ６１のドレインとが接続される。ＮチャネルＭＯＳトランジスタＭ６１のソースおよびウェルと、ＮチャネルＭＯＳトランジスタＭ６２のドレインおよびゲートと、ＰチャネルＭＯＳトランジスタＭｐ６３のゲートとが接続される。ＰチャネルＭＯＳトランジスタＭｐ６２およびＭｐ６３のソースと、ＰチャネルＭＯＳトランジスタＭｐ６５のドレインとが接続される。ＰチャネルＭＯＳトランジスタＭｐ６２のドレインと、ＮチャネルＭＯＳトランジスタＭ６３のドレインと、ＮチャネルＭＯＳトランジスタＭ６４のドレインおよびゲートと、ＮチャネルＭＯＳトランジスタＭ６５のゲートとが接続される。ＮチャネルＭＯＳトランジスタＭ６５のドレインと、ＮチャネルＭＯＳトランジスタＭ６３のドレインと、ＮチャネルＭＯＳトランジスタＭ６６のゲートと、ＰチャネルＭＯＳトランジスタＭｐ６８のゲートと、ＰチャネルＭＯＳトランジスタＭｐ６６のドレインとが接続される。ＰチャネルＭＯＳトランジスタＭｐ６５のソースと、ＰチャネルＭＯＳトランジスタＭｐ６４のドレインとが接続される。ＰチャネルＭＯＳトランジスタＭｐ６７のドレインと、ＰチャネルＭＯＳトランジスタＭｐ６８のソースとが接続される。ＰチャネルＭＯＳトランジスタＭｐ６８のドレインと、ＮチャネルＭＯＳトランジスタＭ６６のドレインと、インバータＧ６２の入力とが接続される。インバータＧ６２の出力と、インバータＧ６３の入力とが接続される。インバータＧ６３の出力はＶｎｅｇＤｅｔ信号としてクロック発生回路８１に供給される。

クロック発生回路８１は、ＶｎｅｇＤｅｔ信号がＨレベルの場合にクロックＣＬＫを出力し、Ｌレベルの場合にクロックＣＬＫの出力を停止する。インバータＧ６４およびＧ６６は、クロック発生回路８１から受けたクロックＣＬＫの論理レベルを反転して出力する。インバータＧ６５は、インバータＧ６４の出力を反転してＰチャネルＭＯＳトランジスタＭｐ６９のドレインおよびソースに出力する。

インバータＧ６６の出力と、ＰチャネルＭＯＳトランジスタＭｐ７１のドレインおよびソースとが接続される。ＰチャネルＭＯＳトランジスタＭｐ７１のゲートと、ＰチャネルＭＯＳトランジスタＭｐ７２のソースと、ＰチャネルＭＯＳトランジスタＭｐ７３のゲートおよびソースと、ＰチャネルＭＯＳトランジスタＭｐ７４のゲートとが接続される。

ＰチャネルＭＯＳトランジスタＭｐ６９のゲートと、ＰチャネルＭＯＳトランジスタＭｐ７０のゲートおよびソースと、ＰチャネルＭＯＳトランジスタＭｐ７４のソースとが接続される。ＰチャネルＭＯＳトランジスタＭｐ７０のドレインがＶｎｅｇ電圧供給線に接続される。

ＮチャネルＭＯＳトランジスタＭ６２のソースおよびウェルが負電圧Ｖｎｅｇに接続される。ＰチャネルＭＯＳトランジスタＭｐ６１，Ｍｐ６４，Ｍｐ６６，Ｍｐ６７，のソースが外部電源電圧ＶｄｄＴに接続される。ＮチャネルＭＯＳトランジスタＭ６３〜Ｍ６６のソースと、ＰチャネルＭＯＳトランジスタＭｐ７２のゲートおよびドレインと、ＰチャネルＭＯＳトランジスタＭｐ７３およびＭｐ７４のドレインとが接地電圧に接続される。

電流電圧変換回路１３は、たとえば１／２×ＶｄｄＴ電位の基準電圧Ｖｒｅｆ０を生成し、ＶｒｅｆＮバッファ回路２４およびＶｒｅｆＮ切換回路２１へ出力する。

基準電圧バッファ回路１４におけるＶｒｅｆＮバッファ回路２４は、電流電圧変換回路１３から受けたＶｒｅｆ０を電圧変換し、変換した電圧を増幅して基準電圧ＶｒｅｆＮ０として出力する。ＶｒｅｆＮバッファ回路２４はカレントミラー回路で構成され、カレントミラー回路のミラー比を変更することにより、基準電圧ＶｒｅｆＮ０の電圧値を変更することができる。

分圧回路８２は、ＮチャネルＭＯＳトランジスタＭ６１およびＭ６２の接続点から、たとえば外部電源電圧ＶｄｄＴと、ポンプ回路８４から出力される負電圧Ｖｎｅｇとの中間電圧である負電圧分割電圧ＶｎｅｇＤｉｖを出力する。

ＶｒｅｆＮ切換回路２１は、通常動作時はＶｒｅｆＮバッファ回路２４から受けた基準電圧ＶｒｅｆＮ０を基準電圧ＶｒｅｆＮとして出力し、バーンイン試験時は電流電圧変換回路１３から受けた基準電圧Ｖｒｅｆ０を基準電圧ＶｒｅｆＮとして出力する。

ディテクタ回路８３は、基準電圧ＶｒｅｆＮおよび負電圧分割電圧ＶｎｅｇＤｉｖを比較し、比較結果に基づいて負電圧検出信号ＶｎｅｇＤｅｔをＨレベルまたはＬレベルに切り換え、クロック発生回路８１へ出力する。

クロック発生回路８１は、一般的なリング発振器であり、ディテクタ回路８３から出力される負電圧検出信号ＶｎｅｇＤｅｔがＨレベルの場合にはクロックＣＬＫを生成し、Ｌレベルの場合にはクロックＣＬＫの生成を停止する。

ポンプ回路８４は、クロック発生回路８１から出力されるクロックＣＬＫに応じてポンプ動作を行ない、負電圧Ｖｎｅｇを生成する。

図１８は、本発明の第２の実施の形態に係るＶｒｅｆＮ切換回路の構成を示す回路図である。

同図を参照して、ＶｒｅｆＮ切換回路２１は、トランスファゲートＧ７３〜Ｇ７４と、インバータＧ７１〜Ｇ７２とを含み、ロジック用薄膜トランジスタで構成されている。

まず、通常動作時について説明する。通常動作時においては、ＬレベルのＶｎｅｇバーンイン指令がＶｒｅｆＮ切換回路２１に入力され、バーンイン信号ＶｎｅｇＧｎｄはＧＮＤレベル（Ｌレベル）に設定される。このため、トランスファゲートＧ７４がオフ状態となり、トランスファゲートＧ７３がオン状態となる。したがって、基準電圧ＶｒｅｆＮ０が基準電圧Ｖｒｅｆとして出力される。

次に、バーンイン試験時について説明する。バーンイン試験時においては、ＨレベルのＶｎｅｇバーンイン指令がＶｒｅｆＮ切換回路２１に入力され、バーンイン信号ＶｎｅｇＧｎｄがＶｄｄＬレベル（Ｈレベル）に設定される。このため、トランスファゲートＧ７３がオフ状態となり、トランスファゲートＧ７４がオン状態となる。したがって、基準電圧Ｖｒｅｆ０が基準電圧Ｖｒｅｆとして出力される。

次に、基準電圧ＶｒｅｆＮ、負電圧Ｖｎｅｇおよび外部電源電圧ＶｄｄＴの関係について説明する。

電流電圧変換回路１３から出力される基準電圧Ｖｒｅｆ０は、以下の式で表わされる。
Ｖｒｅｆ０＝ＶｄｄＴ／２・・・（１）
分圧回路８２から出力される負電圧分割電圧ＶｎｅｇＤｉｖは、以下の式で表わされる。

ＶｎｅｇＤｉｖ＝ＶｄｄＴ／２＋Ｖｎｅｇ／２・・・（２）
また、Ｖｎｅｇ内部電源発生回路ＰＧ＿Ｎでは、ディテクタ回路８３において基準電圧ＶｒｅｆＮおよび負電圧分割電圧ＶｎｅｇＤｉｖが比較され、比較結果に応じてポンプ回路８４から出力される負電圧Ｖｎｅｇが変化し、ポンプ回路８４から出力された負電圧Ｖｎｅｇが分圧回路８２に入力されることから、負電圧Ｖｎｅｇの帰還回路が形成されている。したがって、以下の式が成り立つ。

ＶｒｅｆＮ＝ＶｎｅｇＤｉｖ・・・（３）
式（２）および式（３）より、負電圧Ｖｎｅｇは以下の式で表わされる。

Ｖｎｅｇ＝２×ＶｒｅｆＮ−ＶｄｄＴ・・・（４）
通常動作時、ＶｒｅｆＮバッファ回路２４は、たとえば電流電圧変換回路１３から受けた基準電圧Ｖｒｅｆ０から所定値だけ小さい電圧を出力する。この所定値をＶｄｉｆｆとすると、式（１）よりＶｒｅｆＮは以下の式で表わされる。

ＶｒｅｆＮ＝ＶｄｄＴ／２−Ｖｄｉｆｆ・・・（５）
式（４）に式（５）を代入すると、負電圧Ｖｎｅｇは以下の式で表わされる。

Ｖｎｅｇ＝−２×Ｖｄｉｆｆ・・・（６）
式（６）より、本発明の第２の実施の形態に係る半導体装置では、通常動作時において、外部電源電圧ＶｄｄＴの電圧値に依存しない一定電圧の負電圧Ｖｎｅｇを生成することができる。

一方、バーンイン試験時、ＶｒｅｆＮバッファ回路２４は、電流電圧変換回路１３から受けた基準電圧Ｖｒｅｆ０を基準電圧Ｖｒｅｆとして出力するため、式（１）よりＶｒｅｆＮは以下の式で表わされる。

ＶｒｅｆＮ＝ＶｄｄＴ／２・・・（７）
式（４）に式（７）を代入すると、負電圧Ｖｎｅｇは以下の式で表わされる。

Ｖｎｅｇ＝２×ＶｄｄＴ／２−ＶｄｄＴ＝０・・・（８）
式（８）より、本発明の第２の実施の形態に係る半導体装置では、バーンイン試験時において、外部電源電圧ＶｄｄＴの電圧値に依存せずにＶｎｅｇ電圧供給線に接地電圧ＧＮＤを供給することができる。

ここで、本発明の第２の実施の形態に係る半導体装置では、通常動作時の外部電源電圧ＶｄｄＴが１.２Ｖであり、昇圧電圧Ｖｐｐが１.６Ｖであり、負電圧Ｖｎｅｇが−０.６Ｖであり、負電圧分割電圧ＶｎｅｇＤｉｖが−０．３Ｖであり、基準電圧Ｖｒｅｆ０が０.６Ｖであり、ＶｒｅｆＰが０.８Ｖであり、基準電圧ＶｒｅｆＮが０.３Ｖであり、基準電圧ＶｒｅｆＢが０.６Ｖであり、基準電圧ＶｒｅｆＣが０.７５Ｖであると仮定する。

この場合、通常動作時においてＶｎｅｇ＝−０．６Ｖとするためには、式（６）より、Ｖｄｉｆｆ＝０．３Ｖに設定すればよい。また、バーンイン試験時においてＶｎｅｇ＝０Ｖとするためには、式（１）より、Ｖｒｅｆ０＝０．９５Ｖに設定すればよい。

図１９は、通常動作時およびバーンイン試験時における、図１０において点線の丸印で囲んだトランジスタの各電圧を示す図である。図２０は、通常動作時およびバーンイン試験時における、図１０において一点鎖線の丸印で囲んだトランジスタの各電圧を示す図である。

本発明の第２の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｎｅｇ電圧供給線に負電圧Ｖｎｅｇの代わりに接地電圧ＧＮＤを供給する。したがって、Ｖｐｐ＃＋|Ｖｎｅｇ|＝２．３Ｖ＋０Ｖ＝２.３Ｖの電圧がＰチャネルＭＯＳトランジスタＭｐ１１のゲートおよびドレイン間、ならびにドレインおよびソース間に印加される。したがって、通常動作時と同様の電圧供給動作をバーンイン試験時に行なう構成と比べてＰチャネルＭＯＳトランジスタＭｐ１１に対する高電界のストレスを緩和することができる。

また、本発明の第１の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｐｐ＃＋|Ｖｎｅｇ|＝２．３Ｖ＋０Ｖ＝２.３Ｖの電圧がＮチャネルＭＯＳトランジスタＭ１４のゲートおよびドレイン間、ならびにゲートおよびソース間に印加される。したがって、通常動作時と同様の電圧供給動作をバーンイン試験時に行なう構成と比べてＮチャネルＭＯＳトランジスタＭ１４に対する高電界のストレスを緩和することができる。

したがって、本発明の第２の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｎｅｇ電圧供給線に負電圧Ｖｎｅｇの代わりに接地電圧ＧＮＤをメモリマクロに供給する、すなわちメモリマクロに供給する昇圧電圧Ｖｐｐ（正電圧）および負電圧Ｖｎｅｇの電圧差を小さくすることにより、たとえばロウデコーダ３３Ｌにおける各トランジスタに対する高電界のストレスを緩和する。したがって、本発明の第２の実施の形態に係る半導体装置では、第１の実施の形態に係る半導体装置と同様に、バーンイン試験等の不良検出試験においてトランジスタのゲート酸化膜等が破壊されることを防ぐことができる。また、不良検出試験において外部電源電圧ＶｄｄＴを高く設定することができるため、試験時間を短縮し、かつ初期不良品を十分に除去することができる。すなわち、本発明の第２の実施の形態に係る半導体装置では、不良検出試験を適切に行なうことができる。

また、ＶｒｅｆＮ切換回路２１は、通常動作時のバーンイン信号ＶｎｅｇＧｎｄがＬレベルとなる論理回路構成である。このような構成により、バーンイン信号ＶｎｅｇＧｎｄの電源レベル（たとえば、ＶｄｄＬ）およびＶｒｅｆＮ切換回路２１の電源レベル（たとえば、ＶｄｄＴ）が異なる（ＶｄｄＬ＜ＶｄｄＴ）場合にも、インバータＧ７１にリーク電流が流れることを防ぐことができる。

なお、本発明の第２の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｎｅｇ電圧供給線に負電圧Ｖｎｅｇの代わりに接地電圧ＧＮＤをメモリマクロに供給する構成であるとしたが、これに限定するものではない。バーンイン試験時、負電圧Ｖｎｅｇよりも絶対値の小さい負電圧をメモリマクロに供給する構成であれば、メモリマクロに供給する昇圧電圧Ｖｐｐおよび負電圧Ｖｎｅｇの電圧差を小さくすることが可能である。さらに、バーンイン試験時、負電圧Ｖｎｅｇよりも絶対値の小さい負電圧と、昇圧電圧Ｖｐｐよりも絶対値の小さい正電圧とをメモリマクロに供給する構成とすることも可能である。

また、バーンイン試験時、負電圧Ｖｎｅｇの代わりにメモリマクロに供給される電圧を、外部から半導体装置に供給される接地電圧ＧＮＤとする構成により、負電圧Ｖｎｅｇより絶対値の小さい負電圧を発生する回路を別途備える必要がなくなり、半導体装置の構成の簡易化を図ることができる。

＜第３の実施の形態＞
本実施の形態は、第２の実施の形態に係る半導体装置に対して、ポンプ数切換機能を追加した半導体装置に関する。以下で説明する内容以外の構成および動作は第２の実施の形態に係る半導体装置と同様である。

図２１は、本発明の第３の実施の形態に係るポンプ数切換機能付Ｖｎｅｇバーンイン回路の構成を概略的に示す図である。

同図を参照して、ポンプ数切換機能付Ｖｎｅｇバーンイン回路５１＿ＮＰは、ＶｒｅｆＮ切換回路２１と、ＶｒｅｆＮ切換制御回路２３＿ＮＰとを含む。

ＶｒｅｆＮ切換制御回路２３＿ＮＰは、Ｖｎｅｇバーンイン指令およびＶｎｅｇカット指令に基づいて、バーンイン信号ＶｎｅｇＧｎｄ、カット信号ＶｎｅｇＣｕｔおよびカット信号ＶｎｅｇＣｕｔ＿ＢＩを出力する。

Ｖｎｅｇ内部電源発生回路ＰＧ１＿Ｎ〜ＰＧ６＿Ｎがそれぞれ駆動するＶｎｅｇ電圧供給線は共通に接続されている。電源回路部ＰＳ１におけるＶｎｅｇ内部電源発生回路ＰＧ１＿Ｎは、メモリマクロＡ１〜Ａ６に負電圧Ｖｎｅｇを供給することが可能である。また、カット信号ＶｎｅｇＣｕｔがＶｎｅｇ内部電源発生回路ＰＧ１＿Ｎに出力され、カット信号ＶｎｅｇＣｕｔ＿ＢＩがＶｎｅｇ内部電源発生回路ＰＧ２＿Ｎ〜ＰＧ６＿Ｎに出力される。

まず、通常動作時について説明する。通常動作時においては、Ｖｎｅｇカット指令およびＶｎｅｇバーンイン指令が非活性状態となり、ＶｎｅｇＣｕｔ信号およびＶｎｅｇＣｕｔ＿ＢＩ信号は、Ｌレベルに設定される。このため、Ｖｎｅｇ内部電源発生回路ＰＧ１＿Ｎ〜ＰＧ６＿Ｎは、それぞれメモリマクロＡ１〜Ａ６に負電圧Ｖｎｅｇを供給する。

次に、バーンイン試験時について説明する。バーンイン試験時においては、Ｖｎｅｇバーンイン指令が活性化される。ここで、ＶｎｅｇＣｕｔ＿ＢＩ信号は、Ｖｎｅｇカット指令およびＶｎｅｇバーンイン指令の論理和であるため、Ｈレベルに設定される。そうすると、Ｖｎｅｇ内部電源発生回路ＰＧ２＿Ｎ〜ＰＧ６＿Ｎは負電圧Ｖｎｅｇの供給を停止し、Ｖｎｅｇ内部電源発生回路ＰＧ１＿ＮのみがメモリマクロＡ１〜Ａ６に負電圧Ｖｎｅｇを供給する状態となる。

ここで、バーンイン試験時は通常動作時の外部電源電圧ＶｄｄＴと比べて電圧値の大きい外部電源電圧ＶｄｄＴ＃をメモリマクロに供給するため、外部電源電圧ＶｄｄＴ＃で駆動されるＶｎｅｇ内部電源発生回路ＰＧ１＿Ｎ〜ＰＧ６＿Ｎを通常動作時と同様に動作させると、負電圧Ｖｎｅｇの電圧変動およびリプルが大きくなり、トランジスタのゲート酸化膜等に初期故障を顕在化させるストレスを掛けることができず、初期不良品を十分に除去できない可能性がある。また、バーンイン試験時は一般的に半導体装置を低周波数で動作させるので、Ｖｎｅｇ内部電源発生回路ＰＧ＿Ｎの電流供給能力は通常動作時の数分の１で十分である。

そこで、本発明の第３の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｎｅｇ内部電源発生回路ＰＧ２＿Ｎ〜ＰＧ６＿Ｎが負電圧Ｖｎｅｇの供給を停止し、Ｖｎｅｇ内部電源発生回路ＰＧ１＿ＮのみがメモリマクロＡ１〜Ａ６に負電圧Ｖｎｅｇを供給する。したがって、本発明の第３の実施の形態に係る半導体装置では、バーンイン試験時に負電圧Ｖｎｅｇを供給するＶｎｅｇ内部電源発生回路ＰＧ＿Ｎの数を最適化し、負電圧Ｖｎｅｇの電圧変動およびリプルを最小限に抑えることができる。

＜第４の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置に対して、バーンイン試験時、セルプレート電圧を変更する半導体装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る半導体装置と同様である。

図２２は、図９に示すメモリセルの一部を抜粋した図である。図２３は、通常動作時およびバーンイン試験時における、ストレージノード−Ｖｃｐ間電圧の遷移状態を示す図である。

最初に、通常動作時と同様の電圧供給動作をバーンイン試験時に行なった場合について説明する。なお、本発明の第４の実施の形態に係る半導体装置では、通常動作時の外部電源電圧ＶｄｄＴが１.２Ｖであり、昇圧電圧Ｖｐｐが１.６Ｖであり、負電圧Ｖｎｅｇが−０.６Ｖであり、基準電圧Ｖｒｅｆ０が０.６Ｖであり、ＶｒｅｆＰが０.８Ｖであり、基準電圧ＶｒｅｆＮが０.３Ｖであり、基準電圧ＶｒｅｆＢが０.６Ｖであり、基準電圧ＶｒｅｆＣが０.７５Ｖであると仮定して説明する。

図２２および図２３を参照して、通常動作時においては、後述する図２４に示すＶｃｐ内部電源発生回路ＰＧ１＿Ｃは、メモリセルキャパシタのセルプレート電圧である中間電圧Ｖｃｐとして、外部電源電圧ＶｄｄＴを５／８倍した５／８×ＶｄｄＴをメモリセルキャパシタに供給する。このため、Ｈデータに対応する電荷が格納されているメモリセルキャパシタには、ＶｄｄＴ（Ｈデータ）−Ｖｃｐ＝ＶｄｄＴ−５／８×ＶｄｄＴ＝３／８×ＶｄｄＴ＝０．４５Ｖのストレージノード−Ｖｃｐ間電圧が印加され、Ｌデータに対応する電荷が格納されているメモリセルキャパシタには、Ｖｃｐ−ＧＮＤ（Ｌデータ）＝５／８×ＶｄｄＴ＝０．７５Ｖのストレージノード−Ｖｃｐ間電圧が印加される。

ここで、バーンイン試験時においては通常動作時の外部電源電圧ＶｄｄＴと比べて電圧値の大きい１．９Ｖの外部電源電圧ＶｄｄＴ＃が半導体装置に供給されるが、前述のようにメモリセルキャパシタには外部電源電圧ＶｄｄＴ＃より低い電圧しか印加されないため、初期不良品を十分に除去できない可能性がある。しかしながら、メモリセルキャパシタに初期故障を顕在化させるストレスをかけるために、バーンイン試験時の外部電源電圧ＶｄｄＴ＃をさらに高くすると、外部電源電圧ＶｄｄＴ＃が供給されるメモリマクロ等におけるロジック用薄膜トランジスタにさらに過大なストレスが掛かり、トランジスタのゲート酸化膜等が破壊されてしまう場合がある。

また、バーンイン試験時には通常動作時とは電圧値の異なる中間電圧Ｖｃｐを外部から与え、メモリセルキャパシタに初期故障を顕在化させるストレスをかけることでバーンイン試験時間を短縮することが考えられるが、バーンイン試験用の中間電圧Ｖｃｐを供給するためのパッドを備える必要があり、回路規模および面積が増大してしまう。

そこで、本発明の第４の実施の形態に係る半導体装置においては、バーンイン試験時、中間電圧Ｖｃｐの代わりに外部電源電圧ＶｄｄＴ＃をメモリマクロに供給することにより、メモリセルキャパシタに高電界ストレスをかける。以下、本発明の第４の実施の形態に係る半導体装置がバーンイン試験を行なう構成および動作について説明する。

図２４は、本発明の第４の実施の形態に係るＶｃｐバーイン回路およびその周辺回路の構成を示す図である。

同図を参照して、Ｖｃｐバーンイン回路５１＿Ｃは、Ｖｃｐ切換制御回路２３＿Ｃと、Ｖｃｐ切換回路２２＿Ｃとを含む。Ｖｃｐ切換回路２２＿Ｃは、電源回路部ＰＳ１にのみ配置される。電源回路部ＰＳ１〜ＰＳ６は、Ｖｃｐ内部電源発生回路ＰＧ１＿Ｃ〜ＰＧ６＿Ｃを含む。Ｖｃｐ内部電源発生回路ＰＧ＿Ｃは、図２に示す中間電圧発生回路１５の一部に相当する。

Ｖｃｐ切換制御回路２３＿Ｃは、Ｖｐｐ切換制御回路２３＿Ｐと同様に、Ｖｃｐバーンイン指令およびＶｃｐカット指令に基づいて、バーンイン信号ＶｃｐＶｄｄ、バーンイン信号ＶｃｐＧｎｄおよびカット信号ＶｃｐＣｕｔを出力する。

図２５は、本発明の第４の実施の形態に係るＶｃｐ切換回路の構成を示す回路図である。図２６は、バーンイン信号と、Ｖｃｐ電圧供給線に供給される電圧との関係を示す図である。

同図を参照して、Ｖｃｐ切換回路２２＿Ｃは、ＰチャネルＭＯＳトランジスタ（スイッチトランジスタ）Ｍｐ８１と、ＮチャネルＭＯＳトランジスタ（スイッチトランジスタ）Ｍ８１と、インバータＧ８１〜Ｇ８２と、ＡＮＤゲートＧ８３〜Ｇ８５とを含み、ロジック用薄膜トランジスタで構成している。

Ｖｃｐ切換制御回路２３＿Ｃからのバーンイン信号ＶｃｐＶｄｄがＡＮＤゲートＧ８３〜Ｇ８４に入力される。Ｖｃｐ切換制御回路２３＿Ｃからのバーンイン信号ＶｃｐＧｎｄがＡＮＤゲートＧ８３およびＧ８５に入力される。ＡＮＤゲートＧ８３の出力がインバータＧ８１の入力に接続される。インバータＧ８１の出力がＡＮＤゲートＧ８４〜Ｇ８５に接続される。ＡＮＤゲートＧ８４の出力がインバータＧ８２の入力に接続される。インバータＧ８２の出力がＰチャネルＭＯＳトランジスタＭｐ８１のゲートに接続される。ＡＮＤゲートＧ８５の出力がＮチャネルＭＯＳトランジスタＭ８１のゲートに接続される。ＰチャネルＭＯＳトランジスタＭｐ８１のドレインおよびＮチャネルＭＯＳトランジスタＭ８１のドレインの接続点にＶｃｐ電圧供給線が接続される。ＰチャネルＭＯＳトランジスタＭｐ８１のソースが外部電源電圧ＶｄｄＴに接続される。ＮチャネルＭＯＳトランジスタＭ８１のソースが接地電圧に接続される。

まず、通常動作時について説明する。図２５および図２６を参照して、通常動作時においては、バーンイン信号ＶｃｐＶｄｄおよびＶｃｐＧｎｄはＧＮＤレベルに設定される。このため、インバータＧ８２の出力がＶｄｄＴレベルとなり、ＡＮＤゲートＧ８５の出力がＧＮＤレベルとなり、ＰチャネルＭＯＳトランジスタＭｐ８１およびＮチャネルＭＯＳトランジスタＭ８１がオフ状態となる。また、ＶｄｄＴ＞Ｖｃｐであるため、ＰチャネルＭＯＳトランジスタＭｐ８１のバックゲートはＶｄｄＴに接続されている。したがって、Ｖｃｐ電圧供給線と外部電源電圧ＶｄｄＴおよび接地電圧ＧＮＤとが電気的に分離される。また、Ｖｃｐ電圧供給線にはＶｃｐ内部電源発生回路ＰＧ＿Ｃによって中間電圧Ｖｃｐが供給される。

一方、バーンイン試験時においては、バーンイン信号ＶｃｐＶｄｄまたはＶｃｐＧｎｄがＶｄｄＬレベル（Ｈレベル）に設定される。バーンイン信号ＶｃｐＶｄｄがＶｄｄＬレベルに設定された場合にはインバータＧ８２の出力がＧＮＤレベルとなり、ＰチャネルＭＯＳトランジスタＭｐ８１がオン状態となる。したがって、Ｖｃｐ電圧供給線にはＶｃｐ切換回路２２＿Ｃによって外部電源電圧ＶｄｄＴが供給される。

また、バーンイン信号ＶｃｐＧｎｄがＶｄｄＬレベルに設定された場合にはＡＮＤゲートＧ８５の出力がＶｄｄＴレベルとなり、ＮチャネルＭＯＳトランジスタＭ８１がオン状態となる。したがって、Ｖｃｐ電圧供給線にはＶｃｐ切換回路２２＿Ｃからの接地電圧ＧＮＤが供給される。

再び図２２および図２３を参照して、本発明の第４の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｃｐ電圧供給線に中間電圧Ｖｃｐの代わりに外部電源電圧ＶｄｄＴあるいは接地電圧ＧＮＤをメモリセルキャパシタに供給する。したがって、バーンイン信号ＶｃｐＶｄｄがＶｄｄＬレベルに設定された場合には、Ｌデータに対応する電荷が格納されているメモリセルキャパシタに１．９Ｖのストレージノード−Ｖｃｐ間電圧が印加される。また、バーンイン信号ＶｃｐＧｎｄがＶｄｄＬレベルに設定された場合には、Ｈデータに対応する電荷が格納されているメモリセルキャパシタに１．９Ｖのストレージノード−Ｖｃｐ間電圧が印加される。したがって、通常動作時と同様の電圧供給動作をバーンイン試験時に行なう構成と比べてメモリセルキャパシタに対して高電界ストレスをかけることができる。

再び図２５を参照して、ＡＮＤゲートＧ８３およびインバータＧ８１はＥＸＯＲ回路に相当し、フェイルセーフ回路Ｇ８６を構成する。すなわち、誤ってバーンイン信号ＶｃｐＶｄｄおよびＶｃｐＧｎｄの両方が同時に活性化した場合でも、ＰチャネルＭＯＳトランジスタＭｐ８１およびＮチャネルＭＯＳトランジスタＭ８１はオン状態とならず、外部電源電圧ＶｄｄＴおよび接地電圧ＧＮＤ間に貫通電流が流れることを防ぐことができる。

さらに、Ｖｃｐ切換回路２２＿Ｃは、通常動作時のバーンイン信号ＶｃｐＶｄｄおよびＶｃｐＧｎｄがＬレベルとなる論理回路構成である。このような構成により、バーンイン信号ＶｃｐＶｄｄおよびＶｃｐＧｎｄの電源レベル（たとえば、ＶｄｄＬ）およびＶｃｐ切換回路２２＿Ｃの電源レベル（たとえば、ＶｄｄＴ）が異なる（ＶｄｄＬ＜ＶｄｄＴ）場合にも、ＡＮＤゲートＧ８３〜Ｇ８５にリーク電流が流れることを防ぐことができる。

図２７は、本発明の第４の実施の形態に係るＶｃｐ内部電源発生回路の構成を示す回路図である。

同図を参照して、Ｖｃｐ内部電源発生回路は、ＰチャネルＭＯＳトランジスタＭｐ９１〜Ｍｐ９８と、ＮチャネルＭＯＳトランジスタＭ９１〜Ｍ９８と、インバータＧ９１とを含む。

基準電圧ＶｒｅｆＣがＮチャネルＭＯＳトランジスタＭ９１のゲートと、ＰチャネルＭＯＳトランジスタＭｐ９７のゲートとに入力される。カット信号ＶｃｐＣｕｔがインバータＧ９１と、ＰチャネルＭＯＳトランジスタＭｐ９６のゲートと、ＮチャネルＭＯＳトランジスタＭ９６のゲートとに入力される。インバータＧ９１の出力がＰチャネルＭＯＳトランジスタＭｐ９１のゲートと、ＮチャネルＭＯＳトランジスタＭ９３のゲートとに接続される。定電流ＶＰＣＯＮがＰチャネルＭＯＳトランジスタＭｐ９５のゲートに入力される。定電流ＶＮＣＯＮがＮチャネルＭＯＳトランジスタＭ９４のゲートに入力される。ＰチャネルＭＯＳトランジスタＭｐ９１〜Ｍｐ９２のドレインと、ＰチャネルＭＯＳトランジスタＭｐ９４のゲートと、ＮチャネルＭＯＳトランジスタＭ９１のドレインとが接続される。ＰチャネルＭＯＳトランジスタＭｐ９２のゲートと、ＰチャネルＭＯＳトランジスタＭｐ９３のゲートおよびドレインと、ＮチャネルＭＯＳトランジスタＭ９２のドレインとが接続される。ＮチャネルＭＯＳトランジスタＭ９１〜Ｍ９２のソースと、ＮチャネルＭＯＳトランジスタＭ９３のドレインとが接続される。ＮチャネルＭＯＳトランジスタＭ９３のソースと、ＮチャネルＭＯＳトランジスタＭ９４のドレインとが接続される。ＰチャネルＭＯＳトランジスタＭｐ９５のドレインと、ＰチャネルＭＯＳトランジスタＭｐ９６のソースとが接続される。ＰチャネルＭＯＳトランジスタＭｐ９６のドレインと、ＰチャネルＭＯＳトランジスタＭｐ９７〜Ｍｐ９８のソースとが接続される。ＰチャネルＭＯＳトランジスタＭｐ９７のドレインと、ＮチャネルＭＯＳトランジスタＭ９６〜Ｍ９７のドレインと、ＮチャネルＭＯＳトランジスタＭ９５のゲートとが接続される。ＮチャネルＭＯＳトランジスタＭ９７のゲートと、ＮチャネルＭＯＳトランジスタＭ９８のゲートおよびドレインと、ＰチャネルＭＯＳトランジスタＭｐ９８のドレインとが接続される。ＰチャネルＭＯＳトランジスタＭｐ９４のドレインおよびＮチャネルＭＯＳトランジスタＭ９５のドレインの接続点にＶｃｐ電圧供給線が接続される。

ＰチャネルＭＯＳトランジスタＭｐ９１〜Ｍｐ９５のソースが外部電源電圧ＶｄｄＴに接続される。ＮチャネルＭＯＳトランジスタＭ９４〜Ｍ９８のソースが接地電圧に接続される。

カット信号ＶｃｐＣｕｔがＨレベルの場合には、ＰチャネルＭＯＳトランジスタＭｐ９１のゲートにＬレベルの信号が供給され、ＰチャネルＭＯＳトランジスタＭｐ９４のゲートにＨレベルの信号が供給されるため、ＰチャネルＭＯＳトランジスタＭｐ９４はオフ状態となる。また、カット信号ＶｃｐＣｕｔがＨレベルの場合には、ＮチャネルＭＯＳトランジスタＭ９６のゲートにＨレベルの信号が供給され、ＮチャネルＭＯＳトランジスタＭ９５のゲートにＬレベルの信号が供給されるため、ＮチャネルＭＯＳトランジスタＭ９５はオフ状態となる。このような構成により、バーンイン試験時、Ｖｃｐ内部電源発生回路ＰＧ＿Ｃの出力と外部電源電圧ＶｄｄＴまたは接地電圧ＧＮＤとがＶｃｐ電圧供給線において衝突することを防ぐことができる。

以上より、本発明の第４の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｃｐ電圧供給線に中間電圧Ｖｃｐの代わりに外部電源電圧ＶｄｄＴあるいは接地電圧ＧＮＤをメモリセルキャパシタに供給する、すなわちメモリセルキャパシタに供給する中間電圧Ｖｃｐより高い電圧かまたは低い電圧をメモリセルキャパシタに供給する。より詳細には、メモリセルキャパシタがＬデータに対応する電荷を蓄積している場合にストレージノードと反対側の共通電極に外部電源電圧ＶｄｄＴを供給する。また、メモリセルキャパシタがＨデータに対応する電荷を蓄積している場合にストレージノードと反対側の共通電極に接地電圧ＧＮＤを供給する。このような構成により、メモリセルキャパシタに外部電源電圧ＶｄｄＴレベルの高電界ストレスをかけることができ、メモリセルキャパシタのゲート酸化膜に初期故障を顕在化させるストレスを掛けることができるため、バーンイン試験に要する時間を短縮し、かつ初期不良品を十分に除去することができる。すなわち、本発明の第４の実施の形態に係る半導体装置では、本発明の第１の実施の形態に係る半導体装置と同様に、不良検出試験を適切に行なうことができる。

さらに、Ｖｃｐ切換回路２２＿Ｃはロジック用薄膜トランジスタで構成されているため、従来のような厚膜トランジスタで構成されるロジック混載メモリ回路に比べて、単位面積当たりの電流駆動能力が大きく、レイアウト面積削減が可能である。また、Ｖｃｐ切換回路２２＿Ｃは外部電源電圧ＶｄｄＴのロジック用低電源で駆動されているため、厚膜トランジスタ用の高電源およびロジック用の低電源の電源投入順序によるラッチアップならびに回路誤動作等の問題に対する構成が不要となる。

ここで、メモリセルにおいて、中間電圧Ｖｃｐと、ＰチャネルＭＯＳトランジスタのＮウェル基板に印加される外部電源電圧ＶｄｄＴ間の異物による高抵抗ショートにより、スタンバイ電流が数ｍＡ（通常は、数ｕＡ）流れる場合があるという実デバイスでの評価結果が得られている。また、中間電圧Ｖｃｐは、薄膜トランジスタで形成されるメモリセルキャパシタのゲート電圧として使用されているため、薄膜トランジスタのゲートリーク等によるオフリーク電流が大きい。特に、バーンイン試験時のようにメモリセルに高電圧が印加されている状態では、オフリーク電流がさらに大きくなる。したがって、バーンイン試験時に供給電流が不足しないようにするため、Ｖｃｐ切換回路２２＿Ｃにおけるスイッチングトランジスタのサイズは、オフリーク電流に対応できる値とすることが望ましい。

図２８は、第１、第２および第４の実施の形態に係る半導体装置の通常動作時およびバーンイン試験時における、外部から供給される電圧および内部回路で発生する電圧の遷移状態をまとめて示す図である。

同図を参照して、本発明の第１の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｐｐ電圧供給線に昇圧電圧Ｖｐｐ（２．３Ｖ）の代わりに外部電源電圧ＶｄｄＴ（１．９Ｖ）を供給する。また、本発明の第２の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｎｅｇ電圧供給線に負電圧Ｖｎｅｇ（−０．６Ｖ）の代わりに接地電圧ＧＮＤ（０Ｖ）をする。また、本発明の第４の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｃｐ電圧供給線に中間電圧Ｖｃｐ（約１．１９Ｖ）の代わりに外部電源電圧ＶｄｄＴ（１．９Ｖ）あるいは接地電圧ＧＮＤ（０Ｖ）を供給する。

＜第５の実施の形態＞
本実施の形態は、第４の実施の形態に係る半導体装置に対して、バーンイン試験時、メモリセルに対する制御内容を追加した半導体装置に関する。以下で説明する内容以外の構成および動作は第４の実施の形態に係る半導体装置と同様である。

図２９は、本発明の第５の実施の形態に係るＶｂｌ経由Ｖｃｐバーンイン回路およびその周辺回路の構成を示す図である。

同図を参照して、Ｖｂｌ経由Ｖｃｐバーンイン回路５１＿ＣＢＬは、図２４に示すＶｃｐバーンイン回路５１＿Ｃに対して、さらに、Ｖｂｌ切換回路２２＿Ｂを含む。メモリマクロは、さらに、ＮチャネルＭＯＳトランジスタ（ＢＬＥＱトランジスタ）Ｍ１０１〜Ｍ１０２を含む。電源回路部ＰＳは、Ｖｂｌ内部電源発生回路ＰＧ＿Ｂを含む。Ｖｂｌ内部電源発生回路ＰＧ＿Ｂは、図２に示す中間電圧発生回路１５の一部に相当する。

Ｖｂｌ切換回路２２＿Ｂは、Ｖｃｐ切換制御回路２３＿Ｃから供給されるバーンイン信号ＶｃｐＶｄｄおよびＶｃｐＧｎｄに基づいて、Ｖｂｌ内部電源発生回路ＰＧ＿Ｂからの中間電圧ＶｂｌまたはＶｃｐ切換回路２２＿Ｃからの電圧Ｖｃｐ＿ＢＩをＶｂｌ電圧供給線に供給する。

図３０は、本発明の第５の実施の形態に係るＶｂｌ切換回路の構成を示す回路図である。

同図を参照して、Ｖｂｌ切換回路２２＿Ｂは、トランスファゲートＧ１０４〜Ｇ１０５と、ＯＲゲートＧ１０１と、インバータＧ１０２〜Ｇ１０３とを含み、ロジック用薄膜トランジスタで構成されている。

まず、通常動作時について説明する。通常動作時においては、バーンイン信号ＶｃｐＶｄｄおよびＶｃｐＧｎｄはＧＮＤレベルに設定される。このため、トランスファゲートＧ１０５がオフ状態となり、トランスファゲートＧ１０４がオン状態となる。したがって、Ｖｂｌ内部電源発生回路ＰＧ＿Ｂからの中間電圧ＶｂｌがＶｂｌ電圧供給線に供給される。

次に、バーンイン試験時について説明する。バーンイン試験時においては、バーンイン信号ＶｃｐＶｄｄまたはＶｃｐＧｎｄがＶｄｄＬレベルに設定される。このため、トランスファゲートＧ１０４がオフ状態となり、トランスファゲートＧ１０５がオン状態となる。したがって、Ｖｃｐ切換回路２２＿Ｃからの外部電源電圧ＶｄｄＴまたは接地電圧ＧＮＤがＶｂｌ電圧供給線に供給される。

バーンイン試験時、メモリマクロにおける制御回路３５は、昇圧電圧Ｖｐｐレベルのプリチャージ信号ＢＬＥＱをＢＬＥＱトランジスタＭ１０１〜Ｍ１０２のゲートに出力する。また、制御回路３５は、ロウデコーダ３３Ｌを制御して、ワード線ＷＬに負電圧Ｖｎｅｇを供給する。

そうすると、ＢＬＥＱトランジスタＭ１０１〜Ｍ１０２がオン状態となり、アクセストランジスタＭｐ２１〜Ｍｐ２２がオン状態となるため、メモリセルキャパシタＣ２１〜Ｃ２２に同一論理レベルのデータが書き込まれる。すなわち、Ｖｂｌ切換回路２２＿Ｂからの外部電源電圧ＶｄｄＴまたは接地電圧ＧＮＤがビット線ＢＬおよびビット線ＺＢＬを介してメモリセルキャパシタＣ２１〜Ｃ２２に供給され、メモリセルキャパシタＣ２１〜Ｃ２２に同一論理レベルに対応する電荷が蓄積される。

ここで、本発明の第４の実施の形態に係る半導体装置では、バーンイン試験時、Ｖｃｐ電圧供給線に外部電源電圧ＶｄｄＴまたは接地電圧ＧＮＤを供給することにより、メモリセルキャパシタに高電界ストレスをかける構成である。しかしながら、メモリセルがツインセル構造の場合には、メモリセルキャパシタＣ２１〜Ｃ２２には通常の相補データが格納される。このため、Ｖｃｐ電圧供給線に外部電源電圧ＶｄｄＴを供給すると、Ｌデータが格納されているメモリセルキャパシタにのみストレスが掛かり、反対に、Ｖｃｐ電圧供給線に接地電圧ＧＮＤを供給すると、Ｈデータが格納されているメモリセルキャパシタにのみストレスが掛かる。したがって、本発明の第４の実施の形態に係る半導体装置では、いずれのメモリセルキャパシタにも高電界ストレスを掛けるために、Ｖｃｐ電圧供給線に外部電源電圧ＶｄｄＴおよび接地電圧ＧＮＤを別々に供給する必要があり、バーンイン試験時間が長くなってしまうという問題点がある。

しかしながら、本発明の第５の実施の形態に係る半導体装置では、メモリセルキャパシタＣ２１〜Ｃ２２に同一論理レベルのデータを書き込むことができ、バーイン試験時間を短縮することができる。したがって、本発明の第５の実施の形態に係る半導体装置では、バーンイン試験を効率的に行なうことができる。

＜第６の実施の形態＞
本実施の形態は、第４の実施の形態に係る半導体装置に対して、バーンイン試験時、メモリセルに対する制御内容を追加した半導体装置に関する。以下で説明する内容以外の構成および動作は第４の実施の形態に係る半導体装置と同様である。

図９を参照して、バーンイン試験時、バーンイン信号ＶｃｐＶｄｄがＶｄｄＬレベルに設定された場合には、メモリマクロにおける制御回路３５は、アクセストランジスタＭｐ２１およびＭｐ２２をオン状態とするために、ロウデコーダ３３Ｌを制御して、メモリアレイ３１における全メモリセルに対応するワード線ＷＬに負電圧Ｖｎｅｇを供給する。そして、制御回路３５は、センスアンプ部３２を制御して、メモリアレイ３１における全メモリセルに対して所定周期でＬレベルのデータを書き込む、すなわち、メモリセルキャパシタＣ２１〜Ｃ２２にＬレベルに対応する電荷を蓄積する。

一方、バーンイン試験時、バーンイン信号ＶｃｐＧｎｄがＶｄｄＬレベルに設定された場合には、メモリマクロにおける制御回路３５は、センスアンプ部３２を制御して、メモリアレイ３１における全メモリセルに対して所定周期でＨレベルのデータを書き込む、すなわち、メモリセルキャパシタＣ２１〜Ｃ２２にＨレベルに対応する電荷を蓄積する。この場合、制御回路３５は、ロウデコーダ３３Ｌを制御して、メモリアレイ３１における全メモリセルに対応するワード線ＷＬに接地電圧ＧＮＤを供給する。これは、メモリセルキャパシタにＨデータが格納されている場合、キャパシタリークを抑制するためにはワード線ＷＬに接地電圧ＧＮＤを供給すれば十分だからである。

ここで、バーンイン試験時、データ書き込みが行なわれたメモリセルキャパシタに蓄えられている電荷が時間の経過とともに流出してキャパシタリーク電流が流れ、メモリセルキャパシタに対してかけられているストレスが緩和されてしまう場合がある。これは、特にオン状態とするためのゲート電圧が小さい薄膜トランジスタの場合に問題となる。しかしながら、本発明の第６の実施の形態に係る半導体装置では、制御回路３５が、バーンイン試験時、メモリアレイ３１における全メモリセルに対して所定周期で所定論理レベルのデータを書き込む。このような構成により、メモリセルキャパシタに対してかけられているストレスが緩和されてしまうことを防ぐことができ、バーンイン試験を安定して行なうことができる。

なお、本発明の第６の実施の形態に係る半導体装置では、制御回路３５は、センスアンプ部３２を制御して、メモリアレイ３１における全メモリセルに対して所定周期で所定論理レベルのデータを書き込む構成としたが、これに限定するものではない。半導体装置が第５の実施の形態に係る半導体装置と同様の構成を備え、制御回路３５が、バーンイン試験時、昇圧電圧Ｖｐｐレベルのプリチャージ信号ＢＬＥＱをＢＬＥＱトランジスタＭ１０１〜Ｍ１０２のゲートに出力し、また、Ｖｂｌ切換回路２２＿Ｂが、外部電源電圧ＶｄｄＴまたは接地電圧ＧＮＤをＢＬＥＱトランジスタＭ１０１〜Ｍ１０２に出力する。このような構成により、メモリセルキャパシタＣ２１〜Ｃ２２に同一論理レベルのデータを書き込むことでバーイン試験時間を短縮することができるとともに、バーンイン試験を安定して行なうことができる。

また、本発明の第６の実施の形態に係る半導体装置では、制御回路３５は、メモリアレイ３１における全メモリセルに対してデータ書き込みを行ない、ワード線ＷＬに所定電圧を供給する構成としたが、メモリアレイ３１における全メモリセルでなくても、一部の複数個のメモリセルに対してこれらの制御を行なう構成であってもよい。

＜第７の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置に対して、電圧変換回路を追加した半導体装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る半導体装置と同様である。

図３１は、本発明の第７の実施の形態に係るＶｐｐバーイン回路およびその周辺回路の構成を示す図である。

同図を参照して、Ｖｐｐバーンイン回路５１＿ＰＣＮＶは、図１３に示すＶｐｐバーンイン回路５１＿Ｐに対して、Ｖｐｐ切換制御回路２３＿Ｐの代わりにＶｐｐ切換制御回路２３＿ＰＺを含み、さらに、電圧変換回路ＣＮＶ１Ｂを含む。電源回路部ＰＳ１〜ＰＳ６は、図１３に示す電源回路部ＰＳ１〜ＰＳ６に対して、さらに、電圧変換回路ＣＮＶ１Ａ〜ＣＮＶ６Ａを含む。

Ｖｐｐ切換制御回路２３＿ＰＺは、Ｖｐｐカット指令およびＶｐｐバーンイン指令に基づいて、相補のカット信号ＶｐｐＣｕｔおよびＺＶｐｐＣｕｔならびに相補のバーンイン信号ＶｐｐＶｄｄおよびＺＶｐｐＶｄｄを出力する。

図３２は、本発明の第７の実施の形態に係る電圧変換回路の構成を示す回路図である。同図を参照して、電圧変換回路ＣＮＶは、ＰチャネルＭＯＳトランジスタＭｐ１１１〜Ｍｐ１１２と、ＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１２と、インバータＧ１１１〜Ｇ１１２とを含む。

ＮチャネルＭＯＳトランジスタＭ１１１のゲートにカット信号ＶｐｐＣｕｔまたはバーンイン信号ＶｐｐＶｄｄが入力される。ＮチャネルＭＯＳトランジスタＭ１１２のゲートにカット信号ＺＶｐｐＣｕｔまたはバーンイン信号ＺＶｐｐＶｄｄが入力される。ＮチャネルＭＯＳトランジスタＭ１１１のドレインにＰチャネルＭＯＳトランジスタＭｐ１１１のドレインと、ＰチャネルＭＯＳトランジスタＭｐ１１２のゲートとが接続される。ＮチャネルＭＯＳトランジスタＭ１１２のドレインにＰチャネルＭＯＳトランジスタＭｐ１１２のドレインと、ＰチャネルＭＯＳトランジスタＭｐ１１１のゲートと、インバータＧ１１１１の入力とが接続される。インバータＧ１１１の出力とインバータＧ１１２の入力とが接続される。インバータＧ１１２の出力が電圧変換回路ＣＮＶの出力となる。ＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１２のソースが接地電圧に接続される。ＰチャネルＭＯＳトランジスタＭｐ１１１〜Ｍｐ１１２のソースが外部電源電圧ＶｄｄＴに接続される。インバータＧ１１１〜Ｇ１１２の電源レベルは外部電源電圧ＶｄｄＴである。

インバータＧ１１２の出力信号の論理レベルは、入力される相補信号の論理レベルに対応して決まり、インバータＧ１１２の出力信号の電圧レベルは、入力される相補信号の電源レベルであるロジック用外部電源電圧ＶｄｄＬに関わらず外部電源電圧ＶｄｄＴとなる。すなわち、電圧変換回路ＣＮＶは、ロジック回路部用外部電源電圧ＶｄｄＬのレベルを有するバーンイン信号およびカット信号をメモリ用外部電源電圧ＶｄｄＴのレベルを有する信号に電圧変換する。

ここで、本発明の第１の実施の形態に係る半導体装置では、たとえば図１２に示すＶｐｐ切換回路２２＿Ｐにおいて、バーンイン試験時、バーンイン信号ＶｐｐＶｄｄがＶｄｄＬレベルに設定される。このため、バーンイン信号ＶｐｐＶｄｄの電源レベル（たとえば、ＶｄｄＬ）およびＶｐｐ切換回路２２＿Ｐの電源レベル（たとえば、ＶｄｄＴ）が異なる（ＶｄｄＬ＜ＶｄｄＴ）場合、インバータＧ３３にリーク電流が流れてしまう。

また、ウェハレベルバーンイン試験時は、一般的にロジック用外部電源電圧ＶｄｄＬ（たとえば、１.６Ｖ）およびメモリ用外部電源電圧ＶｄｄＴ（たとえば、２.４Ｖ）の電源電圧が大きく異なる。この場合、Ｖｐｐ切換回路２２＿Ｐの入力初段に配置されるインバータＧ３３のＰ／Ｎ比、すなわちインバータＧ３３におけるＰチャネルＭＯＳトランジスタのチャネル幅がＮチャネルＭＯＳトランジスタのチャネル幅と比べて大きいと、ＶｄｄＬレベルを有するバーイン信号ＶｐｐＶｄｄをＬレベルであるとインバータＧ３３が判断してしまい、Ｖｐｐ切換回路２２＿ＰからＶｐｐ電圧供給線に外部電源電圧ＶｄｄＴが出力されなくなってしまう。

しかしながら、本発明の第７の実施の形態に係る半導体装置では、電圧変換回路ＣＮＶが、ロジック回路部用外部電源電圧ＶｄｄＬのレベルを有するバーンイン信号Ｖｐｐをメモリ用外部電源電圧ＶｄｄＴのレベルを有する信号に電圧変換する。このような構成により、Ｖｐｐ切換回路２２＿Ｐにおけるリーク電流および誤動作を防ぐことができ、バーンイン試験時の消費電力を低減するとともに、安定してバーンイン試験を行なうことができる。

なお、本発明の第７の実施の形態に係る半導体装置では、昇圧電圧Ｖｐｐに関連する回路について、すなわちＶｐｐバーンイン回路およびＶｐｐ内部電源発生回路の前段に電圧変換回路ＣＮＶを配置する構成としたが、これに限定するものではない。負電圧Ｖｎｅｇおよび中間電圧Ｖｃｐに関連する回路について電圧変換回路ＣＮＶを配置する構成であってもよい。また、ロジック回路部３からメモリマクロまたは電源回路部ＰＳに出力される他の制御信号の電圧変換を行なう構成であってもよい。

なお、第１〜第７の実施の形態に係る半導体装置は、適宜組み合わせて実現することが可能である。

また、外部電源電圧ＶｄｄＴ、外部電源電圧ＶｄｄＬ、昇圧電圧Ｖｐｐ、バーンイン試験時の外部電源電圧ＶｄｄＴ＃および昇圧電圧Ｖｐｐ＃、負電圧Ｖｎｅｇ、中間電圧Ｖｃｐおよび中間電圧Ｖｂｌ等の電圧値はあくまで例示であるため、他の電圧値とすることも可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係る半導体装置の概念配置図である。本発明の第１の実施の形態に係る半導体装置の構成を示す図である。本発明の第１の実施の形態に係る定電流発生回路の構成を示す回路図である。本発明の第１の実施の形態に係る電流電圧変換回路の構成を示す回路図である。本発明の第１の実施の形態に係るメモリマクロの構成を概略的に示す図である。図５に示すロウカラムデコーダに含まれるロウデコーダの構成を概略的に示す図である。図６に示すサブロウデコーダＳＬＤおよびＷＬ制御回路の構成を詳細に示す図である。サブロウデコーダＳＬＤの主要信号のタイミング波形図である。データ１ビットに相当するメモリセルの構成を示す図である。図７に示すサブロウデコーダＳＬＤの一部を抜粋した図である。通常動作時およびバーンイン試験時における、図１０において点線の丸印で囲んだトランジスタの各電圧を示す図である。通常動作時およびバーンイン試験時における、図１０において一点鎖線の丸印で囲んだトランジスタの各電圧を示す図である。本発明の第１の実施の形態に係るＶｐｐバーイン回路およびその周辺回路の構成を示す図である。本発明の第１の実施の形態に係るＶｐｐ切換回路の構成を示す回路図である。本発明の第１の実施の形態に係るＶｐｐ内部電源発生回路の構成を詳細に示す図である。本発明の第２の実施の形態に係るＶｎｅｇバーイン回路およびその周辺回路の構成を示す図である。本発明の第２の実施の形態に係るＶｎｅｇ内部電源発生回路およびその周辺回路の構成を示す図である。本発明の第２の実施の形態に係るＶｒｅｆＮ切換回路の構成を示す回路図である。通常動作時およびバーンイン試験時における、図１０において点線の丸印で囲んだトランジスタの各電圧を示す図である。通常動作時およびバーンイン試験時における、図１０において一点鎖線の丸印で囲んだトランジスタの各電圧を示す図である。本発明の第３の実施の形態に係るポンプ数切換機能付Ｖｎｅｇバーンイン回路の構成を概略的に示す図である。図９に示すメモリセルの一部を抜粋した図である。通常動作時およびバーンイン試験時における、ストレージノード−Ｖｃｐ間電圧の遷移状態を示す図である。本発明の第４の実施の形態に係るＶｃｐバーイン回路およびその周辺回路の構成を示す図である。本発明の第４の実施の形態に係るＶｃｐ切換回路の構成を示す回路図である。バーンイン信号と、Ｖｃｐ電圧供給線に供給される電圧との関係を示す図である。本発明の第４の実施の形態に係るＶｃｐ内部電源発生回路の構成を示す回路図である。第１、第２および第４の実施の形態に係る半導体装置の通常動作時およびバーンイン試験時における、外部から供給される電圧および内部回路で発生する電圧の遷移状態をまとめて示す図である。本発明の第５の実施の形態に係るＶｂｌ経由Ｖｃｐバーンイン回路およびその周辺回路の構成を示す図である。本発明の第５の実施の形態に係るＶｂｌ切換回路の構成を示す回路図である。本発明の第７の実施の形態に係るＶｐｐバーイン回路およびその周辺回路の構成を示す図である。本発明の第７の実施の形態に係る電圧変換回路の構成を示す回路図である。

符号の説明

３ロジック回路部、４電源スタンバイ回路、１２定電流発生回路、１３電流電圧変換回路、１４基準電圧バッファ回路、１５中間電圧発生回路、２１ＶｒｅｆＮ切換回路、２２Ｖｐｐ／Ｖｃｐ切換回路、２２＿ＰＶｐｐ切換回路、２２＿ＢＶｂｌ切換回路、２３切換制御回路、２３＿Ｐ，２３＿ＰＺＶｐｐ切換制御回路、２３＿Ｎ，２３＿ＮＰＶｒｅｆＮ切換制御回路、２３＿ＣＶｃｐ切換制御回路、２４ＶｒｅｆＮバッファ回路、３１メモリアレイ、３２センスアンプ部、３３ロウカラムデコーダ、３３Ｌロウデコーダ、３４データパス、３５制御回路、４１ＷＬ制御回路、５１＿ＰＶｐｐバーンイン回路、５１＿ＮＰポンプ数切換機能付Ｖｎｅｇバーンイン回路、５１＿ＣＶｃｐバーンイン回路、５１＿ＣＢＬＶｂｌ経由Ｖｃｐバーンイン回路、５１＿ＰＣＮＶＶｐｐバーンイン回路、６１レベル変換回路、７１，８１クロック発生回路、７２，８２分圧回路、７３，８３ディテクタ回路、７４，８４ポンプ回路、Ａ１〜Ａ６メモリマクロ（メモリ部）、Ｇ１１，Ｇ３１〜Ｇ３３，Ｇ４１〜Ｇ４５，Ｇ６１〜Ｇ６３，Ｇ７１〜Ｇ７２，Ｇ８１〜Ｇ８２，Ｇ９１，Ｇ１０２〜Ｇ１０３，Ｇ１１１〜Ｇ１１２インバータ、Ｇ１２，Ｇ８３〜Ｇ８５ＡＮＤゲート、Ｇ１０１ＯＲゲート、Ｇ７３〜Ｇ７４，Ｇ１０４〜Ｇ１０５トランスファゲート、Ｇ８６フェイルセーフ回路、ＰＳ１〜ＰＳ６電源回路部、ＰＡＤ＿Ｖ，ＰＡＤ＿Ｇパッド、ＰＡＣＴ１〜ＰＡＣＴ６電源アクティブ回路、ＩＧ１〜ＩＧ６定電流発生回路、ＰＧ１〜ＰＧ６内部電源発生回路、Ｒ１，Ｒ１１〜Ｒ１８抵抗、Ｍ１〜Ｍ２，Ｍ１１〜Ｍ１６，Ｍ３１〜Ｍ３２，Ｍ４１〜Ｍ５２，Ｍ６１〜Ｍ６６，Ｍ９１〜Ｍ９８，Ｍ１１１〜Ｍ１１２ＮチャネルＭＯＳトランジスタ、Ｍｐ１，Ｍｐ１１〜Ｍｐ１５，Ｍｐ３２〜Ｍｐ３３，Ｍｐ４３〜Ｍｐ４８，Ｍｐ６１〜Ｍｐ７４，Ｍｐ９１〜Ｍｐ９８，Ｍｐ１１１〜Ｍｐ１１２ＰチャネルＭＯＳトランジスタ、Ｍｐ３１，Ｍｐ８１ＰチャネルＭＯＳトランジスタ（スイッチトランジスタ）、Ｍ８１ＮチャネルＭＯＳトランジスタ（スイッチトランジスタ）、Ｍ１０１〜Ｍ１０２ＮチャネルＭＯＳトランジスタ（ＢＬＥＱトランジスタ）、ＳＬＤ０〜ＳＬＤ３１サブロウデコーダ、ＷＬＤ０〜ＷＬＤ３１ＷＬ駆動回路、ＰＧ１＿Ｐ〜ＰＧ６＿ＰＶｐｐ内部電源発生回路、５１＿ＮＶｎｅｇバーンイン回路、ＰＧ１＿Ｎ〜ＰＧ６＿ＮＶｎｅｇ内部電源発生回路、ＰＧ１＿Ｃ〜ＰＧ６＿ＣＶｃｐ内部電源発生回路、ＰＧ＿ＢＶｂｌ内部電源発生回路、ＣＮＶ１Ａ〜ＣＮＶ６Ａ，ＣＮＶ１Ｂ電圧変換回路。

Claims

正電圧および接地電圧が外部から供給される第１の動作モードと、前記第１の動作モードよりも高い正電圧および接地電圧が外部から供給される第２の動作モードとを有する半導体装置であって、
データを記憶するメモリセルを含むメモリ部と、
前記メモリ部に第１の電圧および第２の電圧を供給する電源回路部とを備え、
前記メモリ部は、前記第１の電圧および前記第２の電圧に基づいて前記メモリセルに対してデータ書き込みまたはデータ読み出しを行ない、
前記電源回路部は、
前記外部から供給された正電圧および接地電圧に基づいて前記正電圧の昇圧電圧を発生する昇圧電圧発生回路と、
前記外部から供給された正電圧および接地電圧に基づいて負電圧を発生する負電圧発生回路と、
前記第１の動作モードにおいて前記昇圧電圧を前記第１の電圧とし、かつ前記負電圧を前記第２の電圧として前記メモリ部に供給し、前記第２の動作モードにおいて前記第１の動作モードと比べて前記第１の電圧および前記第２の電圧の電圧差を小さくする切換回路とを含む半導体装置。
前記切換回路は、前記第２の動作モードにおいて前記外部から供給された正電圧を前記第１の電圧とし、かつ前記負電圧を前記第２の電圧として前記メモリ部に供給する請求項１記載の半導体装置。
前記切換回路は、前記第２の動作モードにおいて前記昇圧電圧を前記第１の電圧とし、かつ前記外部から供給された接地電圧を前記第２の電圧として前記メモリ部に供給する請求項１記載の半導体装置。
前記メモリ部は、
前記メモリセルがデータ書き込み対象でなく、かつデータ読み出し対象でない場合には前記メモリセルに接続される電流線に前記第１の電圧を供給し、
前記メモリセルがデータ書き込み対象またはデータ読み出し対象である場合には前記メモリセルに接続される電流線に前記第２の電圧を供給する請求項１記載の半導体装置。
正電圧および接地電圧が外部から供給される第１の動作モードと、前記第１の動作モードよりも高い正電圧および接地電圧が外部から供給される第２の動作モードとを有する半導体装置であって、
データを記憶するメモリセルを含むメモリ部と、
前記メモリ部に電圧を供給する電源回路部とを備え、
前記メモリセルは、データの論理レベルに応じた電荷が蓄積され、共通電極を有する第１〜第２のメモリセルキャパシタを含み、
前記電源回路部は、
前記外部から供給された正電圧および接地電圧に基づいてセルプレート電圧を発生するセルプレート電圧発生回路と、
前記第１の動作モードにおいて前記第１〜第２のメモリセルキャパシタの共通電極に前記セルプレート電圧を供給し、前記第２の動作モードにおいて前記セルプレート電圧よりも高い電圧かまたは低い電圧を前記共通電極に供給するセルプレート電圧切換回路とを含む半導体装置。
前記セルプレート電圧切換回路は、前記第２の動作モードにおいて前記外部から供給された正電圧または接地電圧を前記共通電極に供給する請求項５記載の半導体装置。
前記メモリ部は、前記第２の動作モードにおいて、前記第１〜第２のメモリセルキャパシタに同一論理レベルに対応する電荷を蓄積する請求項５記載の半導体装置。
前記電源回路部は、さらに、
前記外部から供給された正電圧および接地電圧に基づいてプリチャージ電圧を発生するプリチャージ電圧発生回路を含み、
前記メモリ部は、さらに、
前記第１の動作モードにおいて前記第１〜第２のメモリセルキャパシタの共通電極以外の電極に前記プリチャージ電圧を供給し、前記第２の動作モードにおいて前記第１〜第２のメモリセルキャパシタの共通電極以外の電極に前記プリチャージ電圧よりも高い電圧かまたは低い電圧を供給するプリチャージ電圧切換回路を含む請求項７記載の半導体装置。
前記プリチャージ電圧切換回路は、前記第２の動作モードにおいて前記外部から供給された正電圧または接地電圧を前記第１〜第２のメモリセルキャパシタの共通電極以外の電極に供給する請求項８記載の半導体装置。
前記メモリ部は、データを記憶する複数個のメモリセルを含み、前記第２の動作モードにおいて、前記複数個のメモリセルにおける前記第１〜第２のメモリセルキャパシタに所定周期で所定論理レベルに対応する電荷を蓄積する請求項５記載の半導体装置。