JP6764331B2 - 電圧監視回路および半導体装置 - Google Patents

Description

本発明は、電圧監視回路および半導体装置に関し、例えば、自己診断機能を搭載した電圧監視回路および半導体装置に関する。

例えば、特許文献１には、ＬＶＤＳ（Low Voltage Differential Signaling）に基づきパワーダウンを解除する際に、２入力の電位差の０からプラスへの遷移を小さい動作電流（低消費電流）で検出し、その後のプラスからマイナスへの遷移を大きい動作電流で高速に検出するコンパレータ回路が示される。

特開２００７−３１５９３３号公報

近年、半導体装置の低電圧化が進んでいる。これに伴い、半導体装置では、電源電圧等の変動に対する動作マージンが小さくなっており、電源電圧等の変動を狭い範囲で管理することが求められている。そこで、半導体装置には、電源電圧等の変動を監視する電圧監視回路や、当該電圧監視回路によって異常が検出された際に、所定のエラー処理を行うエラー処理回路等が搭載される場合がある。

一方、例えば、車両用途を代表に、信頼性が要求される半導体装置では、機能安全の一つとして、前述した電圧監視回路やエラー処理回路等が正常に動作するか否かを診断するための自己診断機能が設けられる場合がある。当該自己診断機能を実現する方式の一つとして、電圧監視回路に含まれる比較回路に対して異常が検出される電位差を強制的に印加したのち、当該電位差を本来の電位差に戻すような方式が考えられる。

しかし、このような方式では、自己診断に要する時間が増大する恐れがあることが本発明者等によって見出された。具体的には、電位差を通常の電位差に戻すことで電圧監視回路を通常の動作状態に復帰させる際（すなわち、異常有りを検出した状態から異常無しを検出した状態に戻す際）に、長い時間を要する恐れがある。この時間は、前述したように、電源電圧等の管理範囲が狭くなり、これに伴い、通常の電位差が小さくなるほど長くなる。

後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態による電圧監視回路は、選択回路および比較回路を有し、監視対象電圧を第１の判定しきい値電圧と比較することで監視対象電圧のスペック違反の有無を検出し、かつ自己診断に際し、スペック違反有りの検出結果を強制的に出力可能となっている。選択回路は、第１の判定しきい値電圧と、監視対象電圧を基準に、第１の判定しきい値電圧とは逆極性の電圧である第２の判定しきい値電圧と、第１の判定しきい値電圧と同極性の電圧であり、かつそれよりも大きい電位差を備える第３の判定しきい値電圧の中のいずれかを選択する。比較回路は、選択回路で選択された選択電圧と監視対象電圧とを比較することで、スペック違反の有無を検出する。ここで、選択回路は、自己診断に際し、第１の判定しきい値電圧を初期状態として、順に、第２、第３、第１の判定しきい値電圧を選択する。

前記一実施の形態によれば、自己診断に要する時間を短縮可能になる。

本発明の実施の形態１による電圧監視回路の構成例を示す概略図である。 図１Ａの電圧監視回路における自己診断時の動作例を示す概略図である。 図１Ｂとは異なる動作例を示す概略図である。 図１Ａの電圧監視回路を拡張した構成例を示す概略図である。 図１Ａの電圧監視回路周りの詳細な構成例を示す回路図である。 本発明の実施の形態１による半導体装置の構成例を示す概略図である。 図４の電圧監視回路を用いた場合に生じる恐れがある問題点の一例を示す概略図である。 本発明の実施の形態２による電圧監視回路周りの詳細な構成例を示す回路図である。 図７の電圧監視回路における主要なトランジスタのサイズ関係の一例を示す模式図である。 本発明の実施の形態３による電圧監視回路の構成例を示す概略図である。 図９Ａの電圧監視回路における自己診断時の動作例を示す概略図である。 図９Ａの電圧監視回路の詳細な構成例を示す回路図である。 本発明の比較例として検討した電圧監視回路の構成例を示す概略図である。 図１１Ａの電圧監視回路における自己診断時の動作例を示す概略図である。 図１１Ａの電圧監視回路における比較回路の構成例を示す回路図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタと称す）にはゲートに丸印の記号を付すことで、ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタと称す）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《電圧監視回路（比較例）の概略および問題点》
まず、実施の形態１の電圧監視回路の説明に先立ち、比較例となる電圧監視回路について説明する。図１１Ａは、本発明の比較例として検討した電圧監視回路の構成例を示す概略図である。図１１Ａに示す電圧監視回路ＶＭＮＣ’には、監視対象電圧ＶＭＩに加えて、通常用の判定しきい値電圧ＶＪＤ＿Ｎと、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔとが入力される。通常用の判定しきい値電圧ＶＪＤ＿Ｎは、通常時に、監視対象電圧ＶＭＩの上限スペック違反や下限スペック違反といったスペック違反の有無を検出するための電圧である。一方、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは、自己診断の際に、電圧監視回路ＶＭＮＣ’に、スペック違反有りの検出結果を強制的に出力させるための電圧である。

当該電圧監視回路ＶＭＮＣ’は、選択回路ＳＥＬ４と、比較回路ＣＭＰ１とを備える。選択回路ＳＥＬ４は、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔと、通常用の判定しきい値電圧ＶＪＤ＿Ｎの中のいずれかを選択信号ＳＳ４に基づき選択する。比較回路ＣＭＰ１は、選択回路ＳＥＬ４で選択された選択電圧ＶＪＤＳと監視対象電圧ＶＭＩとを比較することで、監視対象電圧ＶＭＩのスペック違反の有無を検出し、その検出結果を表す出力信号ＣＭＯを出力する。

図１１Ｂは、図１１Ａの電圧監視回路における自己診断時の動作例を示す概略図である。図１１Ｂに示されるように、電圧監視回路ＶＭＮＣ’は、自己診断に際し、図示しない自己診断制御回路によって選択信号ＳＳ４が制御されることで、通常モードＭＤ１を初期状態として、順に、自己診断モードＭＤ２、通常モードＭＤ３に遷移する。これに応じて、選択回路ＳＥＬ４は、通常用の判定しきい値電圧ＶＪＤ＿Ｎを初期状態として、順に、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔ、通常用の判定しきい値電圧ＶＪＤ＿Ｎを選択する。

自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは、監視対象電圧ＶＭＩを基準として通常用の判定しきい値電圧ＶＪＤ＿Ｎとは逆極性の電圧である。図１１Ｂの例では、電圧監視回路ＶＭＮＣ’は、通常時（通常モード時）に、監視対象電圧ＶＭＩが通常用の判定しきい値電圧ＶＪＤ＿Ｎよりも低下したか否かを検出している。この場合、監視対象電圧ＶＭＩを基準として、通常用の判定しきい値電圧ＶＪＤ＿Ｎは負極側に設定され、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは正極側に設定される。

また、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは、監視対象電圧ＶＭＩを基準として十分な電位差が生じる値に設定される。その結果、比較回路ＣＭＰ１は、自己診断モードＭＤ２への遷移が行われた際に、出力信号ＣＭＯを‘Ｌ’レベルから‘Ｈ’レベルへ高速に推移させる。この出力信号ＣＭＯの‘Ｈ’レベルは、スペック違反（下限スペック違反）有りの検出結果を表し、‘Ｌ’レベルは、スペック違反無しの検出結果を表す。

その後、電圧監視回路ＶＭＮＣ’が自己診断モードＭＤ２から通常モードＭＤ３へ遷移すると、比較回路ＣＭＰ１は、出力信号ＣＭＯを‘Ｈ’レベルから‘Ｌ’レベルへ推移させる。しかし、図１１Ｂに示されるように、監視対象電圧ＶＭＩと通常用の判定しきい値電圧ＶＪＤ＿Ｎとの電位差Ｖｄが小さい場合、図１２で述べるように、出力信号ＣＭＯの‘Ｈ’レベルから‘Ｌ’レベルへの推移時間Ｔｔ１’が長くなる恐れがある。推移時間Ｔｔ１’が長くなると、これに制約されて、通常モードＭＤ３への実効的な復帰時間Ｔｒ１’も長くなる。

図１２は、図１１Ａの電圧監視回路における比較回路の構成例を示す回路図である。図１２に示す比較回路ＣＭＰ１は、差動増幅回路ＤＡＭＰ１と、その後段に縦続結合されるソース接地増幅回路ＡＭＰ１と、その出力を反転することで出力信号ＣＭＯを出力するインバータ回路ＩＮＶとを備える。差動増幅回路ＤＡＭＰ１は、差動対トランジスタとなるＮＭＯＳトランジスタＭＮ１，ＭＮ２と、差動増幅用の負荷電流源となる一対のＰＭＯＳトランジスタＭＰ１，ＭＰ２と、テール電流源となるＮＭＯＳトランジスタＭＮ３とを備える。ＰＭＯＳトランジスタＭＰ１，ＭＰ２は、電源電圧ＶＣＣ１とＮＭＯＳトランジスタＭＮ１，ＭＮ２との間にそれぞれ結合され、ＮＭＯＳトランジスタＭＮ３は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の共通ソースノードと、接地電源電圧ＧＮＤとの間に結合される。

ソース接地増幅回路ＡＭＰ１は、ソースが電源電圧ＶＣＣ１に結合され、差動増幅回路ＤＡＭＰ１の出力によって駆動されるＰＭＯＳトランジスタＭＰ４と、ソースが接地電源電圧ＧＮＤに結合され、増幅用の負荷電流源となるＮＭＯＳトランジスタＭＮ４とを備える。差動増幅回路ＤＡＭＰ１において、ＮＭＯＳトランジスタＭＮ１は、選択電圧ＶＪＤＳによって駆動され、ＮＭＯＳトランジスタＭＮ２は、監視対象電圧ＶＭＩによって駆動される。

ここで、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の相互コンダクタンスを“ｇｍ”、ＮＭＯＳトランジスタＭＮ１，ＭＮ２への差動入力電圧を、図１１Ｂに示した電位差Ｖｄとすると、差動増幅回路ＤＡＭＰ１の出力電流“Ｉ”は、“ｇｍ×Ｖｄ”となる。ソース接地増幅回路ＡＭＰ１のＰＭＯＳトランジスタＭＰ４のゲートは、この出力電流“Ｉ”で充放電され、ソース接地増幅回路ＡＭＰ１は、この充放電に伴いＰＭＯＳトランジスタＭＰ４のゲートの入力電圧振幅が所定の大きさに達すると、インバータ回路ＩＮＶの論理を反転させることができる。

この際に、ＰＭＯＳトランジスタＭＰ４のゲート容量を“Ｃｇ”、インバータ回路ＩＮＶの論理を反転させるのに必要なＰＭＯＳトランジスタＭＰ４のゲートの入力電圧振幅を“ΔＶｇ”、ＰＭＯＳトランジスタＭＰ４のゲート容量の充放電時間を“Ｔ”とすると、式（１）の関係が成り立つ。また、式（１）を変形して式（２）の関係が成り立つ。式（２）から判るように、インバータ回路ＩＮＶの論理を反転させるのに必要な充放電時間（すなわち、図１１Ｂの推移期間Ｔｔ１’）は、電位差Ｖｄが小さいほど長くなる。

Ｉ×Ｔ＝Ｃｇ×ΔＶｇ （１）
Ｔ＝（Ｃｇ×ΔＶｇ）／Ｉ＝（Ｃｇ×ΔＶｇ）／（ｇｍ×Ｖｄ） （２）
こうした中、仕様として求められる電位差Ｖｄは、前述したように、半導体装置の低電圧化等の流れを受け、益々小さくなってきている。また、通常用の判定しきい値電圧ＶＪＤ＿Ｎは、例えば、バンドギャップリファレンス回路等を含む基準電圧生成回路（図４参照）によって生成され、温度や電源電圧への依存性が低い電圧となる。しかし、通常用の判定しきい値電圧ＶＪＤ＿Ｎは、プロセスばらつきに応じて各半導体装置（半導体チップ）毎にばらつく場合がある。このようなばらつきを考慮すると、実際上の電位差Ｖｄは、さらに、小さくなる恐れがある。

そして、電位差Ｖｄが小さくなるほど、図１１Ｂに示した通常モードＭＤ３への実効的な復帰時間Ｔｒ１’は長くなり、実効的に通常モードＭＤ３へ復帰するまでは自己診断を完了できないため、自己診断に要する時間も長くなる。例えば、電位差Ｖｄが５０ｍＶ等の場合、復帰時間Ｔｒ１’は、数１０μｓ以下等が求められるのに対して、場合によっては、ｍｓオーダとなることがある。また、半導体装置の起動時に自己診断を行う場合、自己診断の長期化は、半導体装置の起動時間の増大を招くことになる。

《電圧監視回路（実施の形態１）の概略》
図１Ａは、本発明の実施の形態１による電圧監視回路の構成例を示す概略図である。図１１Ｂの推移時間Ｔｔ１’を短縮する方式として、例えば、（Ａ）比較回路ＣＭＰ１の動作電流を増加する方式や、（Ｂ）図１２のＰＭＯＳトランジスタＭＰ４のトランジスタサイズを小さくする方式等が考えられる。ただし、（Ａ）の方式は、消費電流が増大し、半導体チップ全体の消費電力の増大を招くことになる。（Ｂ）の方式は、ＰＭＯＳトランジスタＭＰ４における半導体チップ間での相対的な特性ばらつきの増大を招くため、半導体チップ間での判定しきい値電圧のばらつきに繋がる恐れがある。

そこで、（Ａ）や（Ｂ）の問題が生じない方式として、図１Ａの方式を用いることが有益となる。図１Ａに示す電圧監視回路ＶＭＮＣ１は、図１１Ａの構成例と比較して、さらに、ブースト用の判定しきい値電圧ＶＪＤ＿Ｂが入力される点が異なっている。ブースト用の判定しきい値電圧ＶＪＤ＿Ｂは、自己診断モードから通常モードへの遷移時に、比較回路ＣＭＰ１への入力電位差を一時的に拡大するための電圧である。

当該電圧監視回路ＶＭＮＣ１は、選択回路ＳＥＬ１と、比較回路ＣＭＰ１とを備える。選択回路ＳＥＬ１は、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔ、通常用の判定しきい値電圧ＶＪＤ＿Ｎ、およびブースト用の判定しきい値電圧ＶＪＤ＿Ｂの中のいずれかを選択信号ＳＳ１に基づき選択する。比較回路ＣＭＰ１は、例えば、図１２に示した回路で構成され、選択回路ＳＥＬ１で選択された選択電圧ＶＪＤＳと監視対象電圧ＶＭＩとを比較することで、監視対象電圧ＶＭＩのスペック違反の有無を検出し、その検出結果を表す出力信号ＣＭＯを出力する。

図１Ｂは、図１Ａの電圧監視回路における自己診断時の動作例を示す概略図である。図１Ｂに示されるように、電圧監視回路ＶＭＮＣ１は、自己診断に際し、図示しない自己診断制御回路によって選択信号ＳＳ１が制御されることで、通常モードＭＤ１を初期状態として、順に、自己診断モードＭＤ２ａ、ブーストモードＭＤ２ｂ、通常モードＭＤ３に遷移する。これに応じて、選択回路ＳＥＬ１は、通常用の判定しきい値電圧ＶＪＤ＿Ｎを初期状態として、順に、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔ、ブースト用の判定しきい値電圧ＶＪＤ＿Ｂ、通常用の判定しきい値電圧ＶＪＤ＿Ｎを選択する。

自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは、図１１Ｂの場合と同様に、監視対象電圧ＶＭＩを基準として通常用の判定しきい値電圧ＶＪＤ＿Ｎとは逆極性の電圧である。一方、ブースト用の判定しきい値電圧ＶＪＤ＿Ｂは、監視対象電圧ＶＭＩを基準として通常用の判定しきい値電圧ＶＪＤ＿Ｎと同極性の電圧であり、かつ通常用の判定しきい値電圧ＶＪＤ＿Ｎよりも大きい電位差を備える電圧である。

図１Ｂの例では、電圧監視回路ＶＭＮＣ１は、通常時（通常モード時）に、監視対象電圧ＶＭＩが通常用の判定しきい値電圧ＶＪＤ＿Ｎよりも低下したか否か（すなわち下限スペック違反の有無）を検出している。この場合、監視対象電圧ＶＭＩを基準として、通常用の判定しきい値電圧ＶＪＤ＿Ｎおよびブースト用の判定しきい値電圧ＶＪＤ＿Ｂは負極側に設定され、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは正極側に設定される。さらに、監視対象電圧ＶＭＩを基準として、ブースト用の判定しきい値電圧ＶＪＤ＿Ｂの電位差Ｖｂは、通常用の判定しきい値電圧ＶＪＤ＿Ｎの電位差Ｖｄよりも大きくなっている。

自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは、図１１Ｂの場合と同様に、監視対象電圧ＶＭＩを基準として十分な電位差が生じる値に設定される。その結果、比較回路ＣＭＰ１は、自己診断モードＭＤ２ａへの遷移が行われた際に、出力信号ＣＭＯを‘Ｌ’レベルから‘Ｈ’レベルへ高速に推移させる。その後、電圧監視回路ＶＭＮＣ１は、自己診断モードＭＤ２ａからブーストモードＭＤ２ｂへ遷移する。ブーストモードＭＤ２ｂでは、比較回路ＣＭＰ１へ十分な電位差Ｖｂが入力されるため、比較回路ＣＭＰ１は、ブーストモードＭＤ２ｂへの遷移に応じて、出力信号ＣＭＯを‘Ｈ’レベルから‘Ｌ’レベルへ高速に推移させる。その後、ブーストモードＭＤ２ｂから通常モードＭＤ３への遷移が行われると、比較回路ＣＭＰ１へ入力される選択電圧ＶＪＤＳは、ブースト用の判定しきい値電圧ＶＪＤ＿Ｂから通常用の判定しきい値電圧ＶＪＤ＿Ｎへ戻る。

このような構成および動作を用いると、図１Ｂに示されるように、通常モードへの復帰時間Ｔｒ１は、図１１Ｂの場合と異なり出力信号ＣＭＯの推移時間Ｔｔ１に制約されなくなる。その結果、電圧監視回路ＶＭＮＣ１は、選択信号ＳＳ１に応じてブーストモードＭＤ２ｂから通常モードＭＤ３へ遷移した時点で、実効的に通常モードＭＤ３へ復帰することができる。これにより、自己診断に要する時間を短縮可能になり、ひいては、半導体装置の起動時間を短縮することが可能になる。

なお、図１Ｂの電位差Ｖｂは、大きいほど推移時間Ｔｔ１を短縮することが可能になり、これに応じて、ブーストモードＭＤ２ｂの時間を短縮することで、通常モードＭＤ３への実効的な復帰時間Ｔｒ１も短縮することが可能になる。ただし、電位差Ｖｂが大き過ぎると、場合によっては、選択電圧ＶＪＤＳがブースト用の判定しきい値電圧ＶＪＤ＿Ｂから通常用の判定しきい値電圧ＶＪＤ＿Ｎへ戻る際に、オーバーシュート等が生じる恐れがあるため、これらのトレードオフで定められる。

図２は、図１Ｂとは異なる動作例を示す概略図である。図２において、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは、図１Ｂの場合と同様に、監視対象電圧ＶＭＩを基準として通常用の判定しきい値電圧ＶＪＤ＿Ｎとは逆極性の電圧である。また、ブースト用の判定しきい値電圧ＶＪＤ＿Ｂも、図１Ｂの場合と同様に、監視対象電圧ＶＭＩを基準として通常用の判定しきい値電圧ＶＪＤ＿Ｎと同極性の電圧であり、かつ通常用の判定しきい値電圧ＶＪＤ＿Ｎよりも大きい電位差を備える電圧である。

ただし、図２の例では、図１Ｂの場合と異なり、電圧監視回路ＶＭＮＣ１は、通常時（通常モード時）に、監視対象電圧ＶＭＩが通常用の判定しきい値電圧ＶＪＤ＿Ｎよりも上昇したか否か（すなわち上限スペック違反の有無）を検出している。この場合、監視対象電圧ＶＭＩを基準として、通常用の判定しきい値電圧ＶＪＤ＿Ｎおよびブースト用の判定しきい値電圧ＶＪＤ＿Ｂは正極側に設定され、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは負極側に設定される。

図３は、図１Ａの電圧監視回路を拡張した構成例を示す概略図である。図３に示す電圧監視回路ＶＭＮＣ２は、図１Ａに示した電圧監視回路を２個備えている。一方の電圧監視回路は、選択回路ＳＥＬ１ｕおよび比較回路ＣＭＰ１ｕを備え、他方の電圧監視回路は、選択回路ＳＥＬ１ｌおよび比較回路ＣＭＰ１ｌを備える。選択回路ＳＥＬ１ｕ，ＳＥＬ１ｌは、それぞれ、選択信号ＳＳ１ｕ，ＳＳ１ｌに基づいて選択動作を行い、選択電圧ＶＪＤＳｕ，ＶＪＤＳｌを出力する。

選択回路ＳＥＬ１ｌに入力される通常用の判定しきい値電圧ＶＪＤ＿Ｎｌは、監視対象電圧ＶＭＩよりも低電位であり、選択回路ＳＥＬ１ｕに入力される通常用の判定しきい値電圧ＶＪＤ＿Ｎｕは、監視対象電圧ＶＭＩよりも高電位である。これにより、選択回路ＳＥＬ１ｌおよび比較回路ＣＭＰ１ｌは、通常用の判定しきい値電圧ＶＪＤ＿Ｎｌに基づいて図１Ｂのような動作を行い、下限スペック違反の検出結果を表す出力信号ＣＭＯｌを出力する。一方、選択回路ＳＥＬ１ｕおよび比較回路ＣＭＰ１ｕは、通常用の判定しきい値電圧ＶＪＤ＿Ｎｕに基づいて図２のような動作を行い、上限スペック違反の検出結果を表す出力信号ＣＭＯｕを出力する。

《電圧監視回路（実施の形態１）周りの詳細》
図４は、図１Ａの電圧監視回路周りの詳細な構成例を示す回路図である。ここでは、図１Ｂの動作を行う電圧監視回路を例としている。図４において、基準電圧生成回路ＶＲＧは、バンドギャップレファレンス回路ＢＧＲと、差動増幅回路ＤＡＭＰ２と、ＰＭＯＳトランジスタＭＰ５と、抵抗素子Ｒｄ１と、選択回路ＳＥＬ２とを備え、自己診断用、通常用およびブースト用の各判定しきい値電圧（ＶＪＤ＿Ｔ，ＶＪＤ＿Ｎ，ＶＪＤ＿Ｂ）を生成する。

バンドギャップレファレンス回路ＢＧＲは、広く知られているように、ｐｎ接合の特性を利用して、温度や電源電圧に依存しないバンドギャップ電圧Ｖｂｇ（例えば、１．２Ｖ程度）を生成する。差動増幅回路ＤＡＭＰ２は、バンドギャップ電圧Ｖｂｇと、選択回路ＳＥＬ２からのフィードバック電圧Ｖｆとが一致するように、ＰＭＯＳトランジスタＭＰ５を駆動する。ＰＭＯＳトランジスタＭＰ５は、ソースが電源電圧ＶＣＣ２に結合され、差動増幅回路ＤＡＭＰ２によって駆動されることで、ドレインに基準電圧Ｖｒｅｆを生成する。抵抗素子Ｒｄ１は、基準電圧Ｖｒｅｆを適宜抵抗分圧する。

選択回路ＳＥＬ２は、トリミング信号ＴＲＭに基づいて、抵抗素子Ｒｄ１の抵抗分圧ノード（タップ）を適宜選択し、選択したタップの電圧をフィードバック電圧Ｖｆとして出力する。トリミング信号ＴＲＭの値は、半導体装置（半導体チップ）の製造段階で各半導体チップ毎に定められ、半導体チップ間でプロセスばらつきが生じた場合でも、基準電圧Ｖｒｅｆが共に同一の電圧値となるような値に定められる。抵抗素子Ｒｄ１は、この基準電圧Ｖｒｅｆを適宜抵抗分圧することで、自己診断用、通常用およびブースト用の各判定しきい値電圧（ＶＪＤ＿Ｔ，ＶＪＤ＿Ｎ，ＶＪＤ＿Ｂ）を生成する。

電圧監視回路ＶＭＮＣ１ａは、選択回路ＳＥＬ１ａと、コンデンサＣｖと、図１２に示したような比較回路ＣＭＰ１とを備える。コンデンサＣｖは、比較回路ＣＭＰ１のＮＭＯＳトランジスタＭＮ１のゲート電圧となる選択電圧ＶＪＤＳを保持する。選択回路ＳＥＬ１ａは、ここでは、ＣＭＯＳスイッチＣＳＷｔ，ＣＳＷｎ，ＣＳＷｂを備える。ＣＭＯＳスイッチＣＳＷｔ，ＣＳＷｎ，ＣＳＷｂは、それぞれ、自己診断用、通常用およびブースト用の各判定しきい値電圧（ＶＪＤ＿Ｔ，ＶＪＤ＿Ｎ，ＶＪＤ＿Ｂ）を、コンデンサＣｖに伝送するか否かを定める。

ＣＭＯＳスイッチＣＳＷｔ，ＣＳＷｎ，ＣＳＷｂを構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートは、図示は省略されているが、図１Ａに示した選択信号ＳＳ１によって制御される。例えば、通常用の判定しきい値電圧ＶＪＤ＿ＮをコンデンサＣｖに伝送する（言い換えれば選択電圧ＶＪＤＳとする）場合、選択信号ＳＳ１によって、ＣＭＯＳスイッチＣＳＷｎはオンに制御され、ＣＭＯＳスイッチＣＳＷｔ，ＣＳＷｂはオフに制御される。

《半導体装置の概略》
図５は、本発明の実施の形態１による半導体装置の構成例を示す概略図である。図５に示す半導体装置ＤＥＶは、一つの半導体チップで構成され、特に限定はされないが、車載用のマイクロコントローラチップ等である。半導体チップＤＥＶは、外部端子ＰＮ１〜ＰＮ６を含む複数の外部端子を備える。外部端子ＰＮ１，ＰＮ２，ＰＮ３，ＰＮ４には、それぞれ、電源電圧ＶＤＤ，ＶＣＣ，ＶＣＣ＿ＰＬＬ，ＶＣＣ＿ＳＹＳが供給される。外部端子ＰＮ５には、リセット信号ＲＳＴが入力され、外部端子ＰＮ６には、システムモード信号ＳＭＤが入力される。

半導体装置ＤＥＶは、電源管理ユニットＰＭＵと、電源生成ユニットＰＧＵと、ＰＬＬ（Phase Locked Loop）回路ＰＬＬＣと、フラッシュメモリＦＭＥＭと、ロジック回路ＬＧＣと、不揮発性メモリＲＡＭと、ＩＯ回路ＩＯＣとを備える。電源管理ユニットＰＭＵは、電源電圧ＶＣＣ＿ＳＹＳで動作し、半導体装置ＤＥＶ内で使用される各種電源を管理する。例えば、電源管理ユニットＰＭＵは、リセット信号ＲＳＴに応じたパワーオンリセットの制御や、システムモード信号ＳＭＤに応じた半導体装置ＤＥＶの省電力制御（例えば、各種回路ブロックの活性／不活性化の制御）等を行う。

電源生成ユニットＰＧＵは、図４に示したように、基準電圧生成回路ＶＲＧと、当該基準電圧生成回路ＶＲＧからの各種判定しきい値電圧が入力される複数の電圧監視回路ＶＭＮＣ１［１］〜ＶＭＮＣ１［３］とを備え、加えて、電源生成回路（レギュレータ回路）ＶＧＮ１〜ＶＧＮ３を備える。基準電圧生成回路ＶＲＧは、電源電圧ＶＣＣ＿ＳＹＳで動作する。電源生成回路ＶＧＮ１〜ＶＧＮ３は、基準電圧生成回路ＶＲＧからの所定の基準電圧と、外部端子からの電源電圧を受けて、各種内部電源電圧を生成する。ここでは、電源生成回路ＶＧＮ１は、電源電圧ＶＤＤを受けて不揮発性メモリＲＡＭ用の内部電源電圧ＶＤＤＩ＿ＲＡＭを生成する。電源生成回路ＶＧＮ２は、電源電圧ＶＣＣを受けて、フラッシュメモリＦＭＥＭ用の内部電源電圧ＶＣＣＩ＿ＦＭを生成する。電源生成回路ＶＧＮ３は、電源電圧ＶＣＣ＿ＰＬＬを受けて、ＰＬＬ回路ＰＬＬＣ用の内部電源電圧ＶＣＣＩ＿ＰＬＬを生成する。

電圧監視回路ＶＭＮＣ１［１］は、電源電圧ＶＤＤを監視し、電圧監視回路ＶＭＮＣ１［２］は、電源電圧ＶＣＣを監視し、電圧監視回路ＶＭＮＣ１［３］は、電源電圧ＶＣＣ＿ＰＬＬを監視する。ＰＬＬ回路ＰＬＬＣは、半導体装置ＤＥＶ内で必要とされる各種クロック信号を生成する。ロジック回路ＬＧＣは、電源電圧ＶＤＤで動作する。ロジック回路ＬＧＣには、フラッシュメモリＦＭＥＭや不揮発性メモリＲＡＭのデータを用いて所定のプログラム処理を行うＭＰＵ（Micro Processing Unit）や、システム全体の状態等を管理するシステム制御回路ＳＹＳＣ等が含まれる。不揮発性メモリＲＡＭは、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等である。ＩＯ回路ＩＯＣは、半導体装置ＤＥＶ外部との間の入出力インタフェースを担う。

このような構成において、例えば、電源管理ユニットＰＭＵは、自己診断制御回路を搭載している。電源管理ユニットＰＭＵ（自己診断制御回路）は、自己診断に際して、電圧監視回路ＶＭＮＣ１［１］〜ＶＭＮＣ１［３］内の各選択回路（例えば図４のＳＥＬ１ａ）を制御することで、当該選択回路に、通常用の判定しきい値電圧ＶＪＤ＿Ｎを初期状態として、図１Ｂに示したような順番で各判定しきい値電圧を選択させる。そして、電源管理ユニットＰＭＵは、電圧監視回路ＶＭＮＣ１［１］〜ＶＭＮＣ１［３］の検出結果（図４の出力信号ＣＭＯ）を受信する。

特に限定はされないが、具体的には、電源管理ユニットＰＭＵは、まず、リセット信号ＲＳＴに応じたパワーオンリセットの後、電圧監視回路ＶＭＮＣ１［１］の選択信号ＳＳ１を図１Ｂのように制御することで、電圧監視回路ＶＭＮＣ１［１］にスペック違反有りを検出させる。電源管理ユニットＰＭＵは、当該スペック違反有りの検出結果を受信し、ロジック回路ＬＧＣ内のシステム制御回路ＳＹＳＣにその旨を通知する。システム制御回路ＳＹＳＣは、当該通知を受けて、予め定められる所定のエラー処理を実行したのち、電源管理ユニットＰＭＵへ完了通知を行う。電源管理ユニットＰＭＵは、当該完了通知を受けて、例えば、次ぎの電圧監視回路ＶＭＮＣ１［２］を対象として、同様の自己診断を実行する。

ここで、例えば、電源電圧ＶＤＤは、１．２５Ｖ等であり、電源電圧ＶＣＣ＿ＳＹＳは、３．０Ｖ程度であり、電源電圧ＶＣＣ，ＶＣＣ＿ＰＬＬは、３．０Ｖ〜５．０Ｖ程度である。このような場合、特に、電源電圧ＶＤＤを狭い範囲で管理することが求められるため、少なくとも、電圧監視回路ＶＭＮＣ１［１］に対して、図１Ａの方式を適用することが望ましい。

例えば、電源電圧ＶＤＤは、１．２５Ｖ±０．０５Ｖの範囲等で管理され、下限スペック違反を検出する際の通常用の判定しきい値電圧ＶＪＤ＿Ｎは、１．２Ｖ−ΔＶ（ΔＶは、ばらつきマージン）等に設定される。この場合、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔは、例えば、１．５Ｖ等に設定され、ブースト用の判定しきい値電圧ＶＪＤ＿Ｂは、例えば、１．０Ｖ等に設定される。なお、他の電圧監視回路ＶＭＮＣ１［２］，ＶＭＮＣ１［３］に関しては、図１Ｂの電位差Ｖｄの値によっては、図１Ａの方式の代わりに図１１Ａの方式を適用することも可能である。

《実施の形態１の主要な効果》
以上、実施の形態１の電圧監視回路および半導体装置を用いることで、代表的には、自己診断に要する時間を短縮可能になり、ひいては、半導体装置ＤＥＶの起動時間を短縮可能になる。また、図１Ａで述べたように、このような効果を、消費電力を増大させずに、また、監視精度を十分に維持した状態で得ることが可能になる。

（実施の形態２）
《電圧監視回路（前提）の問題点》
図６は、図４の電圧監視回路を用いた場合に生じる恐れがある問題点の一例を示す概略図である。図６には、図１Ｂにおいて、ブーストモードＭＤ２ｂから通常モードＭＤ３へ遷移する際の状況が模式的に示されている。図６に示されるように、選択電圧ＶＪＤＳをブースト用の判定しきい値電圧ＶＪＤ＿Ｂから通常用の判定しきい値電圧ＶＪＤ＿Ｎに切り替えると、コンデンサＣｖの電荷の移動等に伴い、選択電圧ＶＪＤＳにオーバシュートやアンダーシュートといったノイズが生じ得る。その結果、図６に示されるように、比較回路ＣＭＰ１で誤検知が生じる恐れがある。

このノイズは、監視対象電圧ＶＭＩとブースト用の判定しきい値電圧ＶＪＤ＿Ｂとの間の電位差Ｖｂを小さくするほど抑制されるが、そうすると、図１Ｂでも述べたように、推移時間Ｔｔ１（復帰時間Ｔｒ１）が長くなる。また、当該ノイズは、図４の選択回路ＳＥＬ１ａおよび抵抗素子Ｒｄ１を介して、基準電圧Ｖｒｅｆにも重畳される。この場合、当該ノイズは、図５のように、基準電圧生成回路ＶＲＧを共用している複数の電源生成回路ＶＧＮ１〜ＶＧＮ３や複数の電圧監視回路ＶＭＮＣ１［１］〜ＶＭＮＣ１［３］に周り込み、これらの回路に悪影響を及ぼす恐れがある。具体的には、例えば、複数の電圧監視回路ＶＭＮＣ１［１］〜ＶＭＮＣ１［３］が並行して自己診断を行っている場合には、それらに誤検知が生じる恐れがあり、また、電源生成回路ＶＧＮ１〜ＶＧＮ３によって電源が供給されている起動済みの回路において、誤動作が生じる恐れがある。

《電圧監視回路（実施の形態２）周りの詳細》
図７は、本発明の実施の形態２による電圧監視回路周りの詳細な構成例を示す回路図である。図７に示す電圧監視回路ＶＭＮＣ１ｂは、図４の電圧監視回路ＶＭＮＣ１ａと比較して次ぎの２点が異なっている。１つ目の相違点として、図７の比較回路ＣＭＰ２は、図４の比較回路ＣＭＰ１におけるＮＭＯＳトランジスタＭＮ１の代わりに、３個のＮＭＯＳトランジスタＭＮ１ｔ，ＭＮ１ｎ，ＭＮ１ｂを備える。ＮＭＯＳトランジスタＭＮ１ｔ，ＭＮ１ｎ，ＭＮ１ｂは、ドレインノードが共通に結合される。ＮＭＯＳトランジスタＭＮ１ｔは、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔによって駆動され、ＮＭＯＳトランジスタＭＮ１ｎは、通常用の判定しきい値電圧ＶＪＤ＿Ｎによって駆動され、ＮＭＯＳトランジスタＭＮ１ｂは、ブースト用の判定しきい値電圧ＶＪＤ＿Ｂによって駆動される。

２つ目の相違点として、図７の比較回路ＣＭＰ２は、図４の選択回路ＳＥＬ１ａの代わりに、比較回路ＣＭＰ２内に選択回路ＳＥＬ１ｂを備えている。選択回路ＳＥＬ１ｂは、３個のスイッチ（ここでは共にＮＭＯＳトランジスタ）ＳＷｔ，ＳＷｎ，ＳＷｂを備える。３個のスイッチＳＷｔ，ＳＷｎ，ＳＷｂは、一端が共通に結合され、他端が３個のＮＭＯＳトランジスタＭＮ１ｔ，ＭＮ１ｎ，ＭＮ１ｂにそれぞれ結合される。すなわち、３個のスイッチＳＷｔ，ＳＷｎ，ＳＷｂは、それぞれ、３個のＮＭＯＳトランジスタＭＮ１ｔ，ＭＮ１ｎ，ＭＮ１ｂの電流経路に挿入される。選択回路ＳＥＬ１ｂは、例えば、通常用の判定しきい値電圧ＶＪＤ＿Ｎを選択する場合、スイッチＳＷｎをオンに制御し、残りのスイッチＳＷｔ，ＳＷｂをオフに制御する。

図７のような電圧監視回路ＶＭＮＣ１ｂを用いると、図６で述べたような電荷の移動が生じないため、ノイズを低減でき、電圧監視回路の誤検知を防止することが可能になる。また、基準電圧Ｖｒｅｆへのノイズの周り込みも生じないため、各電圧監視回路の誤検知や各回路の誤動作を防止することが可能になる。これらの結果、監視対象電圧ＶＭＩとブースト用の判定しきい値電圧ＶＪＤ＿Ｂとの間の電位差Ｖｂをより大きくできる場合があり、これに伴い、自己診断に要する時間をさらに短縮できる場合がある。

図８は、図７の電圧監視回路における主要なトランジスタのサイズ関係の一例を示す模式図である。図７の比較回路ＣＭＰ２では、図４のＮＭＯＳトランジスタＭＮ１を３個に分割したため、図４の場合と比較して、回路面積の増大が懸念される。そこで、各トランジスタのサイズを図８のように定めることが有益となる。図８には、各ＭＯＳトランジスタの簡略的なレイアウト構成が示され、この例では、各ＭＯＳトランジスタのトランジスタサイズは、必ずしも限定はされないが、ゲート長を同一としてゲート幅によって設定される。

図８において、通常用の判定しきい値電圧ＶＪＤ＿Ｎで駆動されるＮＭＯＳトランジスタＭＮ１ｎと、これと差動対トランジスタを構成するＮＭＯＳトランジスタＭＮ２は、共に同一サイズ（ゲート幅Ｗ１）に設定され、プロセスばらつきによる影響（すなわち監視電圧精度の低下）を抑制するため、ある程度大きいサイズに設定される。一方、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔで駆動されるＮＭＯＳトランジスタＭＮ１ｔと、ブースト用の判定しきい値電圧ＶＪＤ＿Ｂで駆動されるＮＭＯＳトランジスタＭＮ１ｂは、プロセスばらつきによる影響（すなわち監視電圧精度）は特に問題とならないため、両方共に、又は少なくとも一方は、ＮＭＯＳトランジスタＭＮ１ｎよりも小さいサイズに設定される。

この例では、ＮＭＯＳトランジスタＭＮ１ｔ，ＭＮ１ｂは、両方共にＮＭＯＳトランジスタＭＮ１ｎよりも小さいサイズに設定されている。図７および図８を参照して、ＮＭＯＳトランジスタＭＮ１ｔは、自己診断用の判定しきい値電圧ＶＪＤ＿Ｔによって、ドレインノードの電圧を‘Ｌ’レベルに放電できる駆動能力を備えていればよく、その範囲内で可能な限り小さいサイズ（ゲート幅Ｗ２）に設定される。

また、ＮＭＯＳトランジスタＭＮ１ｔが、強いオン状態によって、‘Ｈ’レベルのドレイン電圧を‘Ｌ’レベルに放電する役目を担うのに対して、ＮＭＯＳトランジスタＭＮ１ｂは、弱いオン状態によって、ＰＭＯＳトランジスタＭＰ１に‘Ｌ’レベルのドレイン電圧を‘Ｈ’レベルに充電させる役目を担う。このような役目に伴い、ＮＭＯＳトランジスタＭＮ１ｂは、ＮＭＯＳトランジスタＭＮ１ｔと比べて、特に駆動能力は必要とされない。したがって、ＮＭＯＳトランジスタＭＮ１ｂのサイズ（ゲート幅Ｗ３）は、ＮＭＯＳトランジスタＭＮ１ｔのサイズ（ゲート幅Ｗ２）よりも小さくてよい。

このようなトランジスタサイズの設定によって、例えば、ＮＭＯＳトランジスタＭＮ１ｔ，ＭＮ１ｎ，ＭＮ１ｂを全て同一サイズ（ゲート幅Ｗ１）で構成する場合と比べて回路面積を低減可能になり、図４の場合と比較しても、回路面積のオーバヘッドを十分に抑制できる。なお、スイッチＳＷｔ，ＳＷｎ，ＳＷｂを構成するＮＭＯＳトランジスタに関しては、例えば、共に、ゲート幅Ｗ１よりも大きいゲート幅等で構成すればよいが、場合によっては、前述したような役目に鑑みて、ＮＭＯＳトランジスタＭＮ１ｔ，ＭＮ１ｎ，ＭＮ１ｂの場合と同様のサイズ比を持たせることも可能である。

《実施の形態２の主要な効果》
以上、実施の形態２の電圧監視回路および半導体装置を用いることで、実施の形態１で述べた各種効果に加えて、さらに、電圧監視回路の誤検知や各種回路の誤動作を防止できることから、信頼性の向上が図れる。また、このような効果を、回路面積のオーバヘッドを抑制しつつ得ることが可能になる。

（実施の形態３）
《電圧監視回路（前提）の問題点》
例えば、図４に示したような基準電圧生成回路ＶＲＧを用いた場合、基準電圧生成回路ＶＲＧの電源電圧ＶＣＣ２を高くすることが困難となり、生成可能な最大の基準電圧Ｖｒｅｆの値が、例えば、２．０Ｖ程度といったように限られる場合がある。例えば、基準電圧生成回路ＶＲＧ自身の電源電圧ＶＣＣ２を、自身からの判定しきい値電圧を用いて監視する必要がある場合等で、このような事態が生じ得る。その結果、監視対象電圧が５．０Ｖ等といった高い電圧の場合の電圧監視が困難となる恐れがある。

《電圧監視回路（実施の形態３）の概略》
図９Ａは、本発明の実施の形態３による電圧監視回路の構成例を示す概略図である。図９Ａに示す電圧監視回路ＶＭＮＣ３は、図１Ａの方式と異なり、判定しきい値電圧ＶＪＤ側ではなく、監視対象電圧ＶＭＩ側を降圧しつつ推移させる方式を用いている。当該電圧監視回路ＶＭＮＣ３は、抵抗素子Ｒｄ２と、選択回路ＳＥＬ３と、比較回路ＣＭＰとを備える。抵抗素子Ｒｄ２は、監視対象電圧ＶＭＩを抵抗分圧することで、ブースト用の監視対象電圧ＶＭＩ＿Ｂ、通常用の監視対象電圧ＶＭＩ＿Ｎおよび自己診断用の監視対象電圧ＶＭＩ＿Ｔを生成する。この際には、抵抗素子Ｒｄ２の抵抗値を十分に高くすることで、監視対象電圧ＶＭＩ（例えば電源電圧）での電力消費を十分に抑制できる。

選択回路ＳＥＬ３は、ブースト用の監視対象電圧ＶＭＩ＿Ｂ、通常用の監視対象電圧ＶＭＩ＿Ｎおよび自己診断用の監視対象電圧ＶＭＩ＿Ｔの中のいずれかを選択する。比較回路ＣＭＰは、選択回路ＳＥＬ３で選択された選択電圧ＶＭＩＳと判定しきい値電圧ＶＪＤとを比較することで、スペック違反の有無を検出し、その検出結果を表す出力信号ＣＭＯを出力する。

図９Ｂは、図９Ａの電圧監視回路における自己診断時の動作例を示す概略図である。図９Ｂに示されるように、電圧監視回路ＶＭＮＣ３は、自己診断に際し、図示しない自己診断制御回路によって選択信号ＳＳ３が制御されることで、通常モードＭＤ１を初期状態として、順に、自己診断モードＭＤ２ａ、ブーストモードＭＤ２ｂ、通常モードＭＤ３に遷移する。これに応じて、選択回路ＳＥＬ３は、通常用の監視対象電圧ＶＭＩ＿Ｎを初期状態として、順に、自己診断用の監視対象電圧ＶＭＩ＿Ｔ、ブースト用の監視対象電圧ＶＭＩ＿Ｂ、通常用の監視対象電圧ＶＭＩ＿Ｎを選択する。

自己診断用の監視対象電圧ＶＭＩ＿Ｔは、判定しきい値電圧ＶＪＤを基準として通常用の監視対象電圧ＶＭＩ＿Ｎとは逆極性の電圧である。ブースト用の監視対象電圧ＶＭＩ＿Ｂは、判定しきい値電圧ＶＪＤを基準として通常用の監視対象電圧ＶＭＩ＿Ｎと同極性の電圧であり、かつ通常用の監視対象電圧ＶＭＩ＿Ｎよりも大きい電位差を備える電圧である。

図９Ｂの例では、電圧監視回路ＶＭＮＣ３は、図１Ｂの場合と同様に、通常時（通常モード時）に、監視対象電圧ＶＭＩ（すなわち通常用の監視対象電圧ＶＭＩ＿Ｎ）が判定しきい値電圧ＶＪＤよりも低下したか否か（すなわち下限スペック違反の有無）を検出している。この場合、判定しきい値電圧ＶＪＤを基準として、通常用の監視対象電圧ＶＭＩ＿Ｎおよびブースト用の監視対象電圧ＶＭＩ＿Ｂは正極側に設定され、自己診断用の監視対象電圧ＶＭＩ＿Ｔは負極側に設定される。さらに、判定しきい値電圧ＶＪＤを基準として、ブースト用の監視対象電圧ＶＭＩ＿Ｂの電位差Ｖｂは、通常用の監視対象電圧ＶＭＩ＿Ｎの電位差Ｖｄよりも大きくなっている。

《電圧監視回路（実施の形態３）の詳細》
図９Ａにおける選択回路ＳＥＬ３および比較回路ＣＭＰに、例えば、図４に示した選択回路ＳＥＬ１ａおよび比較回路ＣＭＰ１と同様の構成を適用すると、実施の形態２の場合と同様に、ノイズの問題が生じ得る。当該ノイズは、抵抗素子Ｒｄ２を介して監視対象電圧ＶＭＩ（例えば電源電圧）に回り込むため、当該電源電圧で動作する回路の誤動作を招く恐れがある。そこで、実施の形態２の場合と同様に、電圧監視回路ＶＭＮＣ３を図１０のような回路で構成することが有益となる。

図１０は、図９Ａの電圧監視回路の詳細な構成例を示す回路図である。図１０に示す電圧監視回路ＶＭＮＣ３ａは、抵抗素子Ｒｄ２および比較回路ＣＭＰ３を備え、図７の比較回路ＣＭＰ２の場合と同様に、比較回路ＣＭＰ３が選択回路ＳＥＬ１ｃを備える構成となっている。ただし、比較回路ＣＭＰ３は、比較回路ＣＭＰ２とは異なり、図１２のＮＭＯＳトランジスタＭＮ１ではなく、ＮＭＯＳトランジスタＭＮ２の代わりに３個のＮＭＯＳトランジスタＭＮ２ｔ，ＭＮ２ｎ，ＭＮ２ｂを備える。ＮＭＯＳトランジスタＭＮ２ｔ，ＭＮ２ｎ，ＭＮ２ｂは、ドレインノードが共通に結合される。ＮＭＯＳトランジスタＭＮ２ｔは、自己診断用の監視対象電圧ＶＭＩ＿Ｔによって駆動され、ＮＭＯＳトランジスタＭＮ２ｎは、通常用の監視対象電圧ＶＭＩ＿Ｎによって駆動され、ＮＭＯＳトランジスタＭＮ２ｂは、ブースト用の監視対象電圧ＶＭＩ＿Ｂによって駆動される。

選択回路ＳＥＬ１ｃは、３個のスイッチ（ここでは共にＮＭＯＳトランジスタ）ＳＷｔ，ＳＷｎ，ＳＷｂを備える。３個のスイッチＳＷｔ，ＳＷｎ，ＳＷｂは、一端が共通に結合され、他端が３個のＮＭＯＳトランジスタＭＮ２ｔ，ＭＮ２ｎ，ＭＮ２ｂにそれぞれ結合される。すなわち、３個のスイッチＳＷｔ，ＳＷｎ，ＳＷｂは、それぞれ、３個のＮＭＯＳトランジスタＭＮ２ｔ，ＭＮ２ｎ，ＭＮ２ｂの電流経路に挿入される。３個のＮＭＯＳトランジスタＭＮ２ｔ，ＭＮ２ｎ，ＭＮ２ｂや、３個のスイッチ（ＮＭＯＳトランジスタ）ＳＷｔ，ＳＷｎ，ＳＷｂのトランジスタサイズには、図８の場合のサイズ関係を適用できる。

《実施の形態３の主要な効果》
以上、実施の形態３の電圧監視回路および半導体装置を用いることで、実施の形態１や実施の形態２で述べた各種効果を、監視対象電圧ＶＭＩが高い場合であっても得ることが可能になる。なお、ここでは、下限スペック違反を検出する場合を例としたが、勿論、実施の形態１の場合と同様にして、上限スペック違反を検出することや、その両方を検出することも可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

《付記》
監視対象電圧を判定しきい値電圧と比較することで前記監視対象電圧のスペック違反の有無を検出し、かつ自己診断に際し、要求に応じてスペック違反有りの検出結果を出力可能な電圧監視回路と、
前記電圧監視回路を制御する自己診断制御回路と、
前記判定しきい値電圧を生成する基準電圧生成回路と、
を有し、一つの半導体チップで構成される半導体装置であって、
前記電圧監視回路は、
前記監視対象電圧を抵抗分圧することで、第１の監視対象電圧、第２の監視対象電圧および第３の監視対象電圧を生成する抵抗素子と、
前記第１の監視対象電圧、前記第２の監視対象電圧および前記第３の監視対象電圧の中のいずれかを選択する選択回路と、
前記選択回路で選択された選択電圧と前記判定しきい値電圧とを比較することで、前記スペック違反の有無を検出する比較回路と、
を有し、
前記自己診断制御回路は、前記自己診断に際して前記選択回路を制御することで、前記選択回路に、前記第１の監視対象電圧を初期状態として、順に、前記第２の監視対象電圧、前記第３の監視対象電圧、前記第１の監視対象電圧を選択させ、
前記第２の監視対象電圧は、前記判定しきい値電圧を基準として前記第１の監視対象電圧とは逆極性の電圧であり、
前記第３の監視対象電圧は、前記判定しきい値電圧を基準として前記第１の監視対象電圧と同極性の電圧であり、かつ前記第１の監視対象電圧よりも大きい電位差を備える、
半導体装置。

ＣＭＰ 比較回路
ＤＥＶ 半導体装置
ＭＤ１，ＭＤ３ 通常モード
ＭＤ２ａ 自己診断モード
ＭＤ２ｂ ブーストモード
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＰＧＵ 電源生成ユニット
ＰＭＵ 電源管理ユニット
ＰＮ 外部端子
Ｒｄ 抵抗素子
ＳＥＬ 選択回路
ＳＳ 選択信号
ＳＷ スイッチ
ＶＤＤ，ＶＣＣ 電源電圧
ＶＧＮ 電源生成回路
ＶＪＤ 判定しきい値電圧
ＶＪＤ＿Ｂ 判定しきい値電圧（ブースト用）
ＶＪＤ＿Ｎ 判定しきい値電圧（通常用）
ＶＪＤ＿Ｔ 判定しきい値電圧（自己診断用）
ＶＪＤＳ 選択電圧
ＶＭＩ 監視対象電圧
ＶＭＩ＿Ｂ 監視対象電圧（ブースト用）
ＶＭＩ＿Ｎ 監視対象電圧（通常用）
ＶＭＩ＿Ｔ 監視対象電圧（自己診断用）
ＶＭＩＳ 選択電圧
ＶＭＮＣ 電圧監視回路
ＶＲＧ 基準電圧生成回路

Claims (20)

1. 監視対象電圧を第１の判定しきい値電圧と比較することで前記監視対象電圧のスペック違反の有無を検出し、かつ自己診断に際し、要求に応じてスペック違反有りの検出結果を出力可能な電圧監視回路であって、
   前記第１の判定しきい値電圧は、前記監視対象電圧の上限スペック違反または下限スペック違反の有無を検出するための電圧であり、
   前記第１の判定しきい値電圧と、前記監視対象電圧を基準として前記第１の判定しきい値電圧とは逆極性の電圧である第２の判定しきい値電圧と、前記監視対象電圧を基準として前記第１の判定しきい値電圧と同極性の電圧であり、かつ前記監視対象電圧を基準として前記第１の判定しきい値電圧よりも大きい電位差を備える第３の判定しきい値電圧の中のいずれかを選択する選択回路と、
   前記選択回路で選択された選択電圧と前記監視対象電圧とを比較することで、前記スペック違反の有無を検出する比較回路と、
   を有し、
   前記選択回路は、前記自己診断に際し、前記第１の判定しきい値電圧を初期状態として、順に、前記第２の判定しきい値電圧、前記第３の判定しきい値電圧、前記第１の判定しきい値電圧を選択する、
   電圧監視回路。
2. 請求項１記載の電圧監視回路において、
   前記比較回路は、差動対トランジスタとなる第１のトランジスタおよび第２のトランジスタを含む差動増幅回路を有し、
   前記第１のトランジスタは、前記選択電圧によって駆動され、
   前記第２のトランジスタは、前記監視対象電圧によって駆動される、
   電圧監視回路。
3. 請求項２記載の電圧監視回路において、
   前記第１のトランジスタは、一端が共通に結合される第１Ａのトランジスタ、第１Ｂのトランジスタおよび第１Ｃのトランジスタを備え、
   前記第１Ａのトランジスタは、前記第１の判定しきい値電圧によって駆動され、
   前記第１Ｂのトランジスタは、前記第２の判定しきい値電圧によって駆動され、
   前記第１Ｃのトランジスタは、前記第３の判定しきい値電圧によって駆動され、
   前記選択回路は、
   前記第１Ａのトランジスタの他端に一端が接続され、前記第１Ａのトランジスタの電流経路に挿入される第１Ａのスイッチと、
   前記第１Ｂのトランジスタの他端に一端が接続され、前記第１Ｂのトランジスタの電流経路に挿入される第１Ｂのスイッチと、
   前記第１Ｃのトランジスタの他端に一端が接続され、前記第１Ｃのトランジスタの電流経路に挿入される第１Ｃのスイッチと、
   を有する、
   電圧監視回路。
4. 請求項３記載の電圧監視回路において、
   前記第１Ａのトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであり、
   前記第１Ｂのトランジスタまたは前記第１Ｃのトランジスタのゲート幅は、前記第１Ａのトランジスタのゲート幅よりも小さい、
   電圧監視回路。
5. 請求項３記載の電圧監視回路において、
   前記第１Ａのトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであり、
   前記第１Ｂのトランジスタおよび前記第１Ｃのトランジスタのゲート幅は、共に、前記第１Ａのトランジスタのゲート幅はよりも小さい、
   電圧監視回路。
6. 請求項５記載の電圧監視回路において、
   前記第１Ｃのトランジスタのゲート幅は、前記第１Ｂのトランジスタのゲート幅よりも小さい、
   電圧監視回路。
7. 請求項１記載の電圧監視回路において、
   前記第１の判定しきい値電圧として、前記監視対象電圧より低電位である第１Ａの判定しきい値電圧と、前記監視対象電圧より高電位である第１Ｂの判定しきい値電圧とが設けられ、
   前記選択回路および前記比較回路は、
   前記第１Ａの判定しきい値電圧に基づいて、前記監視対象電圧が前記第１Ａの判定しきい値電圧よりも低下したか否かを検出する第１の選択回路および第１の比較回路と、
   前記第１Ｂの判定しきい値電圧に基づいて、前記監視対象電圧が前記第１Ｂの判定しきい値電圧よりも上昇したか否かを検出する第２の選択回路および第２の比較回路と、
   を有する、
   電圧監視回路。
8. 監視対象電圧を判定しきい値電圧と比較することで前記監視対象電圧のスペック違反の有無を検出し、かつ自己診断に際し、要求に応じてスペック違反有りの検出結果を出力可能な電圧監視回路であって、
   前記判定しきい値電圧は、前記監視対象電圧の上限スペック違反または下限スペック違反の有無を検出するための電圧であり、
   前記監視対象電圧を抵抗分圧することで、第１の監視対象電圧、第２の監視対象電圧および第３の監視対象電圧を生成する抵抗素子と、
   前記抵抗素子の抵抗分圧ノードを入力として、前記第１の監視対象電圧、前記第２の監視対象電圧および前記第３の監視対象電圧の中のいずれかを選択する選択回路と、
   前記選択回路で選択された選択電圧と前記判定しきい値電圧とを比較することで、前記スペック違反の有無を検出する比較回路と、
   を有し、
   前記選択回路は、前記自己診断に際し、前記第１の監視対象電圧を初期状態として、順に、前記第２の監視対象電圧、前記第３の監視対象電圧、前記第１の監視対象電圧を選択し、
   前記第２の監視対象電圧は、前記判定しきい値電圧を基準として前記第１の監視対象電圧とは逆極性の電圧であり、
   前記第３の監視対象電圧は、前記判定しきい値電圧を基準として前記第１の監視対象電圧と同極性の電圧であり、かつ前記判定しきい値電圧を基準として前記第１の監視対象電圧よりも大きい電位差を備える、
   電圧監視回路。
9. 請求項８記載の電圧監視回路において、
   前記比較回路は、差動対トランジスタとなる第１のトランジスタおよび第２のトランジスタを含む差動増幅回路を有し、
   前記第１のトランジスタは、前記判定しきい値電圧によって駆動され、
   前記第２のトランジスタは、前記選択電圧によって駆動される、
   電圧監視回路。
10. 請求項９記載の電圧監視回路において、
    前記第２のトランジスタは、一端が共通に結合される第２Ａのトランジスタ、第２Ｂのトランジスタおよび第２Ｃのトランジスタを備え、
    前記第２Ａのトランジスタは、前記第１の監視対象電圧によって駆動され、
    前記第２Ｂのトランジスタは、前記第２の監視対象電圧によって駆動され、
    前記第２Ｃのトランジスタは、前記第３の監視対象電圧によって駆動され、
    前記選択回路は、
    前記第２Ａのトランジスタの他端に一端が接続され、前記第２Ａのトランジスタの電流経路に挿入される第２Ａのスイッチと、
    前記第２Ｂのトランジスタの他端に一端が接続され、前記第２Ｂのトランジスタの電流経路に挿入される第２Ｂのスイッチと、
    前記第２Ｃのトランジスタの他端に一端が接続され、前記第２Ｃのトランジスタの電流経路に挿入される第２Ｃのスイッチと、
    を有する、
    電圧監視回路。
11. 請求項１０記載の電圧監視回路において、
    前記第２Ａのトランジスタのゲート幅は、前記第１のトランジスタのゲート幅と同じであり、
    前記第２Ｂのトランジスタまたは前記第２Ｃのトランジスタのゲート幅は、前記第２Ａのトランジスタのゲート幅よりも小さい、
    電圧監視回路。
12. 請求項１０記載の電圧監視回路において、
    前記第２Ａのトランジスタのゲート幅は、前記第１のトランジスタのゲート幅と同じであり、
    前記第２Ｂのトランジスタおよび前記第２Ｃのトランジスタのゲート幅は、共に、前記第２Ａのトランジスタのゲート幅よりも小さい、
    電圧監視回路。
13. 請求項１２記載の電圧監視回路において、
    前記第２Ｃのトランジスタのゲート幅は、前記第２Ｂのトランジスタのゲート幅よりも小さい、
    電圧監視回路。
14. 監視対象電圧を第１の判定しきい値電圧と比較することで前記監視対象電圧のスペック違反の有無を検出し、かつ自己診断に際し、要求に応じてスペック違反有りの検出結果を出力可能な電圧監視回路と、
    前記電圧監視回路を制御する自己診断制御回路と、
    前記第１の判定しきい値電圧と、前記監視対象電圧を基準として前記第１の判定しきい値電圧とは逆極性の電圧である第２の判定しきい値電圧と、前記監視対象電圧を基準として前記第１の判定しきい値電圧と同極性の電圧であり、かつ前記監視対象電圧を基準として前記第１の判定しきい値電圧よりも大きい電位差を備える第３の判定しきい値電圧とを生成する基準電圧生成回路と、
    を有し、一つの半導体チップで構成される半導体装置であって、
    前記第１の判定しきい値電圧は、前記監視対象電圧の上限スペック違反または下限スペック違反の有無を検出するための電圧であり、
    前記電圧監視回路は、
    前記第１の判定しきい値電圧、前記第２の判定しきい値電圧および前記第３の判定しきい値電圧の中のいずれかを選択する選択回路と、
    前記選択回路で選択された選択電圧と前記監視対象電圧とを比較することで、前記スペック違反の有無を検出する比較回路と、
    を有し、
    前記自己診断制御回路は、前記自己診断に際して前記選択回路を制御することで、前記選択回路に、前記第１の判定しきい値電圧を初期状態として、順に、前記第２の判定しきい値電圧、前記第３の判定しきい値電圧、前記第１の判定しきい値電圧を選択させる、
    半導体装置。
15. 請求項１４記載の半導体装置において、
    前記比較回路は、差動対トランジスタとなる第１のトランジスタおよび第２のトランジスタを含む差動増幅回路を有し、
    前記第１のトランジスタは、前記選択電圧によって駆動され、
    前記第２のトランジスタは、前記監視対象電圧によって駆動される、
    半導体装置。
16. 請求項１５記載の半導体装置において、
    前記第１のトランジスタは、一端が共通に結合される第１Ａのトランジスタ、第１Ｂのトランジスタおよび第１Ｃのトランジスタを備え、
    前記第１Ａのトランジスタは、前記第１の判定しきい値電圧によって駆動され、
    前記第１Ｂのトランジスタは、前記第２の判定しきい値電圧によって駆動され、
    前記第１Ｃのトランジスタは、前記第３の判定しきい値電圧によって駆動され、
    前記選択回路は、
    前記第１Ａのトランジスタの他端に一端が接続され、前記第１Ａのトランジスタの電流経路に挿入される第１Ａのスイッチと、
    前記第１Ｂのトランジスタの他端に一端が接続され、前記第１Ｂのトランジスタの電流経路に挿入される第１Ｂのスイッチと、
    前記第１Ｃのトランジスタの他端に一端が接続され、前記第１Ｃのトランジスタの電流経路に挿入される第１Ｃのスイッチと、
    を有する、
    半導体装置。
17. 請求項１６記載の半導体装置において、
    前記第１Ａのトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであり、
    前記第１Ｂのトランジスタおよび前記第１Ｃのトランジスタのゲート幅は、共に、前記第１Ａのトランジスタのゲート幅よりも小さい、
    半導体装置。
18. 請求項１４記載の半導体装置において、
    前記電圧監視回路は、複数の前記監視対象電圧に応じて複数設けられる、
    半導体装置。
19. 請求項１４記載の半導体装置において、
    前記監視対象電圧は、前記半導体装置の外部から供給される電源電圧である、
    半導体装置。
20. 請求項１４記載の半導体装置において、
    前記自己診断は、前記半導体装置の起動時に実行される、
    半導体装置。

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