JP2001022455A - レギュレータ回路 - Google Patents
レギュレータ回路Info
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- JP2001022455A JP2001022455A JP11195354A JP19535499A JP2001022455A JP 2001022455 A JP2001022455 A JP 2001022455A JP 11195354 A JP11195354 A JP 11195354A JP 19535499 A JP19535499 A JP 19535499A JP 2001022455 A JP2001022455 A JP 2001022455A
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Abstract
(57)【要約】
【課題】 電源電圧の投入時や急変時における出力電圧
のオーバーシュートやアンダーシュートの発生を防止す
る。 【解決手段】 バイアス回路１で発生した定電圧で誤差
増幅器２の動作電流を決定し、該誤差増幅器において基
準電圧と出力電圧を比較して出力電圧を一定値に制御す
るレギュレータ回路において、電源電圧ＶＤＤの立ち上
がりを検出して前記バイアス回路１の出力電圧を一時的
に大きくする制御回路６を設けた。
のオーバーシュートやアンダーシュートの発生を防止す
る。 【解決手段】 バイアス回路１で発生した定電圧で誤差
増幅器２の動作電流を決定し、該誤差増幅器において基
準電圧と出力電圧を比較して出力電圧を一定値に制御す
るレギュレータ回路において、電源電圧ＶＤＤの立ち上
がりを検出して前記バイアス回路１の出力電圧を一時的
に大きくする制御回路６を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、一定レベルにレギ
ュレートされた電圧を出力するレギュレータ回路におい
て、特に電源投入時や電源電圧急変時の出力電圧に対す
る影響を回避する技術に関するものである。
ュレートされた電圧を出力するレギュレータ回路におい
て、特に電源投入時や電源電圧急変時の出力電圧に対す
る影響を回避する技術に関するものである。
【０００２】
【従来の技術】図３は従来のレギュレータ回路を示す図
である。１は一定電圧を発生させるためのバイアス回路
であり、カレントミラーを構成するＰＭＯＳトランジス
タＭＰ１，ＭＰ２、同様にカレントミラーを構成するＮ
ＭＯＳトランジスタＭＮ１，ＭＮ２、および抵抗Ｒ１か
らなる定電流回路を利用した定電圧回路と、ＰＭＯＳト
ランジスタＭＰ３（基準電流供給用トランジスタ），Ｎ
ＭＯＳトランジスタＭＮ３（基準側トランジスタ）から
なる出力部とから構成されている。各トランジスタは全
てエンハンスメント型である。
である。１は一定電圧を発生させるためのバイアス回路
であり、カレントミラーを構成するＰＭＯＳトランジス
タＭＰ１，ＭＰ２、同様にカレントミラーを構成するＮ
ＭＯＳトランジスタＭＮ１，ＭＮ２、および抵抗Ｒ１か
らなる定電流回路を利用した定電圧回路と、ＰＭＯＳト
ランジスタＭＰ３（基準電流供給用トランジスタ），Ｎ
ＭＯＳトランジスタＭＮ３（基準側トランジスタ）から
なる出力部とから構成されている。各トランジスタは全
てエンハンスメント型である。
【０００３】ここでは、トランジスタＭＰ２，ＭＮ２の
ドレイン（ノードＡ）に定電圧が出力することにより、
トランジスタＭＮ３のドレイン（ノードＢ）に定電圧が
出力する。
ドレイン（ノードＡ）に定電圧が出力することにより、
トランジスタＭＮ３のドレイン（ノードＢ）に定電圧が
出力する。
【０００４】２は出力電圧と基準電圧を比較する誤差増
幅器であり、カレントミラーを構成するＰＭＯＳトラン
ジスタＭＰ４，ＭＰ５による能動負荷と、差動接続のＮ
ＭＯＳトランジスタＭＮ４，ＭＮ５と、前記トランジス
タＭＮ３とカレントミラー接続されたＮＭＯＳトランジ
スタＭＮ６とから構成されている。このうち、トランジ
スタＭＮ４は基準電圧を発生させるデプレッション型で
あり、他のトランジスタはエンハンスメント型である。
幅器であり、カレントミラーを構成するＰＭＯＳトラン
ジスタＭＰ４，ＭＰ５による能動負荷と、差動接続のＮ
ＭＯＳトランジスタＭＮ４，ＭＮ５と、前記トランジス
タＭＮ３とカレントミラー接続されたＮＭＯＳトランジ
スタＭＮ６とから構成されている。このうち、トランジ
スタＭＮ４は基準電圧を発生させるデプレッション型で
あり、他のトランジスタはエンハンスメント型である。
【０００５】この誤差増幅器２は、前記バイアス回路１
で発生したバイアス電圧がトランジスタＭＮ６のゲート
に印加することにより動作電流が流れて動作し、デプレ
ッション形のトランジスタＭＮ４できまる基準電圧とト
ランジスタＭＮ５のゲート電圧の差に相当する電圧がト
ランジスタＭＰ４，ＭＮ４のドレイン（ノードＣ）から
出力する。
で発生したバイアス電圧がトランジスタＭＮ６のゲート
に印加することにより動作電流が流れて動作し、デプレ
ッション形のトランジスタＭＮ４できまる基準電圧とト
ランジスタＭＮ５のゲート電圧の差に相当する電圧がト
ランジスタＭＰ４，ＭＮ４のドレイン（ノードＣ）から
出力する。
【０００６】３はノードＣの電圧に応じて出力端子５に
出力電圧を出力する出力回路であり、ＰＭＯＳトランジ
スタＭＰ６から構成されている。
出力電圧を出力する出力回路であり、ＰＭＯＳトランジ
スタＭＰ６から構成されている。
【０００７】４は出力端子５の出力電圧を検出する出力
検出回路であり、直列接続された抵抗Ｒ２，Ｒ３から構
成されている。そして、ここで検出された電圧がトラン
ジスタＭＮ５のゲートに入力している。
検出回路であり、直列接続された抵抗Ｒ２，Ｒ３から構
成されている。そして、ここで検出された電圧がトラン
ジスタＭＮ５のゲートに入力している。
【０００８】以上のように構成されるレギュレータ回路
では、電源電圧ＶＤＤが定常状態では、ノードＡに一定
電圧が得られることにより、ノードＢの電圧が一定とな
り、専ら出力電圧と基準電圧の差がなくなる方向に誤差
増幅器２が動作して、出力端子５の電圧が一定値に制御
される。すなわち、出力電圧が上昇しようとするとき
は、ノードＣの電位が上昇してトランジスタＭＰ６の内
部抵抗が増大し出力電圧が低くなる方向に制御され、逆
に出力電圧が低下しようとするときは、ノードＣの電位
が下降して出力電圧が高くなる方向に制御される。
では、電源電圧ＶＤＤが定常状態では、ノードＡに一定
電圧が得られることにより、ノードＢの電圧が一定とな
り、専ら出力電圧と基準電圧の差がなくなる方向に誤差
増幅器２が動作して、出力端子５の電圧が一定値に制御
される。すなわち、出力電圧が上昇しようとするとき
は、ノードＣの電位が上昇してトランジスタＭＰ６の内
部抵抗が増大し出力電圧が低くなる方向に制御され、逆
に出力電圧が低下しようとするときは、ノードＣの電位
が下降して出力電圧が高くなる方向に制御される。
【０００９】
【発明が解決しようとする課題】ところが、電源電圧Ｖ
ＤＤが立ち上がるとき、或いはその電源電圧ＶＤＤが急
激に変動するとき、ノードＡの電圧が急激に変化するの
で、その影響がノードＢに現れ更にノードＣに表れて、
誤差増幅器２がこれを解消するように動作するのである
が、トランジスタＭＮ６の電流値が小さいとノードＣの
電圧変化も小さく、そのノードＣの電圧が電源電圧ＶＤ
Ｄにまで上昇せずトランジスタＭＰ６に過剰な電流が流
れて、図４に示すように、出力端子５の電圧にオーバー
シュート、アンダーシュートが現れ、その出力端子５の
後段に接続されている回路に悪影響を及ぼす恐れがあ
る。
ＤＤが立ち上がるとき、或いはその電源電圧ＶＤＤが急
激に変動するとき、ノードＡの電圧が急激に変化するの
で、その影響がノードＢに現れ更にノードＣに表れて、
誤差増幅器２がこれを解消するように動作するのである
が、トランジスタＭＮ６の電流値が小さいとノードＣの
電圧変化も小さく、そのノードＣの電圧が電源電圧ＶＤ
Ｄにまで上昇せずトランジスタＭＰ６に過剰な電流が流
れて、図４に示すように、出力端子５の電圧にオーバー
シュート、アンダーシュートが現れ、その出力端子５の
後段に接続されている回路に悪影響を及ぼす恐れがあ
る。
【００１０】そこで、このような問題を解消するため
に、出力端子５と接地電位ＶＳＳとの間に比較的大きな
容量のキャパシタを接続してその電圧変化を吸収した
り、或いはトランジスタＭＮ６のチャネル幅を大きくし
てそのドレイン電流を大きくし、その動作速度を速くさ
せることが行われている。
に、出力端子５と接地電位ＶＳＳとの間に比較的大きな
容量のキャパシタを接続してその電圧変化を吸収した
り、或いはトランジスタＭＮ６のチャネル幅を大きくし
てそのドレイン電流を大きくし、その動作速度を速くさ
せることが行われている。
【００１１】しかし、出力端子５に大きなキャパシタを
接続することは実装面積の増大につながって好ましくな
く、またトランジスタＭＮ６のドレイン電流を増大する
ことは定常動作時の消費電流の増大につながるので同様
に好ましくない。
接続することは実装面積の増大につながって好ましくな
く、またトランジスタＭＮ６のドレイン電流を増大する
ことは定常動作時の消費電流の増大につながるので同様
に好ましくない。
【００１２】本発明の目的は、キャパシタを使用するこ
となく、また消費電流の増大も伴うことなく、電源投入
時や電源変動時の出力電圧のオーバーシュート、アンダ
ーシュートの低減を図ったレギュレータ回路を提供する
ことである。
となく、また消費電流の増大も伴うことなく、電源投入
時や電源変動時の出力電圧のオーバーシュート、アンダ
ーシュートの低減を図ったレギュレータ回路を提供する
ことである。
【００１３】
【課題を解決するための手段】上記課題を解決するため
の第１の発明は、基準電圧と出力電圧を比較する誤差増
幅器と、該誤差増幅器の動作電流を決める電圧を発生す
るバイアス回路と、前記誤差増幅器の誤差信号により制
御されて出力電圧を出力端子に出力する出力回路と、該
出力端子に表れる出力電圧を検出して前記誤差増幅器に
帰還する出力検出回路とを具備し、定常状態時に一定の
電圧を前記出力端子に出力するレギュレータ回路におい
て、電源電圧の立ち上がりを検出して一定期間前記バイ
アス回路の出力電圧を前記定常状態時よりも高い電圧に
設定する制御回路を設けて構成した。
の第１の発明は、基準電圧と出力電圧を比較する誤差増
幅器と、該誤差増幅器の動作電流を決める電圧を発生す
るバイアス回路と、前記誤差増幅器の誤差信号により制
御されて出力電圧を出力端子に出力する出力回路と、該
出力端子に表れる出力電圧を検出して前記誤差増幅器に
帰還する出力検出回路とを具備し、定常状態時に一定の
電圧を前記出力端子に出力するレギュレータ回路におい
て、電源電圧の立ち上がりを検出して一定期間前記バイ
アス回路の出力電圧を前記定常状態時よりも高い電圧に
設定する制御回路を設けて構成した。
【００１４】第２の発明は、第１の発明において、前記
バイアス回路が、前記誤差増幅器の動作電流を決めるエ
ンハンスメント型のトランジスタとカレントミラー接続
されたエンハンスメント型の基準側トランジスタと、該
基準側トランジスタに電流を供給するエンハンスメント
型の基準電流供給用トランジスタと、前記基準電流供給
用トランジスタのゲートに一定電圧を供給する定電圧回
路とを具備し、前記制御回路が、一方の電源に一端を接
続したキャパシタと、該キャパシタの他端と他方の電源
の間に接続したデプレッション型のトランジスタと、前
記基準電流供給用トランジスタのゲートと他方の電源と
の間に接続され且つゲートが前記キャパシタと前記デプ
レッション型のトランジスタとの共通接続点に接続され
たエンハンスメント型の短絡用トランジスタとを具備
し、電源電圧の立ち上がり時に前記キャパシタに流れる
電流により前記短絡用トランジスタを導通させて前記基
準電流供給用トランジスタから定常時より大きな基準電
流を供給させ、定常時に前記短絡用トランジスタをカッ
トオフさせるように構成した。
バイアス回路が、前記誤差増幅器の動作電流を決めるエ
ンハンスメント型のトランジスタとカレントミラー接続
されたエンハンスメント型の基準側トランジスタと、該
基準側トランジスタに電流を供給するエンハンスメント
型の基準電流供給用トランジスタと、前記基準電流供給
用トランジスタのゲートに一定電圧を供給する定電圧回
路とを具備し、前記制御回路が、一方の電源に一端を接
続したキャパシタと、該キャパシタの他端と他方の電源
の間に接続したデプレッション型のトランジスタと、前
記基準電流供給用トランジスタのゲートと他方の電源と
の間に接続され且つゲートが前記キャパシタと前記デプ
レッション型のトランジスタとの共通接続点に接続され
たエンハンスメント型の短絡用トランジスタとを具備
し、電源電圧の立ち上がり時に前記キャパシタに流れる
電流により前記短絡用トランジスタを導通させて前記基
準電流供給用トランジスタから定常時より大きな基準電
流を供給させ、定常時に前記短絡用トランジスタをカッ
トオフさせるように構成した。
【００１５】第３の発明は、第２の発明において、前記
デプレッション型のトランジスタを抵抗に置換して構成
した。
デプレッション型のトランジスタを抵抗に置換して構成
した。
【００１６】
【発明の実施の形態】図１は本発明のひとつの実施形態
のレギュレータ回路を示す図である。１はバイアス回
路、２は誤差増幅器、３は出力回路、４は出力検出回
路、５は出力端子であり、これらは図３に示したものと
同じである。６は制御回路であり、バイアス回路１のノ
ードＡの電圧を電源電圧の立ち上がり時に一時的に制御
する。
のレギュレータ回路を示す図である。１はバイアス回
路、２は誤差増幅器、３は出力回路、４は出力検出回
路、５は出力端子であり、これらは図３に示したものと
同じである。６は制御回路であり、バイアス回路１のノ
ードＡの電圧を電源電圧の立ち上がり時に一時的に制御
する。
【００１７】この制御回路６は、電源ＶＤＤラインに一
端を接続したキャパシタＣ１、そのキャパシタＣ１の他
端と電源ＶＳＳラインの間に接続したデプレッション型
のＮＭＯＳトランジスタＭＮ７、ノードＡとＶＳＳ電源
ラインとの間に接続したエンハンスメント型のＮＭＯＳ
トランジスタＭＮ８（短絡用トランジスタ）とから構成
され、そのトランジスタＭＮ８のゲート（ノードＤ）が
トランジスタＭＮ７のドレインに接続されている。
端を接続したキャパシタＣ１、そのキャパシタＣ１の他
端と電源ＶＳＳラインの間に接続したデプレッション型
のＮＭＯＳトランジスタＭＮ７、ノードＡとＶＳＳ電源
ラインとの間に接続したエンハンスメント型のＮＭＯＳ
トランジスタＭＮ８（短絡用トランジスタ）とから構成
され、そのトランジスタＭＮ８のゲート（ノードＤ）が
トランジスタＭＮ７のドレインに接続されている。
【００１８】次に、動作を説明する（図２参照）。この
レギュレータ回路では、電源投入時に、キャパシタＣ１
の両端の電圧がほぼ同じとなって、ノードＤの電圧が電
源電圧ＶＤＤに引き上げられ、このためトランジスタＭ
Ｎ８が深くオンしてノードＡの電圧がＶＳＳにまで大き
く低下する。このため、トランジスタＭＰ３が大きく導
通してノードＢの電圧が大きく上昇する。よって、トラ
ンジスタＭＮ６を流れる電流が大きくなって、誤差増幅
器２の動作速度が一時的に高速化される。
レギュレータ回路では、電源投入時に、キャパシタＣ１
の両端の電圧がほぼ同じとなって、ノードＤの電圧が電
源電圧ＶＤＤに引き上げられ、このためトランジスタＭ
Ｎ８が深くオンしてノードＡの電圧がＶＳＳにまで大き
く低下する。このため、トランジスタＭＰ３が大きく導
通してノードＢの電圧が大きく上昇する。よって、トラ
ンジスタＭＮ６を流れる電流が大きくなって、誤差増幅
器２の動作速度が一時的に高速化される。
【００１９】したがって、誤差増幅器２の動作速度が遅
いことに起因していたオーバーシュートやアンダーシュ
ートが発生しなくなり、出力端子５の後段に接続された
回路に対する悪影響を防止することができる。
いことに起因していたオーバーシュートやアンダーシュ
ートが発生しなくなり、出力端子５の後段に接続された
回路に対する悪影響を防止することができる。
【００２０】そして、キャパシタＣ１の充電が進んでノ
ードＤの電圧がトランジスタＭＮ８のしきい値Ｖｔｈ以
下に低下すると、そのトランジスタＭＮ８がカットオフ
して制御回路６全体がレギュレータ回路から切り離され
る。このときは電源電圧ＶＤＤが定常状態になったとき
であり、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２
から成る定電圧回路で発生している定電圧がノードＡに
表れ、通常動作が行われる。
ードＤの電圧がトランジスタＭＮ８のしきい値Ｖｔｈ以
下に低下すると、そのトランジスタＭＮ８がカットオフ
して制御回路６全体がレギュレータ回路から切り離され
る。このときは電源電圧ＶＤＤが定常状態になったとき
であり、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２
から成る定電圧回路で発生している定電圧がノードＡに
表れ、通常動作が行われる。
【００２１】この後、電源電圧ＶＤＤが急変するとき
は、まずその電圧が低下するときキャパシタＣ１の電荷
が放電され、次にその電圧ＶＤＤが上昇するとき前記と
同様な動作により誤差増幅器２の動作電流が大きくなる
ので、前記同様にオーバーシュートやアンダーシュート
は発生しない。
は、まずその電圧が低下するときキャパシタＣ１の電荷
が放電され、次にその電圧ＶＤＤが上昇するとき前記と
同様な動作により誤差増幅器２の動作電流が大きくなる
ので、前記同様にオーバーシュートやアンダーシュート
は発生しない。
【００２２】なお、図１の回路において、制御回路６の
トランジスタＭＮ７は、抵抗に置換しても同様に動作す
る。また、以上において、各トランジスタの極性はこれ
を全部反対にしても同様に制御する。
トランジスタＭＮ７は、抵抗に置換しても同様に動作す
る。また、以上において、各トランジスタの極性はこれ
を全部反対にしても同様に制御する。
【００２３】
【発明の効果】以上から本発明によれば、電源電圧の投
入時や急変時であっても、出力電圧のオーバーシュート
やアンダーシュートが防止でき、このとき大きな値のキ
ャパシタを使用する必要はなく、また定常時の消費電流
が特別大きくなることもないという利点がある。
入時や急変時であっても、出力電圧のオーバーシュート
やアンダーシュートが防止でき、このとき大きな値のキ
ャパシタを使用する必要はなく、また定常時の消費電流
が特別大きくなることもないという利点がある。
【図１】 本発明の実施形態のレギュレータ回路の回路
図である。
図である。
【図２】 図１の回路の動作説明用のタイミングチャー
トである。
トである。
【図３】 従来のレギュレータ回路の回路図である。
【図４】 図３の回路の動作説明用のタイミングチャー
トである。
トである。
１：バイアス回路、２：誤差増幅器、３：出力回路、
４：出力検出回路、５：出力端子、６：制御回路。
４：出力検出回路、５：出力端子、６：制御回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H430 BB01 BB05 BB09 BB11 EE06 EE12 FF04 GG04 HH03 LA04 LA08 LA17
Claims (3)
- 【請求項１】基準電圧と出力電圧を比較する誤差増幅器
と、該誤差増幅器の動作電流を決める電圧を発生するバ
イアス回路と、前記誤差増幅器の誤差信号により制御さ
れて出力電圧を出力端子に出力する出力回路と、該出力
端子に表れる出力電圧を検出して前記誤差増幅器に帰還
する出力検出回路とを具備し、定常状態時に一定の電圧
を前記出力端子に出力するレギュレータ回路において、 電源電圧の立ち上がりを検出して一定期間前記バイアス
回路の出力電圧を前記定常状態時よりも高い電圧に設定
する制御回路を設けたことを特徴とするレギュレータ回
路。 - 【請求項２】前記バイアス回路が、前記誤差増幅器の動
作電流を決めるエンハンスメント型のトランジスタとカ
レントミラー接続されたエンハンスメント型の基準側ト
ランジスタと、該基準側トランジスタに電流を供給する
エンハンスメント型の基準電流供給用トランジスタと、
前記基準電流供給用トランジスタのゲートに一定電圧を
供給する定電圧回路とを具備し、 前記制御回路が、一方の電源に一端を接続したキャパシ
タと、該キャパシタの他端と他方の電源の間に接続した
デプレッション型のトランジスタと、前記基準電流供給
用トランジスタのゲートと他方の電源との間に接続され
且つゲートが前記キャパシタと前記デプレッション型の
トランジスタとの共通接続点に接続されたエンハンスメ
ント型の短絡用トランジスタとを具備し、 電源電圧の立ち上がり時に前記キャパシタに流れる電流
により前記短絡用トランジスタを導通させて前記基準電
流供給用トランジスタから定常時より大きな基準電流を
供給させ、定常時に前記短絡用トランジスタをカットオ
フさせるようにしたことを特徴とする請求項１に記載の
レギュレータ回路。 - 【請求項３】前記デプレッション型のトランジスタを抵
抗に置換したことを特徴とする請求項２に記載のレギュ
レータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19535499A JP4181695B2 (ja) | 1999-07-09 | 1999-07-09 | レギュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19535499A JP4181695B2 (ja) | 1999-07-09 | 1999-07-09 | レギュレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001022455A true JP2001022455A (ja) | 2001-01-26 |
| JP4181695B2 JP4181695B2 (ja) | 2008-11-19 |
Family
ID=16339786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19535499A Expired - Fee Related JP4181695B2 (ja) | 1999-07-09 | 1999-07-09 | レギュレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4181695B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065836A (ja) * | 2004-07-27 | 2006-03-09 | Rohm Co Ltd | レギュレータ回路 |
| JP2006331059A (ja) * | 2005-05-26 | 2006-12-07 | Ricoh Co Ltd | ボルテージレギュレータ |
| JP2007087091A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Device Technology Co Ltd | 過電流検出回路及び基準電圧生成回路 |
| JP2007226627A (ja) * | 2006-02-24 | 2007-09-06 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP2010152451A (ja) * | 2008-12-24 | 2010-07-08 | Seiko Instruments Inc | ボルテージレギュレータ |
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| WO2014038284A1 (ja) * | 2012-09-07 | 2014-03-13 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| CN104714586A (zh) * | 2013-12-17 | 2015-06-17 | 精工电子有限公司 | 稳压器 |
| US9886052B2 (en) | 2015-05-21 | 2018-02-06 | Sii Semiconductor Corporation | Voltage regulator |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5527070B2 (ja) | 2010-07-13 | 2014-06-18 | 株式会社リコー | 定電圧回路およびそれを用いた電子機器 |
-
1999
- 1999-07-09 JP JP19535499A patent/JP4181695B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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