KR0158781B1 - 시퀀스 제어회로를 구비한 연산증폭기 - Google Patents

Abstract

연산증폭기 (1000,3000)는 더 높은 전위의 전원단자 (5) 와 출력단자 (4) 사이에서 접속되는 제1출력 트랜지스터(37,79)와 더 낮은 전위의 전원단자 (6) 과 출력단자 사이에서 접속되는 제2출력 트랜지스터 (38,82)를 포함한다. 제1및 2출력 트랜지스터는 시퀀스 제어회로 (100)에 의해 제어신호에 따라 제어되어 온/오프된다. 시퀀스 제어회로는 제1출력 트랜지스터 (37,79)를 온/오프 제어하기 위한 제1내부 제어신호 (47)를 발생하는 제1인버터 (15,16,44)와, 제2출력 트랜지스터 (38,82)를 온/ 오프 제어하기 위한 제2내부 제어신호를 발생하는 제2인버터 (13,14,42,43) 를 포함한다. 제어신호가 하이레벨에서 로우레벨로 변화할 때, 제1내부 제어신호 (47)는 제2내부 제어신호(46)의 반전후에 반전된다. 제어신호가 로우레벨에서 하이레벨로 변화할 때, 제 2내부 제어신호(46)는 제1내부 제어신호 (47)가 반전된 후에 반전된다. 연산증폭기가 능동상태에서 비능동 상태로 변화할 때 출력단자로부터 출력되는 과도전압은 연산증폭기가 비능동 상태에서 능동상태로 변화할 때의 과도전압과 동일해진다.

Description

시퀀스 제어회로를 구비한 연산증폭기

제1도는 종래의 연산증포기 회로도.

제2도는 제1도에 도시된 연산증폭기의 동작을 설명하기 위한 타이밍도.

제3도는 본 발명에 따른 제1실시예의 연산증폭기에 대한 회로도.

제4도는 제3도에 도시된 연산증폭기의 동작을 설명하기 위한 타이밍도.

제5도는 본 발명에 따른 제2실시예의 연산증폭기에 대한 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제어신호 입력단자 2 : 반전 입력단자

3 : 비반전 입력단자 4 : 출력단자

5, 6 : 전원단자 45, 46, 47 : 내부 제어신호

100 : 시퀀스 제어회로 102 : 차동증폭기 회로

104 : 바이어스 회로 106 : 출력회로

1000 : 제1실시예의 연산증폭기

3000 : 제2실시예의 연산증폭기

4000 : 종래의 연산증폭기

본 발명의 연산증폭기에 관한 것으로서, 특히, 연산증폭 동작이 제어신호에 응답하여 정지되고 출력단자가 고임피던스 상태로 되는 연산증폭기에 관한 것이다.

연산증폭기(흔히, OP 앰프 라고도 함)의 기본 동작은 반전 입력단자와 비반전 입력단자로 입력되는 신호를 차동증폭하고 이렇게 증폭된 신호를 출력단자로 출력시키는 것이다. 추가의 제어신호 입력단자가 설치되고, 이 제어신호에 따라 동작을 정지시킴으로써 비동작 상태중에 전력소비가 경감되는 종래의 연산증폭기가 있다. 이러한 종래의 증폭기는 일본국 특허공개공보 소화 63-157513 호에서 개시되어있다. 이하에서는, 개시된 증폭기의 회로구성과 동작을 설명하기로 한다.

제1도는 CMOS 트랜지스터로 이루어진 종래의 연산증폭기에 대한 회로도이다. 도면에서, 부호 1은 제어신호 입력단자를, 부호 2는 반전 입력단자를, 부호 3은 비반전 입력단자를, 부호 4는 출력단자를 각각 가리킨다. 상기의 연산증폭기(4000)는 제어신호 입력단자(1)에 입력되는 제어신호(논리레벨)가 로우레벨 일때는 통상적인 동작(이하, 능동상태(active state)라고 함)을 수행하고, 입력되는 제어신호가 하이레벨일 때는 동작을 중지한다. 따라서, 이하에서는 증폭기 동작을 2가지 상태, 즉 제어신호가 로우레벨일 때와 하이레벨일 때로 나누어 설명한다.

처음에, 제어신호가 로우레벨일때, 즉 연산증폭기가 능동상태일 때는 N 채널 MOS 트랜지스터(이하 N-MOS라함) (18)가 온되고 N-MOS(19)는 오프되어, 전류는 다이오드 접속된 P 채널 MOS 트랜지스터(이하 P-MOS라함) (17)와 N-MOS(20)으로 형성된 바이어스부로 흘러서, 바이어스 전압은 N-MOS(21,27)의 게이트에 공급된다. 결국, 일정한 전류가 P-MOS(22,23)와 N-MOS(21,24,25)로 이루어진 차동증폭기에 공급되어 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 입력신호의 레벨에 부합하는 전압이 노드(53)에 나타나게 된다. 반면에, P-MOS(28)와 N-MOS (34)가 오프되고 P-MOS(32)가 온되기 때문에, 노드(53)에서의 전압레벨에 부합하는 신호가 P-MOS(26)와 N-MOS(27)로 이루어진 제1추력회로와, P-MOS(29)와 N-MOS(30)으로 이루어진 제 2출력회로와,P-MOS(31)와 N-MOS(33)으로 이루어진 제3출력회로와, P-MOS(35)와 N-MOS (36)로 이루어진 제4출력회로 및, P-MOS(37)와 N-MOS(38)로 이루어진 제5출력회로를 통하여 출력단자(4)로부터 출력된다. 여기서, 만약 반전 입력단자(2)의 전위가 비반전 입력단자(3)보다 낮다면 출력단자(4)가 P-MOS(37)를 통하여 전원단자(5)와 결합되고, 만약 반전 입력단자(2)의 전위가 비반전 입력단자(3)보다 높다면, 출력단자(4)가 N-MOS (38)를 통하여 접지단자(6)에 결합된다. 그러나, 능동상태하에서는, 부궤환회로를 출력단자(4)와 비반전 입력단자(2)사이에 종종 형성시켜, 출력단자(4)가 전원 전위나 접지전위로 포화되지 않으면서 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 신호 레벨에 부합하는 전압이 출력단자(4)에서 나타난다.

다음에는, 제어신호의 레벨이 하이레벨인 경우, 즉 비능동 상태인 경우의 경우에 증폭기의 동작을 설명한다. 제어신호가 하이레벨일 때는, N-MOS (34)가 온되어 노드(51)이 접지된다. 결과적으로, P-MOS(35)는 온되고 P-MOS(36)는 오프된다. 즉, 출력단자(4)가 전원단자(5)로부터 전기적으로 불리된다. 또한 P-MOS(28)가 온되기 때문에, 노드(49)가 전원전위로 되어 N-MOS(30)가 온되고, N-MOS(38)은 오프가 된다. 즉, 출력단자(4)가 접지단자(6)로부터도 전기적으로 분리된다. 이렇게 하여, 제 5출력회로를 구성하는 P-MOS(37)와 N-MOS(38)가 모두 오프되어 출력단자(4)가 고임피던스 상태로 된다. 이때, 노드(50)가 접지되기 때문에, P-MOS(31)가 온된다. 그러나, P-MOS(32)가 오프되기 때문에, 전원단자(5)로부터 접지단자(6)까지 P-MOS(31)과 N-MOS(34)를 경유하여 흐르는 통과전류의 가능성이 전혀없다. 반면에, 바이어스부는 N-MOS(19)가 온되면서 노드(48)이 접지되기 때문에 바이어스 동작을 중지한다. 결국, N-MOS(21,27)는 무슨 신호가 반전 입력단자(2)와 비반전 입력단자(3)에 공급되든지 간에 전류를 흐르지 못하게 하고, N-MOS (18)은 오프로 되기 때문에, 바이어스부는 완전 차단상태로 된다. 이렇게 하여, 비능동 상태에서, 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 신호의 레벨에 관계없이, 출력단자(4)는 고임피던스 상태로 되어 여기에 접속되는 다음단 회로로부터 전기적으로 불리되고, 전원단자(5)로부터 접지단자(6)까지의 모든 전류경로가 차단됨으로써, 전력소비가 거의 영에 가깝게 된다.

다음에, 제2도의 타이밍도를 참고로 하여, 제어신호 입력단자(1)에 공급되는 제어신호의 발생 변화 전후에 연산증폭기(4000)의 동작에 관해 설명을 한다. 처음에, 제어신호가 로우레벨(시간주기 T10)일 때, 즉, 능동상태일 때, 노드(49,51)와 출력단자(4)는 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 입력신호의 레벨과 부합하는 전위를 갖는다. 계속해서, 타이밍(t13)일 때, 제어신호 입력단자(1)에 공급되는 제어신호가 하이레벨로 변화할 때, 내부 제어신호(201,202)는 따라서 반전된다. 그러나, 내부 제어신호(202)는 인버터(200)를 통과한 신호이기 때문에, 제2도에 도시된 바와 같이 이것이 반전되는 시간은 내부 제어신호(201)가 반전되는 시간으로부터 지연된다. 결국, 노드(49)가 전원 전위로 상승하기 전에 노드(51)가 접지되어, P-MOS(37)와 N-MOS(38)중에서, P-MOS(37)가 먼저 오프가 된다. 이때, 출력단자(4)가 한번 접지전위로 떨어졌던 전위후에 고임피던스 상태로 되도록 N-MOS(38)은 입력신호에 따라 여전히 도통된다. 그런다음, 제어신호가 하리레벨(비능동상태)인 동안에는, 고임피던스 상태가 계속된다.(시간주기T11).제어신호는 타이밍(t14)에서 다시 로우레벨로 변화될 때, 내부 제어신호(201,202)가 반전되나, 내부 제어신호(202)가 반전되는 시간은 전술한 인버터(200)의 존재로 인해 지연된다. 결국, 노드(49)가 전원전위, 즉 P-MOS(31)이 온 상태로 남아있는 동안에, N-MOS(32)가 처음에 온되고, 더욱이, N-MOS(34)가 오프로 되기 때문에, 노드(51)에서의 전위는 전원전위로 상승한다. 결과적으로, 노드(52)에서의 전위는 접지전위로 되고 따라서 P-MOS(37)은 온되나, N-MOS(38)은 여전히 오프이다. 즉, 타이밍(t14)에서, 입력신호의 레벨에 관계없이, N-MOS(38)이 여전히 오프상태에 있는 동안 P-MOS(37)은 온으로 된다. 따라서, 제2도에 도시된 바와 같이, 출력단자(4)에서의 전위는 전원전위로 한번 상승한다.이어서, P-MOS(28)는 오프되고, 노드(49)에서의 전위는 입력신호에 부합하는 전위가 되기 때문에, 따라서, 출력단자(4)에서의 전위는 입력신호에 부합하는 전위로 된다.

상기에서 설명된 종래의 연산증폭기는 제어신호 입력단자(1)에 공급되는 제어신호의 변화에 따라서 능동상태에서 비능동 상태로 변화가 생길 때 출력단자(4)에서의 전위는 접지전위로 한번 떨어지고, 역으로, 비능동 상태에서 능동 상태로 변화가 일어날 때는 전원전위로 한번 상승한다. 그러므로, 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 입력신호의 레벨에 관계없이, 출력단자(4)에 접속된 다음단 회로는 연산증폭기(4000)이 비능동 상태로 될 때마다 로우레벨 신호를 수신하고, 연산증폭기(4000)가 능동상태로 될 때마다 하이레벨 신호를 수시한다. 이것은 다음단 회로에 오동작(malfunction)의 발생을 초래하는 한 원인이 된다.

상기와 같은 이유로, 다음단 회로는 연산증폭기로부터의 출력신호 변화에 의해 야기되는 오동작의 발생을 피하도록 구성될 필요가 있다. 그러나, 종래의 연산증폭기(4000)에서는, 상태가 비능동 상태로 변할 때에 출력단자(4)에서 과도적으로 출력되는 신호와 상태가 능동 상태로 변할 때 과도적으로 출력되는 신호가 전술한 바와 같이 서로 다르다. 즉, 변화가 비능동 상태로 되는 경우에는 출력단자(4)가 로우레벨 신호를 출력하고, 변화가 능동상태로 되는 경우에는 출력단자(4)가 하리레벨 신호를 출력한다. 그러므로, 상기 신호를 수신하는 다음단 회로에는 오동작을 피하기 위해 어떠한 추가의 수단이 제공되어야만 한다.

전기한 종래의 증폭회로에서의 문제점은 변화가 비능동 상태에서 능동 상태로 일어날 때, 타이밍(t14)에서의 출력단자(4)의 전위는 접지전위로부터 전원전위로 한번 변화한 다음, 반전 입력단자(2)와 비반전 입력단자 (3)에 공급되는 입력신호의 레벨과 부합하는 전위(전위 A)로 변화한다. 그러므로, 다음단 회로에서, 입력이 1)접지전위, 2)전원전위, 및 3)전위 A의 순서대로 된다. 상기의 문제를 피하기 위하여 추가로 채택될 수도 이는 특정 수단의 예로서는 전위 A에 대한 상기의 변화부분이 동작에 영향을 미치지 않도록 하기 위하여 출력단자(4)와 종래회로의 다음단 회로의 입력단자 사이에 설치될 수도 있는 아날로그 스위치가 있다.

반면, 본 발명에 따르면, 변화가 능동상태에서 비능동 상태로인지, 비능동 상태에서 능동 상태인지 간에, 변화는 전위 A와 접지전위 사이에서만 존재하는데, 이것이 본 발명에 의한 회로 동작이 종래기술에서의 동작과 뚜렷하게 다른 점이다.

그러므로, 본 발명의 목적은 종래기술에 있는 문제점을 극복하고, 출력단자에서 과도적으로 출력되는 신호가 능동상태가 비능동 상태로 변화할 때나 비능동 상태가 능동상태로 변화할 때 모두 동일한식으로 개선된 연산증폭기를 제공하는 것이다.

본 발명에 따르면, 연산증폭기에는, 제어신호 입력단자에 입력된 제어신호에 따라 변화가 능동 상태에서 비능동 상태로 일어나고, 비능동 상태에서 능동 상태로 일어날 때, 출력단자로부터 출력되는 신호의 레벨을 제어하는 시퀀스 제어부가 제공된다.

본 발명의 일태양에 의하면, 반전 입력단자와 비반전 입력단자 사이에 인가된 입력신호가 차동증폭되고, 출력신호는 제어신호 입력단자에 인가된 제어신호가 제1논리레벨일 때는 출력단자에서 출력되며, 출력단자는 제어신호가 제2논리레벨일 때는 고임피던스로 되는 연산증폭기에 있어서, 상기 입력신호를 차동증폭하며 내부 차동신호를 발생하기 위한, 상기 반전 및 비반전 입력단자를 구비하는 차동증폭기 회로와, 상기 차동증폭기에 전류를 공급하기 위한 바이어스 회로 (104)와, 상기 내부 차동신호를 기초로 한 제1 및 2내부 출력 신호를 내부에서 획득하기 위한 출력회로로서, 상기 제1내부 출력신호를 수신하는 게이트와 상기 전원 단자에 접속된 소오스 및 상기 출력단자에 접속된 드레인을 구비하는 출력 P-MOS트랜지스터와, 상기 제2내부 출력신호를 수신하는 게이트와 상기 출력단자에 접속되는 드레인 및 접지된 소오스를 구비하는 출력 N-MOS 트랜지스터를 포함하는 출력회로 및, 상기 제어신호 입력단자에 입력된 상기 제어신호를 기초로 하여, 상기 출력 P-MOS 트랜지스터를 온/오프 제어하기 위한 제1내부 제어신호와, 상기 출력 N-MOS 트랜지스터를 온/오프 제어하기 위한 제2내부 제어신호를 각각 발생하기 위한 제1및 제2반전수단을 포함하는 시퀀스 제어회로로서, 상기 제어신호가 상기 제1논리 레벨에서 제2논리 레벨로 변화할 때는 상기 제1내부 제어신호가 반전된 후에 상기 제2내부 제어신호가 반전되고 상기 제어신호가 상기 제2논리 레벨에서 제1논리 레벨로 변화할 때는 상기 제2내부 제어신호가 반전된 후에 상기 제1내부 제어신호가 반전되는 시퀀스 제어회로를 포함하는 것을 특징으로 하는 연산증폭기가 제공된다.

본 발명에 의한 연산증폭기에서는, 출력단자로부터 과도적으로 출력되는 신호들이 동일한 전위이기 때문에, 다음단에서 접속된 회로가 오동작될 가능성이 적고, 다음단 회로가 변화가 일어날 때 출력되는 접지전위의 신호에 의해 야기되는 오동작의 회피를 더욱 확실하게 하기 위해 구성되는 경우에도, 다음단 회로는 특별히 복잡한 어떠한 회로를 필요로하지 않는다.

또한, 본 발명에 의한 연산증폭기에서는, 변화가 능동 상태로부터 비능동 상태로 및 비능동 상태에서 능동상태로 되는 경우 양자 모두에서, 어떠한 통과전류도 없으며, 따라서 전력소비를 효과적으로 감소시킬 수 있다.

본 발명에 대한 상기의 목적 및 다른 목적과, 특징 장점들은 바람직한 실시예와 첨부된 도면을 참고로 한 이하의 상세히 설명을 통하여 명확해 질 것이다.

그럼, 본 발명의 바람직한 실시예를 첨부된 도면을 참고로 하여 설명한다.

제3도는 본 발명에 의한 제1실시예의 연산증폭기(1000)의 회로도를 보여준다. 제1도에 도시된 종래의 연산증폭기(4000)의 설명에 사용된 동일 또는 유사한 요소에는 동일한 부호와 기호가 사용된다. 이 실시예에서, 시퀀스 제어부(100)가 종래의 연산증폭기(4000)에 추가된다. 시퀀스 제어부(100)는 연산증폭기(4000)가 능동 상태에서 비능동 상태로 변화를 수행하거나, 그 역으로 되는 변화를 수행하는 때 발생하는 내부 제어 신호의 변화 시퀀스를 제어하며, 결국, 연산증폭기(1000)가 능동 상태에서 비능동 상태로 변화를 수행할 때와 비능동 상태에서 능동 상태로 변화를 수행 할 때 모두에서, 출력단자(4)로부터 과도적으로 출력되는 신호들은 동일한 전위로 된다.

제3도에 도시된 바와 같이, 시퀀스 제어부(100)는 입력이 제어신호 입력단자(1)에 공통적으로 접속되는 3개의 인버터로 이루어진다.

이하의 설명에서는, P-MOS(11), N-MOS(12), 및 저항기(41)로 구성된 인버터를 제1시퀀스부; P-MOS(13), N-MOS(14), 및 두개의 저항기(42,43)로 구성된 인버터를 제2시퀀스부; P-MOS(15), N-MOS(16), 및 저항기(44)로 구성된 인버터를 제3시퀀스부로 부른다. 도면에 보이는 바와 같이, 제1시퀀스부는 내부 제어신호(45)를 출력하고, 제2시퀀스부는 내부 제어신호(46)를 출력하며, 제3시퀀스부는 내부제어신호(47)를 출력한다. 내부 제어신호(45)는 P-MOS(18)와 인버터 (39)에 인가되고, 내부 제어신호(46)는 P-MOS(28)에 인가되며, 내부 제어신호(47)는 인버터 (40)를 통하여 P-MOS(32)와 N-MOS(34)에 공급된다. 이렇게 하여, 이하에서 상세히 설명하는 바와 같이, 제1시퀀스부는 바이어스부를 제어하고, 제2시퀀스부는 N-MOS(38)를 간접적으로 제어하며, 제3시퀀스부는 P-MOS(37)를 간접적으로 제어한다. 또한, 본 실시예의 연산증폭기(1000)는 제어신호 입력단자(1)에 입력되는 제어신호가 로우레벨일 때는 통상의 동작(능동 상태)을 하고, 상기 제어신호가 하이레벨일 때는 동작을 중지(비능동 상태)한다. 따라서, 이하에서는 증폭기의 동작을 제어신호의 하이레벨과 로우레벨인 경우로 나누어서 설명한다.

처음에, 제어신호가 로우레벨일 때, 즉 능동상태에서, 내부 제어신호(45,46,47)는 모두 하이레벨이다. 결국, N-MOS(18)이 왼되고 N-MOS(19)가 오프되어 전류는 다이오드 접속된 P-MOS(17)과 N-MOS(20)으로 구성된 바이어스부(104)로 흐르고 바이어스 전압이 N-MOS(21,27)의 게이트에 공급된다. 따라서, 일정한 전류가 P-MOS(22,23)와 N-MOS(21,24,25)로 이루어진 차동증폭기(102)에 공급되어 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 입력신호의 레벨에 부합하는 전압(내부 차동신호)이 노드(53)에 나타나게 된다. 또한, P-MOS(28)과 N-MOS(34)는 오프되는 반면 P-MOS(32)는 온되기 때문에, 출력단자(4)는 노드(53)의 전압레벨에 부합하는 신호를, P-MOS(26)와 N-MOS(27)로 구성된 제1출력회로와 P-MOS(29)와 N-MOS(30)으로 구성된 제2출력회로와, P-MOS(31)와 N-MOS(33)로 구성된 제3출력회로와,P-MOS(35)와 N-MOS(36)으로 구성된 제4출력회로 및, P-MOS(37)와 N-MOS(38)로 구성된 제5출력회로를 통하여 출력시킨다. 제1내지 5출력회로는 출력부(106)를 이룬다. 따라서, 반전 입력단자(2)에서의 전위가 비반전 입력단자(3)에서의 전위보다 낮을 때는, 출력단자(4)가 P-MOS(37)를 통하여 전원단자(5)에 결합되고, 반전 입력단자(2)에서의 전위가 비반전 입력단자(3)에서의 전위보다 높을 때, 출력단자(4)는 N-MOS(38)를 통하여 접지단자(6)에 결합된다. 그러나, 통상 사용상태(능동 상태)에서, 부궤환 회로가 출력단자(4)와 반전 입력단자(2)사이에서 접속되어, 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 신호 레벨에 부합하는 전압이 출력단자94)가 전원전위나 접지전위로 포화되지 않으면서 출력단자 (4)에 나타난다.

제어신호가 하이레벨일 때, 즉, 비능동 상태일 때, 제어신호(45,46,47)이 모두 로우레벨로 된다. 결국, 바이어스부로 흐르는 전류가 차단되고 노드(48)이 접지되도록 N-MOS(18)은 오프되고 N-MOS(19)는 온된다. 그러므로, P-MOS(26)와 N-MOS(27)로 형성된 제1출력회로와 차동증폭기로 어떠한 전류가 흐르지 않는다. 또, N-MOS(34)가 온되기 때문에, P-MOS(37)은 오프되고, 출력단자(4)가 전원단자(5)로부터 전기적으로 분리되며, P-MOS(28)이 온되기 때문에, N-MOS(38)이 오프되어, 출력단자(4)가 접지단자(6)으로부터도 전기적으로 분리된다. 이렇게 하여, 제5출력부를 구성하는 P-MOS(37)와 N-MOS(38)는 출력단자(4)가 고임피던스 상태로 되기 위하여 모두 오프된다. 이때, 노드(50)이 접지되기 때문에, P-MOS(31)이 온된다. 그러나,P-MOS(32)가 오프되기 때문에, P-MOS(31)와 N-MOS(34)를 거쳐서 전원단자(5)로부터 접지단자(6)로 흐르는 통과전류의 가능성이 전혀 없다. 이렇게 하여, 비능동 상태에서는, 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 신호레벨에 관계없이, 출력단자(4)는 고임피던스 상태로 되어, 상기 단자(4)가 다음단에 접속된 회로로부터 전기적인 분리가 되고, 전원단자(5)에서 접지단자(6)으로의 모든 전류 경로가 차단됨으로써 전력소비가 거의 영에 가깝게 된다.

이제, 제4도에 나타난 타이밍도를 참고로 하여 제어신호의 변화 전후에 연산증폭기(1000)의 실제동작에 대해 설명하는데, 그 전에, 본 발명의 특징인 제1,2 및 3시퀀스부를 설명한다.

제3도에 도시된 바와 같이, 제1시퀀스부에서, 저항기(41)가 P-MOS(11)의 드레인과 N-MOS(12)의 드레인 사이에서 접속되고, 내부제어신호(45)가 저항기(41)과 P-MOS(11)의 드레인 사이의 접속점(또는 접합노드)으로부터 유도된다. 그러므로, 제어신호 입력단자(1)에 공급되는 제어신호가 하이레벨에서 로우레벨로 변화할 때, 내부 제어신호(45)는 하이레벨로 신속히 반전된다. 그러나 변화가 로우레벨에서 하이레벨로 일어날 때, 내부 제어신호 (45)는 저항기(41)의 저항값과 N-MOS(18)과 인버터(39)의 입력 커패시턴스 및 배선 커패시턴스(wiringcapacitance)에 의해 결정되는 시정수에 따라서 로우레벨로 반전된다. 또한, 제2시퀀스부에서는, 직렬 접속된 저항기(42,43)이 P-MOS(13)의 드레인과 N-MOS(14)의 드레인 사이에서 접속되고, 내부 제어신호(46)는 저항기(42,43)사이의 접속점으로부터 유도된다. 그러므로, 하이레벨로 반전될 때, 내부 제어신호(46)는 저항기(42)의 저항값과 P-MOS(28)의 입력 커패시턴스 및 배선 커패시턴스에 의해 결정되는 시정수에 따라 반전된다. 로우레벨로 반전될 때는, 내부 제어신호(46)는 저항기(43)의 저항값과 P-MOS(28)의 입력 커패시턴스 및 배선 커패시턴스에 의해 결정되는 시정수에 따라서 로우레벨로 반전된다. 제3시퀀스부에서는, 저항기(44)가 P-MOS(15)의 드레인과 N-MOS(16)의 드레인 사이에서 접속되고, 내부 제어신호(47)는 저항기(44)와 N-MOS(16)의 드레인 사이의 접속점으로부터 유도된다.

따라서, 로우레벨로 반전될 때, 내부 제어신호(47)은 빠르게 반전된다. 하이레벨로 반전될 때는, 내부 제어신호(47)는 저항기(44)의 저항값과 인버터(40)의 입력 커패시턴스 및 배선 커패시턴스에 의해 결정되는 시정수에 따라서 반전된다. 그러므로, 제1내지 3시퀀스부 모두에서, 저항값의 설정에 의해, 하이레벨에서 로우레벨로 로우레벨에서 하이레벨로 반전에 대해 각각 원하는 반전속도를 자유롭게 정할 수 있다.

이제, 제어신호의 변화 전후의 연산증폭기(1000)의 실제 동작에 대해 설명하기로 한다. 제4도에 도시된 바와 같이, 제어신호가 로우레벨(시간주기 T1)일 때, 즉, 능동상태일 때, 노드(49,51)과 출력단자(4)는 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 입력신호의 레벨에 따른 전위를 갖는다. 또한, 바이어스 전압이 노드(48)에서 나타난다. 이어서, 타이밍(t1)에서, 제어신호 입력단자(1)에 공급되는 제어신호가 변화할 때, 이에 따라 내부 제어신호(45,46,47)로 로우레벨로 반전된다. 그러나, 상술한 바와 같이, 이러한 내부 제어신호가 반전되는 속도는 관련된 저항기의 저항값을 설정함으로써 원하는 데로 정해질 수 있어서, 저항기(41,43)의 저항값이 내부 제어신호(45,46,47)이 하이레베에서 로우레벨로 반전되는 시간주기가 각각 Ta1Ta2Ta3인 관계를 갖는 Ta1, Ta2, Ta3와 같은 식으로 설정될 때, 로우레벨로의 변화가 내부 제어신호(47,46,45)의 시퀀스로 발생한다. 여기서, 만약 인버터(39,40)의 반전속도가 제1, 2, 3시퀀스부의 반전속도보다 충분히 빠르게 설정된다면, 처음에, P-MOS(32)가 오프되고 다음에 N-MOS(36)가 온된다. 결국, 노드(51)이 접지되고 노드(52)가 하이레벨로 되면서, P-MOS(37)이 오프된다. 그러나, 이때, 내부 제어신호(45,46)는 로우레벨로 완전히 반전되지 않기 때문,에 반전 입력단자(2)와 비반전 입력단자(3)에 입력되는 입력신호의 레벨에 따른 전압이 노드(50)에서 나타난다. 즉, 이때, N-MOS(38)은 출력단자(4)에서의 전위가 접지전위로 떨어지도록 입력신호의 레벨에 따라 연전히 도통되고 있다. 계속해서, 내부 제어신호(46)는 로우레벨로 반전되고, 따라서 P-MOS(28)는 온되며 N-MOS(38)은 오프된다. 그러므로, 출력단자(4)는 고임피던스 상태로 된다. 또 내부 제어신호(45)가 로우레벨로 될때, 바이어스부는 동작을 중지하고, 제어신호 입력단자(1)에 공급되는 제어신호가 하이레벨(시간주기 T2)인 동안, 이 상태가 계속된다. 이어서, 제어신호가 타이밍(t2)에서 로우레벨로 변화할 때, 내부 제어신호(45,46,47)는 하이레벨로 반전된다. 그러나, 이미 설명한 바와 같이, 이러한 내부 제어신호(45,46,47)가 반전되는 속도는 각각의 저항값을 설정함으로써 원하는 데로 정할 수 있으므로 ,저항기(42,44)의 저항값이 내부 제어신호(45,46,47)가 로우레벨에서 하이레벨로 반전되는 시간 주기가 각각 Tb1Tb2Tb3인 관계를 갖는 Tb1, Tb2, Tb3와 같은 식으로 설정될 때, 하이레벨로의 변화가 내부 제어신호(47,46,45)의 시퀀스로 발생한다. 그러므로, 전류가 먼저 바이어스부로 흐름으로써, 전류는 차동증폭기로 흐른다. 따라서, 노드(53)에서의 전위는 입력신호의 레벨과 부합하는 전위로 된다. 다음에, 내부 제어신호(46)는 하이레벨로 반전되고, P-MOS(28)은 오프된다. 그러나, 이때, 입력신호의 레벨과 부합하는 전위가 노드(53)에서 이미 나타났고, 노드(49)에서의 전위도 입력신호와 부합하는 전위로 된다. 결국, N-MOS(38)은 입력신호의 레벨에 따라서 도통하고, 이때 내부 제어신호(47)는 여전히 하이레벨이며 P-MOS(37)는 오프 상태로 되므로, 출력단자(4)는 고임피던스 상태에서 접지전위 상태로 변화한다. 이어서, 내부 제어신호(47)는 하이레벨로 되고 노드(51,52)에서의 전위는 입력신호의 레벨과 부합하는 전위로 되며, 이에 따라 P-MOS(37)는 도통되므로 출력단자(4)로부터의 출력레벨은 입력신호의 레벨과 부합하는 레벨로 된다.

본 실시예의 연산증폭기(1000)에서는, 시퀀스 제어부(100)가 제공되므로, 능동 상태에서 비능동 상태로 변화할 때와 비능동 상태에서 능동 상태로 변화할 때 모두, 출력단자에서의 전위는 접지 전위로 떨어지고, 다음단회로에서의 오동작의 가능성이 작으며, 다음단 회로가 상기의 변화가 일어날때 출력되는 접지 전위의 신호에 의해 야기되는 오동작을 확실히 피하도록 만들어진 때에도, 다음단 회로는 복잡한 회로 없이 상기의 오동작을 피할 수 있는 수단을 쉽게 수용하는데, 이것은 전위가 비능동 상태에 대한 과도기와 능동 상태에 대한 과도기 중에서의 전위가 모두 동일하기 때문이다.

더욱이, 비능동 상태에서, 출력단자가 고임피던스 상태로 놓이는 것만으로도 충분하고, 바이어스부의 동작을 중지함으로써 전력소비를 감소하는 것이 불필요한 곳에서는 ,제1시퀀스부가 생략된는 것이 당연하다.

다음에, 본 발명의 제2실시예를, 도면들, 특히 제5도를 참고로 하여 설명한다.

제5도는 제2실시예를 연산증폭기에 대한 회로도이다. 설명에서는, 제1도의 연산증폭기(4000)나 제3도의 제1실시예의 연산증폭기(1000)를 설명하는 데 사용된 동일 또는 유사한 요소에는 동일한 부호와 기호를 사용한다. 제2실시예의 차동증폭기(3000)에서는, 제1실시예의 연산증폭기(1000)와 비교하여, 차동증폭기에서 출력단자까지 회로를 구성하는 트랜지스터의 수가 감소되고 또한, 제어신호 입력단자에 공급되는 제어신호의 레벨 변화 전후의 전류 경로는 전력소비를 더욱 줄이기 위해 제거된다.

즉, 상기 제1실시예의 연산증폭기(1000)에서는, 변화가 비능동 상태에서 능동 상태로 일어날 때, N-MOS(18)의 턴온은 인버터(39)의 존재로 말미암아 N-MOS(19)의 턴오프보다 빠르게 되어, N-MOS(19)가 온으로 남아 있는 상태에서, N-MOS(18)이 온되어 도통된다. 따라서, 변화가 비능동 상태에서 능동 상태로 일어날 때마다, 통과전류는 바이어스부를 흐른다. 역으로, 종래의 연산증폭기(4000)에서는, 변화가 능동상태에서 비능동 상태로 일어날 때마다, 바이어스 전류가 바이어스부로 흐르는 것을 피할 수 없게 된다. 이 제2실시예의 연산증폭기(3000)은 위에서 설명한 문제점을 해결하였다. 회로 구성과 동작을 이하에서 설명한다.

제2실시예의 연산증폭기(3000)에서, 연산증폭기(1000)에서와 같이, 반전 입력단자(2)와 비반전 입력단자(3)에 더하여 제어신호 입력단자(1)가 제공되고, 제어신호 입력단자(1)에 공급되는 제어신호가 로우레벨일때, 출력단자(4)는 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 입력신호의 레벨과 부합하는 레벨의 출력신호를 출력하고, 반면, 상기 제어신호가 하이레벨일 때는, 출력단자(4)는 입력신호의 레벨에 관계없이 고임피던스 상태로 된다. 그러므로, 이하에서는 동작을 하이레벨과 로우레벨로 나누어서 설명한다.

먼저, 능동 상태중에, 내부 제어신호(45,46,47)은 모두 하이레벨이고, P-MOS(63,77)와 N-MOS(81)은 오프이고 N-MOS(80)은 온이며, 전류는 P-MOS(64,65)와 N-MOS(66,67) 및 저항기(83)로 이루어진 바이어스부로 흐르고, 바이어스 전압이 P-MOS(68,73)의 게이트로 공급된다. 결국, 일정한 전류가 P-MOS(68,69,70)와 N-MOS(71,72)로 구성된 차동증폭기로 공급되어, 노드(84)에서, 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 입력신호의 레벨에 부합하는 전압이 나타난다. 이 전압은 N-MOS(82)의 게이트와 N-MOS(74)의 게이트 양쪽에 공급된다. N-MOS(74)에 이렇게 공급된 전류는 일정 전류원으로서 작용하는 P-MOS(73)로부터 공급된 것이며, P-MOS(73)로부터의 전류가 N-MOS(75)로도 공급되기 때문에, N-MOS(75)로 흐르는 전류는 N-MOS(74)로 흐르는 전류가 커지게 될 때 작아진다. N-MOS(75,76)와 P-MOS(78,79)는 각각 전류미러 회로를 이루어서, N-MOS(76)으로 흐르는 전류와 부합하는 전류가 P-MOS(79)로 흐른다. 이렇게 하여, 출력단자(4)의 출력레벨은 반전 입력단자(2)와 비반전 입력단자(3)에 공급되는 입력신호에 부합하는 레벨로 된다.

다음에, 비능동 상태중에서, P-MOS(78,79)는 오프되고 N-MOS(82)도 오프되도록 내부 제어신호(45,46,47)가 모두 로우레벨이다. 따라서, 출력단자(4)는 고임피던스 상태가 되도록 전원단자(5)와 접지단자(6)양쪽으로부터 전기적으로 분리된다. 또한, P-MOS(64,65)가 오프되기 때문에, 바이어스부로 흐르는 전류가 차단되어, 결국, 차동증폭기의 동작이 중지되며, P-MOS(73)으로 흐르는 전류가 차단된다. 더욱이, N-MOS(80)가 오프되면서, P-MOS(77)과 N-MOS(76)을 통하여 전원단자(5)로부터 접지단자(6)로 흐르는 전류의 경로가 차단된다. 이렇게 하여, 전원단자(5)로부터 접지단자(6)으로의 모든 전류 경로가 차단되기 때문에, 전력소비가 거의 영에 가깝게 된다.

다음에, 능동 상태에서 비능동 상태로 되고 비능동 상태에서 능동 상태로 되는 변화의 전후에서 연산증폭기(3000)의 동작을 설명한다. 이러한 변화는 제1실시예에서와 같이 서퀸스 제어부(100)에 의해 제어된다. 저항기(41~44)의 저항값은 제어신호 입력단자(1)에 공급되는 제어신호가 하이레벨에서 로우레벨로 변화할 때, 반전이 입력제어신호(45,46,47)의 시퀀스로 발생하고, 로우레벨이 하이레벨로 변화할 때, 반전은 내부 제어신호(47,46,45)의 시퀀스로 발생하는 식으로 설정된다. 사용된 인버터(61)는 반전속도가 충분히 빠른 것이다. 따라서, 연산증폭기가 비능동 상태에서 능동 상태로 변화할 때, 내부 제어신호는 P-MOS(79)가 처음으로 오프되도록 내부 제어신호(47,46,45)의 시퀀스로 로우레벨의 반전이 된다. 이때, 차동증폭기는 여전히 동작하고 있고, 입력신호의 레벨에부합하는 전압이 노드(84)에 나타나기 때문에, 이에 따라 N-MOS(82)가 도통되므로, 출력단자(4)에서의 전위는 접지전위로 된다. 그후에는, N-MOS(82)가 오프되고, 출력단자(4)가 고임피던스 상태로 된 후에, P-MOS(63)이 온되어 바이어스부를 흐르는 전류가 차단된다. 역으로, 연산증폭기(3000)이 비능동 상태에서 능동 상태로 변화할 때, 반전은 전류가 바이어스부를 처음에 흐르도록 내부 제어신호(45,46,47)의 시퀀스로 일어난다. 따라서, 입력신호의 레벨에 부합하는 전압이 노드(84)에서 일어나기 때문에, N-MOS(82)는 다음 내부 제어신호(46)에서 발생하는 하이레벨로의 반전에 의해 도통되며, 출력단자(4)의 전위는 접지전위가 된다. 그후에는, 내부 제어신호(47)가 하이레벨로 반전되고, P-MOS(79)가 도통되기 때문에, 출력단자(4)의 출력레벨은 입력신호에 부합하는 레벨로 된다.

본 발명에 의한 연산증폭기에서는, 시퀀스 제어부(100)가 출력단자로부터 과도적으로 출력되는 신호를 접지전위로 떨어지도록 하는 식으로 출력단자(4)를 제어하기 때문에, 다음단에 접속된 회로는 부전기능을 할 가능성이 없으며, 또한, 단일 트랜지스터가 바이어스부의 동작을 중지시키는데 사용되기 때문에, 변화가 능동상태에서 비능동 상태 및 비능동 상태에서 능동 상태로 일어날 때 모두, 어떠한 통과 전류도 존재하지 않으므로, 전력소비를 경감할 수 있게된다.

본 발명의 상기 두가지 실시예에서, 출력단자에서의 전위는 능동 상태에서 비능동 상태 및 비능동 상태에서 능동 상태로 변화가 일어나는 양쪽 경우의 과도주기중에 접지전위로 떨어지도록 배열되어 있다. 그러나, 물론 이 것은 접속되는 다음단 회로의 종류에 따라, 출력단자의 전위가 전원전위로 과도적으로 상승하도록 하는 식으로도 배열될 수 있다.

또한, 다수의 연산증폭기가 잇는 곳에서, 그중 하나만이 다른 연산중 폭기에 내부 제어신호(45,46,47)를 공통적으로 공급하는 시퀀스 제어부(100)를 가질수도 있으며, 이로써 필요한 요소의 수를 최소화 할 수 있다.

이상으로, 본 발명을 바람직한 실시예를 들어서 설명하였는바, 이러한 실시예들은 본 발명에 대한 제한적인 의미가 아닌 예시적인 것이다. 당업자들은 첨부된 특허청구범위에 의한 본 발명의 범위를 벗어나지 않으면서 본 발명에 대한 변형, 수정 및 등가예를 실시할 수도 있을 것이다.

Claims (6)

1. 반전 및 비반전 입력단자(2,3)사이에 인가되는 입력신호는 차동증폭되고 제어신호 입력단자(1)에 인가되는 제어신호가 제1논리 레벨일 때 출력신호가 출력단자(4)에서 출력되고 상기 제어신호가 제2논리 레벨일 때 는 상기 출력단자는 고임피던스 상태로 만들어지는 연산증폭기(1000;3000)에 있어서, 제1 및 제2전원 단자(5,6)와, 상기 입력신호를 차동증폭하며 내부 차동신호를 발생하기 위한, 상기 반전 및 비반전 입력단자(2,3)를 구비하는 차동증폭기 회로 (102)와, 상기 차동증폭기(102)에 전류를 공급하기 위한 바이어스 회로 (104)와, 상기 차동증폭기 회로에 의해 발생된 상기 내부 차동신호를 기초로 한 제1 및 2내부 출력신호를 내부에서 획득하기 위한 출력회로(106)로서, 상기 제1내부 출력신호를 수신하는 게이트와 상기 제1전원단자(5)에 접속된 소오스 및 상기 출력단자(4)에 접속된 드레인을 구비하는 제1도전형의 제1출력 MOS트랜지스터(37;79)와, 상기 제2내부 출력신호를 수신하는 게이트와 상기 출력단자(4)에 접속되는 드레인 및 상기 제2전원단자(6)에 접속되는 소오스를 구비하는 제2도전형의 제2출력 MOS트랜지스터(38;82)를 포함하는 출력회로(106)및, 상기 제어신호 입력단자(1)에 입력된 상기 제어신호를 기초로 하여, 상기 제1출력 MOS트랜지스터(37;79)를 온/오프 제어하기 위한 제1내부 제어신호(47)와, 상기 제2출력 MOS트랜지스터(38;82)를 온/오프 제어하기 위한 제2내부 제어신호(46)를 각각 발생하기 위한 제1및 제2반전수단(15,16,44:13,14,42,43)를 포함하는 시퀀스 제어회로(100)로서, 상기 제어신호가 상기 제1논리 레벨에서 제2논리 레벨로 변화할 때는 상기 제1내부 제어신호 (47)가 반전된 후에 상기 제2내부 제어신호(46)가 반전되고 상기 제어 신호가 상기 제2논리 레벨에서 제1논리 레벨로 변화할 때는 상기 제2내부 제어신호(46)가 반전된 후에 상기 제1내부 제어신호 (47)가 반전되는 시퀀스 제어회로(100)를 포함하는 것을 특징으로 하는 연산증폭기.
2. 제 1항에 있어서, 상기 시퀀스 제어회로의 제1반전수단은 상기 제1전원단자(5)에 접속되는 소오스와 상기 제어신호 입력단자(1)에 접속되는 게이트를 구비하는 상기 제1도전형의 제1MOS트랜지스터 (15)와, 제2전원단자(6)에 접속되는 소오스와 상기 제어신호 입력단자(1)에 접속되는 게이트를 구비하는 상기 제2도전형의 제2MOS트랜지스터(16)및, 상기 제1 및 2MOS트랜지스터(15,16)의 드레인 사이에서 접속되는 제1저항기(44)를 포함하고, 상기 제1내부 제어신호(47)는 상기 제2MOS트랜지스터(16)의 드레인으로부터 출력되며, 상기 시퀀스 제어회로의 제 2반전수단은 상기 제1전원단자(5)에 접속되는 소오스와 상기 제어신호 입력단자(1)에 접속되는 게이트를 구비하는 상기 제1도전형의 제 3MOS트랜지스터(1)와, 제2전원단자(6)에 접속되는 소오스와 상기 제어신호 입력단자(1)에 접속되는 게이트를 구비하는 상기 제2도전형의 제4MOS트랜지스터(14)및, 상기 제3 및 4 MOX트랜지스터(13,14)의 드레인 사이에서 직렬로 접속되는 제2 및 3저항기(42,43)를 포함하고, 상기 제2내부 제어신호(46)는 상기 제 2및 3저항기(42,43)사이의 접합노드로부터 출력되는 것을 특징으로 하는 연산증폭기.
3. 제1항에 있어서, 상기 시퀀스 제어회로는 상기 제어신호 입력단자(1)에 입력된 상기 제어신호를 기초로 하여, 상기 바이어스 회로(104)를 온/오프 제어하기 위한 제3내부 제어신호(45)를 발생하기 위한 제3반전수단(11,12,41)으로서, 상기 제3내부 제어신호(45)는 상기 제어신호가 상기 제1논리 레벨에서 제2논리 레벨로 변화할 때는 상기 제2내부 제어신호(46)가 반전된 후에 반전되고, 상기 제2내부 제어신호(46)는 상기 제어신호가 상기 제2논리 레벨에서 제1논리 레벨로 변화할 때는 상기 제3내부 제어신호(45)가 반전된 후에 반전되는 제3반전수단(11,12,41)을 추가로 포함하는 것을 특징으로 하는 연산증폭기.
4. 제3항에 있어서, 상시 시퀀스 제어회로의 제3반전수단은 상기 제1전원단자(5)에 접속되는 소오스와 상기 제어신호 입력단자(1)에 접속되는 게이트를 구비하는 상기 제1도전형의 제1MOS트랜지스터(11)와, 상기 제2전원단자(6)에 접속되는 소오스와 상기 제어신호 입력단자(1)에 접속되는 게이트를 구비하는 상기 제2도전형의 제2 M OS트랜지스터(12)및, 상기 제1 및 2MOS트랜지스터(11,12)의 드레인 사이에서 접속되는 저항기(41)를 포함하고, 상기 제3내부 제어신호(45)는 상기 제1 MOS트랜지스터(11)의 드레인으로부터 출력되는 것을 특징으로 하는 연산증폭기.
5. 제1항에 있어서, 상기 제1도전형은 P채널형이고, 제2도전형은 N채널형인 것을 특징으로 하는 연산증폭기.
6. 제 1항에 있어서, 상기 제1전원단자(5)에서의 전위는 상기 제2전원단자(6)의 전위보다 높은 것을 특징으로 하는 연산증폭기.