KR100266638B1

KR100266638B1 - 파워 온 리셋회로

Info

Publication number: KR100266638B1
Application number: KR1019970063587A
Authority: KR
Inventors: 권순억; 김경덕
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-11-27
Filing date: 1997-11-27
Publication date: 2000-10-02
Also published as: KR19990042692A

Abstract

본 발명은 파워 온 리셋회로에 관한 것으로, 종래 파워 온 리셋회로는 전원전압의 값이 계속증가하지 않고 감소하는 경우 급격한 동작을 보이며, 전원전압이 안정적으로 입력되는 상태에서 차동증폭부의 엔모스 트랜지스터를 통해 계속적인 전류의 누설이 발생하여 소비전력이 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 전원전압을 인가 받아 각기 다른 전압 값의 출력전압을 출력하는 입력부와; 상기 입력부의 출력전압 중 가장 큰 전압 값의 출력전압을 입력받아 지연하는 제 1지연부와; 상기 입력부의 출력전압 중 중간의 전압 값을 갖는 출력전압을 입력받아 지연하여 출력하는 제 2지연부와; 상기 제 1지연부의 출력전압에 따라 전원전압을 조정하여 저전위 출력전압을 출력하는 전압조정부와; 상기 입력부의 가장 낮은 전압 값을 갖는 출력전압에 따라 조정되는 전원전압을 인가 받으며, 상기 전압조정부와 제 2지연부의 출력전압 차를 검출하여 출력하는 차동증폭부와; 상기 차동증폭부의 출력신호를 지연하여 출력하는 출력부로 구성하여 입력부에서 전원전압이 안정된 상태로 입력되는 경우에도 저전위로 출력되는 출력전압을 생성하고, 그 출력전압에 따라 차동증폭부의 출력전압을 조절함으로써, 보다 안정된 동작을 가능하게 하는 효과와 아울러 안정된 전원전압의 인가 시에 차동증폭부를 구성하는 전류미러의 동작을 차단하여 전류의 누설을 방지함으로써, 소비전력을 절감하는 효과가 있다.

Description

파워 온 리셋회로

본 발명은 파워 온 리셋회로에 관한 것으로, 특히 전원전압의 변화에 안정적으로 동작하며, 누설전류를 방지하여 소비전력을 저감하는데 적당하도록 한 파워 온 리셋회로에 관한 것이다.

일반적으로, 반도체 회로는 전원전압의 입력초기 즉, 시스템에 전원을 인가하였을 때 회로 내부 혹은 외부에서 발생하는 노이즈에 의해 쉽게 파손되어 오동작 하게 되며, 이를 방지하기 위해 초기의 전원이 안정화되는 시점에서 회로를 초기화하는 파워 온 리셋회로를 사용하였으며, 이와 같은 기능의 종래 파워 온 리셋회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 파워 온 리셋회로도로서, 이에 도시한 바와 같이 전원전압(VCC)을 인가 받아 각기 다른 전압 값을 갖는 두 출력전압을 출력하는 입력부(10)와; 상기 입력부(10)의 출력전압 중 값이 큰 출력전압을 입력받아 지연하는 제 1지연부(20)와; 상기 입력부(10)의 출력전압 중 값이 작은 출력전압을 입력받아 지연하는 제 2지연부(30)와; 상기 제 1지연부(20)를 통해 지연된 신호에 따라 소정전압으로 조정된 전원전압을 출력하는 전압조정부(40)와; 상기 전압조정부(40)의 전원전압과 상기 제 2지연부(30)의 출력전압의 차를 검출하여 출력하는 차동증폭부(50)와; 상기 차동증폭부(50)의 출력전압을 지연하여 출력전압(VOUT)을 출력하는 출력부(60)로 구성된다.

상기 입력부(10)는 전원전압(VCC)과 접지사이에 직렬접속되어 각각의 게이트에 인가되는 전원전압(VCC)에 따라 도통제어되고, 각각의 접속점에서 출력전압을 출력하는 엔모스 트랜지스터(NM1),(NM2),(NM3)로 구성된다.

상기 제 1 및 제 2지연부(20),(30)와 출력부(60)는 직렬접속된 인버터(INV1,INV2), (INV3,INV4), (INV5,INV6)로 구성된다.

상기 전압조정부(40)는 소스에 전원전압(VCC)을 인가 받고, 게이트에 인가되는 제 1지연부(20)의 출력신호에 따라 도통제어되는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 소스와 드레인에 접속된 캐패시터(C1)와; 상기 피모스 트랜지스터(PM1)의 드레인과 접지사이에 직렬접속되며, 각각의 게이트에 인가되는 접지전압에 따라 도통되어 그 접속점에서 출력전압을 출력하는 피모스 트랜지스터(PM2),(PM3)로 구성된다.

상기 차동증폭부(50)는 전원전압(VCC)에 의한 동일한 전류를 각기 다른 경로로 흐르게 하는 전류미러부(51)와; 상기 제 2지연부(30)의 출력전압에 따라 도통제어되어 상기 전류미러부(51)에서 일측 경로를 통해 출력한 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM4)와; 상기 전압조정부(40)의 출력전압에 따라 도통제어되어 상기 전류미러부(51)에서 타측 경로를 통해 출력한 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM5)로 구성된다.

이하, 상기와 같이 구성된 종래 파워 온 리셋회로의 동작을 설명한다.

먼저, 도2는 종래 파워 온 리셋회로의 주요부분 동작파형도로서, 이에 도시한 바와 같이 전원전압(VCC)이 초기 0V에서 서서히 증가하는 시점에서 엔모스 트랜지스터(NM1),(NM2),(NM3)가 모두 도통되어 각각의 접속점에서는 전압 분배에 의한 서로 다른 전압 값의 출력전압이 출력된다. 즉, 엔모스 트랜지스터(NM1),(NM2)의 접점에서 출력되는 출력전압이 엔모스 트랜지스터(NM2),(NM3)의 접점에서 출력되는 출력전압보다 높게 출력된다.

그 다음, 상기 엔모스 트랜지스터(NM1),(NM2)의 접점측 출력신호를 인가 받은 제 1지연부(20)에 구비된 직렬접속된 인버터(INV2),(INV3)는 상기 입력된 입력부(10)의 출력신호가 일정 전압레벨이 된 시점(t1)에서 동작하여 그 시점의 전원전압(VCC)값을 출력한다. 또한, 상기 제 1지연부(20)에 인가된 출력보다 낮은 입력부(10)의 출력신호를 입력받은 제 2지연부(30)에 구비된 직렬접속된 인버터(INV3),(INV4)는 상기 제 1지연부(30)에 구비된 인버터(INV1),(INV2)보다 늦은 시점(t2)에서 동작하여 그 시점(t2)에서의 전원전압(VCC)값을 출력한다.

그 다음, 상기 제 1지연부(30)의 출력전압을 입력받은 전압조정부(40)의 피모스 트랜지스터(PM1)는 턴오프 된다. 이전의 상태에서는 상기 피모스 트랜지스터(PM1)는 도통상태로 그 드레인측은 전원전압(VCC)의 값이 나타나고 있는 상태였으며, 피모스 트랜지스터(PM1)가 턴오프 됨에 따라 전원전압(VCC)은 캐패시터(C1)에서 충전 및 방전되어 소정시간 지연되며, 그 피모스 트랜지스터(PM1)의 드레인측은 저전위로 천이 된다. 이때, 상기 피모스 트랜지스터(PM1)의 드레인측과 접지 사이에 직렬접속된 피모스 트랜지스터(PM2),(PM3)는 턴온 된 상태이므로, 그 접점에서 출력되는 전압은 저전위 상태로 출력된다.

그 다음, 상기 전압조정부(40)의 저전위 출력전압과 상기 제 2지연부(30)의 출력전압을 인가 받은 차동증폭부(50)는 상기 제 2지연부(30)가 동작하는 시점(t2)보다 지연된 시점에서의 전원전압(VCC)에 의한 전류를 출력한다.

즉, 제 2지연부(30)의 출력전압을 인가 받은 엔모스 트랜지스터(NM4)는 도통되고, 상기 전압조정부(40)의 저전위 출력전압을 입력받은 엔모스 트랜지스터(NM5)는 턴오프 되어, 전류미러부(51)를 동작시키며, 그 전류미러부(51)를 통해 흐르는 전류를 출력하게 된다.

그 다음, 상기 차동증폭부(50)의 출력전류를 입력받은 출력부(60)는 상기 전원전압(VCC)이 정상적인 값으로 입력되는 시점(t3)에 조금 앞서 출력전압(VOUT)을 출력한다.

상기한 바와 같이 종래 파워 온 리셋회로는 전원전압(VCC)이 0V로부터 서서히 증가하는 시점에서는 내부회로에 전원전압(VCC)이 인가되는 것을 차단하고, 일정시간이 지나 전원전압(VCC)이 소정 전압 값에 도달하면, 내부회로에 안정된 전원전압(VCC)을 공급하게 된다.

그러나, 상기한 바와 같은 종래 파워 온 리셋회로는 전원전압의 값이 계속증가하지 않고 감소하는 경우 급격한 동작을 보이며, 전원전압이 안정적으로 입력되는 상태에서 차동증폭부의 엔모스 트랜지스터를 통해 계속적인 전류의 누설이 발생하여 소비전력이 증가하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 전원전압의 변화에 대해 안정된 동작을 하며, 소비전력을 절감한 파워 온 리셋회로를 제공함에 그 목적이 있다.

도1은 종래 파워 온 리셋회로도.

도2는 도1의 동작 파형도.

도3은 본 발명 파워 온 리셋회로도.

***도면의 주요 부분에 대한 부호의 설명***

10:입력부 20:제 1지연부

30:제 2지연부 40:전압조정부

50:차동증폭부 60:출력부

상기와 같은 목적은 전원전압을 인가 받아 각기 다른 전압 값의 출력전압을 출력하는 입력부와; 상기 입력부의 출력전압 중 가장 큰 전압 값의 출력전압을 입력받아 지연하는 제 1지연부와; 상기 입력부의 출력전압 중 중간의 전압 값을 갖는 출력전압을 입력받아 지연하여 출력하는 제 2지연부와; 상기 제 1지연부의 출력전압에 따라 전원전압을 조정하여 저전위 출력전압을 출력하는 전압조정부와; 상기 입력부의 가장 낮은 전압 값을 갖는 출력전압에 따라 조정되는 전원전압을 인가 받으며, 상기 전압조정부와 제 2지연부의 출력전압 차를 검출하여 출력하는 차동증폭부와; 상기 차동증폭부의 출력신호를 지연하여 출력하는 출력부로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명 파워 온 리셋회로도로서, 이에 도시한 바와 같이 전원전압(VCC)을 인가 받아 각기 다른 전압 값의 세 출력전압을 출력하는 입력부(10)와; 상기 입력부(10)의 출력전압 중 가장 큰 전압 값의 출력전압을 입력받아 지연하는 제 1지연부(20)와; 상기 입력부(10)의 출력전압 중 중간의 전압 값을 갖는 출력전압을 입력받아 지연하여 출력하는 제 2지연부(30)와; 상기 제 1지연부(20)의 출력전압에 따라 전원전압(VCC)을 조정하여 출력하는 전압조정부(40)와; 상기 입력부(10)의 가장 낮은 전압 값을 갖는 출력전압에 따라 전원전압(VCC)을 인가 받으며, 상기 전압조정부(40)와 제 2지연부(30)의 출력전압 차를 검출하여 출력하는 차동증폭부(50)와; 상기 차동증폭부(50)의 출력신호를 지연하여 출력하는 출력부(60)로 구성된다.

상기 제 1 및 제 2지연부(20),(30)와, 전압조정부(40), 출력부(60)의 내부구성은 종래 도1에 보인 구성과 동일하게 구성하며, 상기 입력부(10)에 풀다운 엔모스 트랜지스터(NM6)를 추가하여 엔모스 트랜지스터(NM3)와의 접점에서 가장 낮은 전압 값을 갖는 출력전압을 출력하도록 구성하고, 상기 차동증폭부(50)를 상기 입력부(10)의 가장 낮은 전압 값의 출력신호에 따라 도통제어되어 전원전압(VCC)을 인가 제어하는 피모스 트랜지스터(PM6)와, 각각의 게이트에 인가되는 상기 제 2지연부(30)의 출력전압과 상기 전압조정부(40)의 출력전압에 따라 도통제어되어, 상기 피모스 트랜지스터(PM6)를 통해 인가된 전원전압(VCC)에 의한 전류를 각각의 드레인측으로 흐르게 하는 피모스 트랜지스터(PM4),(PM5)와; 상기 피모스 트랜지스터(PM4),(PM5)의 드레인측에 동일한 전류가 흐르게 하는 전류미러부(51)로 구성된다.

이하, 상기와 같은 구성의 본 발명 파워 온 리셋회로의 동작을 설명한다.

먼저, 전원전압(VCC)이 0V에서 서서히 증가하면 입력부(10)의 엔모스 트랜지스터(NM1~NM3,NM4)는 모두 도통되고, 각 접점에서 전압분배에 의한 서로 다른 전압 값을 갖는 세가지 출력전압을 출력한다.

그 다음, 상기 입력부(10)의 출력전압 중 그 전압 값이 가장 큰 출력전압은 제 1지연부(20)에서 소정시간 지연되어, 그 때의 전원전압(VCC)을 출력하고, 그 제 1지연부(20)의 출력신호를 입력받은 전압조정부(40)는 종래의 동작과 동일하게 저전위의 출력신호를 출력한다.

이때, 상기 입력부(10)의 출력전압 중 중간 값을 입력받은 제 2지연부(30)는 상기 제 1지연부(20)보다 조금 더 지연된 시점에서, 그 시점에서 입력되는 전원전압(VCC)의 값을 출력한다.

그 다음, 상기 입력부(10)의 출력전압 중 가장 낮은 전압 값의 출력전압을 게이트에 인가 받은 차동증폭부(50)의 피모스 트랜지스터(PM6)는 초기상태에서 전원전압(VCC)의 값이 충분히 낮을 때, 도통되어 전원전압(VCC)을 그 드레인측에 나타나도록 한다.

그 다음, 각각 상기 피모스 트랜지스터(PM6)를 통해 소스에 전원전압(VCC)을 인가 받고 각각의 게이트에 상기 제 2지연부(30)의 출력전압과 상기 전압조정부(40)의 저전위 출력전압을 인가 받은 피모스 트랜지스터(PM4),(PM5)는 각각 턴오프 되고, 턴온 되어 각각의 드레인에 접속된 전류미러부(51)의 동작에 의해 상기 피모스 트랜지스터(PM5)의 드레인에서는 전원전압(VCC)에 의한 전류가 출력된다.

그 다음, 출력부(60)는 상기 차동증폭부(50)의 출력인 전원전압(VCC)에 의한 전류를 입력받아 지연하여 그 지연된 시점에서의 전원전압(VCC)을 출력전압(VCC)으로 하여 출력한다.

이때, 전원전압(VCC)이 일정한 전압 값 이상으로 안정되게 인가되면, 상기 입력부(10)의 가장 낮은 전압 값을 갖는 출력전압을 인가 받은 차동증폭부(50)에 구비된 피모스 트랜지스터(PM6)는 전원전압(VCC)보다 약간 낮은 전압을 그 드레인측으로 인가하게 되며, 이에 따라 상기 차동증폭부(50)의 출력신호는 고전위로 고정되고, 이를 입력받아 지연하여 출력하는 출력부(60)는 계속 안정적인 출력전압(VOUT)을 출력한다. 이때, 전류미러부(51)는 동작하지 않게 되며, 누설되는 전류도 없다. 또한, 전원전압(VCC)에 이상이 발생하여 그 값이 낮아지는 경우에도 전원전압(VCC)을 출력부(60)에 계속 인가하여 전원전압의 변화에 따른 회로의 안정성을 증가시키게 된다.

상기한 바와 같이 본 발명 파워 온 리셋회로는 입력부에서 전원전압이 안정된 상태로 입력되는 경우에도 저전위로 출력되는 출력전압을 생성하고, 그 출력전압에 따라 차동증폭부의 출력전압을 조절함으로써, 보다 안정된 동작을 가능하게 하는 효과와 아울러 안정된 전원전압의 인가 시에 차동증폭부를 구성하는 전류미러의 동작을 차단하여 전류의 누설을 방지함으로써, 소비전력을 절감하는 효과가 있다.

Claims

전원전압을 인가 받아 각기 다른 전압 값의 출력전압을 출력하는 입력부와; 상기 입력부의 출력전압 중 가장 큰 전압 값의 출력전압을 입력받아 지연하는 제 1지연부와; 상기 입력부의 출력전압 중 중간의 전압 값을 갖는 출력전압을 입력받아 지연하여 출력하는 제 2지연부와; 상기 제 1지연부의 출력전압에 따라 전원전압을 조정하여 저전위 출력전압을 출력하는 전압조정부와; 상기 입력부의 가장 낮은 전압 값을 갖는 출력전압에 따라 조정되는 전원전압을 인가 받으며, 상기 전압조정부와 제 2지연부의 출력전압 차를 검출하여 출력하는 차동증폭부와; 상기 차동증폭부의 출력신호를 지연하여 출력하는 출력부로 구성하여 된 것을 특징으로 하는 파워 온 리셋회로.
제 1항에 있어서, 상기 입력부는 전원전압과 접지사이에 직렬접속되며, 각각의 게이트에 전원전압을 인가 받아 도통제어되어 각각의 접속점에서 출력전압을 출력하는 다수의 모스 트랜지스터로 구성하여 된 것을 특징으로 하는 파워 온 리셋회로.
제 1항에 있어서, 상기 차동증폭부는 상기 입력부의 가장 낮은 전압 값의 출력신호에 따라 도통제어되어 전원전압을 인가제어하는 제 1피모스 트랜지스터와, 각각의 게이트에 인가되는 상기 제 2지연부의 출력전압과 상기 전압조정부의 출력전압에 따라 도통제어되어, 상기 제 1피모스 트랜지스터를 통해 인가된 전원전압에 의한 전류를 각각의 드레인측으로 흐르게 하는 제 2 및 제 3피모스 트랜지스터와; 제 2 및 제 3피모스 트랜지스터의 드레인측에 동일한 전류가 흐르게 하는 전류미러부로 구성하여 된 것을 특징으로 하는 파워 온 리셋회로.