KR100277879B1 - 센스앰프의초기바이어스회로 - Google Patents
센스앰프의초기바이어스회로 Download PDFInfo
- Publication number
- KR100277879B1 KR100277879B1 KR1019970037109A KR19970037109A KR100277879B1 KR 100277879 B1 KR100277879 B1 KR 100277879B1 KR 1019970037109 A KR1019970037109 A KR 1019970037109A KR 19970037109 A KR19970037109 A KR 19970037109A KR 100277879 B1 KR100277879 B1 KR 100277879B1
- Authority
- KR
- South Korea
- Prior art keywords
- sense amplifier
- nmos transistor
- amplifier
- bias circuit
- output
- Prior art date
Links
Images
Landscapes
- Amplifiers (AREA)
- Dram (AREA)
Abstract
센스앰프가 동작하기 시작하여 출력이 나오기까지의 딜레이(delay)를 최소화하기에 적당한 센스앰프의 초기바이어스 회로에 대한 것으로, 이와 같은 목적을 달성하기 위한 센스앰프의 초기바이어스 회로는 차동증폭기를 구성하기 위한 트랜지스터로서 전류 공급원인 커런트 미러를 구성하는 2개의 제 1, 제 2 피모스 트랜지스터와, 상기 차동증폭기의 양단에 포지티브전압값이 인가되는 제 1 앤모스 트랜지스터와 네가티브 전압값이 인가되는 제 2 앤모스 트랜지스터, 상기 차동증폭기의 스위칭 역할을 함과 동시에 항상 일정량의 전류를 흐르게 하여 상기 제 1, 제 2 앤모스 트랜지스터의 입력전압값을 비교할 수 있게 하는 제 3 앤모스 트랜지스터와, 센스앰프가 디제이블(disable)한 상태에서 초기값을 동일하게 가져갈 수 있도록 센스앰프 인에이블신호와 파워다운(Power Down:PD) 신호를 받아서 센스앰프의 출력전압을 특정전압레벨로 잡아주기 위한 제 3 피모스 트랜지스터와 제 4 앤모스 트랜지스터, 파워 세이빙 모드(Power saving mode)시에 센스앰프가 디제이블인 상태에서 상기 제 4 앤모스 트랜지스터를 통한 지속적인 전류소모를 방지하기 위해 파워 다운 신호를 한쪽 입력에 넣어주어 상기 제 4 앤모스 트랜지스터에 입력시켜 주는 노아게이트와, 센스앰프의 출력레벨을 버퍼링하기 위한 씨모스 인버터를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 센스앰프의 초기 바이어스 회로에 대한 것으로 특히, 센스앰프가 동작하기 시작하여 출력이 나오기까지의 딜레이(delay)를 최소화하기에 적당한 센스앰프의 초기바이어스 회로에 대한 것이다.
도면을 참조하여 종래 센스앰프의 초기 바이어스 회로에 대하여 설명하면 다음과 같다.
도 1은 종래 센스앰프의 초기 바이어스 회로도이다.
종래 센스앰프의 초기 바이어스 회로는 도 1에 도시한 바와 같이 차동증폭기(different amplifier)를 구성하기 위한 트랜지스터로서 전류공급원인 커런트 미러(current mirror)를 구성하는 제 1, 제 2 피모스 트랜지스터(MP1,MP2)와, 포지티브 입력으로 사용되는 제 1 앤모스 트랜지스터(MN1)와, 네가티브 입력으로 사용되는 제 2 앤모스 트랜지스터(MN2)와, 상기 차동증폭기(different amplifier)를 동작하게 하는 스위칭 역할을 하는 동시에 항상 일정량의 전류를 흐르게 하여 상기 제 1, 제 2 앤모스 트랜지스터(MN1,MN2)의 입력전압을 비교 출력하는 제 3 앤모스 트랜지스터(MN3)와, 센스앰프가 디제이블(disable)한 상태에서 초기값을 동일하게 가져갈 수 있도록 "하이"로 프리차아지 시켜주는 스위칭 제 3 피모스 트랜지스터(MP2)와, 센스앰프의 출력단으로 나오는 출력레벨을 버퍼링하기 위한 씨모스 인버터(X0)를 포함하여 구성된다. 이때 상기 제 1, 제 2, 제 3 피모스 트랜지스터(MP0,MP1,MP2)의 일단에는 전원전압(Vcc)이 인가되어 있다.
상기와 같이 구성된 종래의 센스앰프 초기 바이어스 회로의 동작을 센스앰프 인에이블(enable)신호가 액티브(active)할 때와 인액티브(inactive)할 때로 나누어 설명하면 다음과 같다.
도 2는 종래 센스앰프의 초기 바이어스를 출력하는 파형도이다.
먼저 센스앰프 인에이블(enable)신호가 인액티브(inactive)할 경우 제 2 앤모스 트랜지스터(MN2)는 오프되고 스위칭 제 3 피모스 트랜지스터(MP2)는 항상 턴-온 되어 센스앰프의 출력(output)단으로 항상 "하이"레벨이 출력되고 씨모스 인버터(X0)를 통한 출력바(
)단으로는 항상 "로우"레벨이 출력된다.
다음으로 센스앰프 인에이블 신호가 액티브(active)할 경우에는 제 3 피모스 트랜지스터(MP2)는 오프되고, 제 2 앤모스 트랜지스터(MN2)는 턴-온되어서 일정 전류를 항상 흐르게 하는데 이와 동시에 포지티브 전압이 입력(input)되는 제 1 앤모스 트랜지스터(MN0)와 네가티브 전압이 입력되는 제 2 앤모스 트랜지스터(MN1)의 입력레벨을 비교하여 센스앰프의 출력레벨을 결정한다. 이때 입력레벨을 비교하여 출력단에 출력할때 첫 번째로 포지티브 전압이 네가티브 전압에 비하여 높으면 포지티브 전압이 입력되는 제 1 앤모스 트랜지스터(MN0)에 더 많은 양의 전류가 흐르게 되고 이에따라서 네가티브값이 입력되는 제 2 앤모스 트랜지스터(MN1)의 드레인단의 전압이 올라가게 되어 센스앰프 출력(output)단으로 "하이"레벨이 출력된다. 이에비해 네가티브값이 입력되는 제 2 앤모스 트랜지스터(MN1)에 더 높은 전압이 인가되면 네가티브 전압이 인가되는 제 2 앤모스 트랜지스터(MN1)에 더 많은 전류가 흐르게 된다. 이에따라서 센스앰프의 출력(output)단은 "로우"레벨을 나타내게 되고 씨모스 인버터(X0)를 통한 센스앰프출력바(
)단은 "하이"레벨을 나타내게 된다. 이때 센스앰프의 인에이블 신호가 액티브(active)할 때 포지티브 입력전압값이 네가티브 입력전압값에 비해 큰값을 가져서 센스앰프가 "하이"레벨을 나타다가, 포지티브 전압이 네가티브 전압보다 작은 값을 갖게되면 그 전 "하이"레벨에서 "로우"레벨로 떨어져야 하는데 이때 전원전압(Vcc)이 낮아져서 센싱하는 스피드가 떨어지게 된다.
상기와 같은 종래 센스앰프의 초기바이어스 회로는 다음과 같은 문제가 있다.
센스앰프의 인에이블 신호가 액티브(active)할 때 포지티브 전압이 네가티브 전압에 비해 큰값을 가져서 센스앰프가 "하이"레벨을 나타내다가, 포지티브 전압이 네가티브 전압보다 작은 값을 갖게되면 그 전 "하이"레벨에서 "로우"레벨로 떨어져야 하는데 이때 전원전압(Vcc)이 낮아져서 센싱하는 스피드가 떨어지게 되고 센스앰프의 출력신호가 지연되기 때문에 센싱 결과가 잘못인식될 수 있다.
본 발명은 상기와 같은 센스앰프의 초기바이어스 회로에 대한 것으로 특히, 센스앰프가 동작하기 시작하여 출력이 나오기까지의 딜레이(delay)를 최소화하여 안정된 센싱동작을 할 수 있는 센스앰프의 초기바이어스 회로를 제공하는 데 그 목적이 있다.
도 1은 종래 센스앰프의 초기 바이어스 회로도
도 2는 종래 센스앰프의 초기 바이어스 회로의 출력파형도
도 3는 본 발명 센스앰프의 초기 바이어스 회로도
도 4는 본 발명 센스앰프의 초기 바이어스 회로의 출력파형도
도면의 주요 부분에 대한 부호의 설명
MN0,MN1,MN2: 제 1, 제 2, 제 3 앤모스 트랜지스터
MP0,MP1,MP2: 제 1, 제 2, 제 4 피모스 트랜지스터
X0: 씨모스 인버터 X1: 노아게이트
PD(Power Down): 파워다운 신호 Vp: 포지티브 전압
Vn: 네가티브 전압
상기와 같은 목적을 달성하기 위한 본 발명 센스앰프의 초기바이어스 회로는 차동증폭기를 구성하기 위한 트랜지스터로서 전류 공급원인 커런트 미러를 구성하는 2개의 제 1, 제 2 피모스 트랜지스터와, 상기 차동증폭기의 양단에 포지티브전압값이 인가되는 제 1 앤모스 트랜지스터와 네가티브 전압값이 인가되는 제 2 앤모스 트랜지스터, 상기 차동증폭기의 스위칭 역할을 함과 동시에 항상 일정량의 전류를 흐르게 하여 상기 제 1, 제 2 앤모스 트랜지스터의 입력전압값을 비교할 수 있게 하는 제 3 앤모스 트랜지스터와, 센스앰프가 디제이블(disable)한 상태에서 초기값을 동일하게 가져갈 수 있도록 센스앰프 인에이블신호와 파워다운(Power Down:PD) 신호를 받아서 센스앰프의 출력전압을 특정전압레벨로 잡아주기 위한 제 3 피모스 트랜지스터와 제 4 앤모스 트랜지스터, 파워 세이빙 모드(Power saving mode)시에 센스앰프가 디제이블인 상태에서 상기 제 4 앤모스 트랜지스터를 통한 지속적인 전류소모를 방지하기 위해 파워 다운 신호를 한쪽 입력에 넣어주어 상기 제 4 앤모스 트랜지스터에 입력시켜 주는 노아게이트와, 센스앰프의 출력레벨을 버퍼링하기 위한 씨모스 인버터를 포함하여 구성됨을 특징으로 한다.
도면을 참조하여 본 발명 센스앰프의 초기바이어스 회로를 설명하면 다음과 같다.
도 3는 본 발명 센스앰프의 초기바이어스 회로도이고, 도 4는 본 발명 센스앰프의 초기 바이어스 회로의 출력파형도이다.
본 발명 센스앰프의 초기바이어스 회로는 센스앰프가 동작하기 이전 상태의 출력 바이어스를 특정전압으로 조정하여 센스앰프가 동작하기 시작하여 출력이 나오기까지의 딜레이를 최소화하기 위한 것이다.
도 3에 도시한 바와 같이 차동증폭기(Differential Amplifier)를 구성하기 위한 트랜지스터로서 전류공급원인 커런트 미러(current mirror)를 구성하는 제 1, 제 2 피모스 트랜지스터(MP0,MP1)와, 상기 차동증폭기에 포지티브 전압이 입력되는 제 1 앤모스 트랜지스터(MN0)와, 네가티브 전압이 입력되는 제 2 앤모스 트랜지스터(MN1)와, 상기 차동증폭기(Differential Amplifier)를 동작하게 하기 위한 스위칭 역할을 하는 동시에 항상 일정량의 전류를 흐르게 하여 상기 제 1, 제 2 앤모스 트랜지스터(MN0,MN1)의 입력전압값을 비교할 수 있게 하는 제 3 앤모스 트랜지스터(MN2)와, 센스앰프가 디제이블(disable)한 상태에서 초기값을 동일하게 가져갈 수 있도록 센스앰프의 출력전압을 특정전압레벨로 잡아주는 제 3 피모스 트랜지스터(MP2)와 제 4 앤모스 트랜지스터(MN3)와, 파워 세이빙 모드(Power saving mode)로 들어갔을 때 센스앰프가 디제이블(disable)한 상태에서 제 2 앤모스 트랜지스터(MN3)를 통한 지속적인 전류 소모를 방지하기 위해 파워 다운(Power Down:PD) 신호를 한쪽 입력에 넣어주어 제 4 앤모스 트랜지스터(MN3)에 입력시켜 주는 노아게이트(X1)와, 센스앰프의 출력(output)레벨을 버퍼링하기 위한 씨모스 인버터(X0)를 포함하여 구성되었다. 이때 상기 제 1, 제 2, 제 3 피모스 트랜지스터(MP0,MP1,MP2)의 일단에는 전원전압(Vcc)이 인가되어 있다.
상기와 같이 구성된 본 발명 센스앰프의 초기바이어스 회로의 동작을 도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명 센스앰프의 초기 바이어스 회로의 출력파형도이다.
본 발명 센스앰프의 초기바이어스 회로의 동작은 노말 모드(normal mode)와 파워 세이빙 모드(Power saving mode)로 나누어 설명하면 다음과 같다.
먼저 노말 모드(normal mode)일 때 파워 다운(PD)신호는 인액티브(inactive)하기 때문에 결과적으로 노아게이트(X1)는 센스앰프 인에이블 신호의 인버팅역할을하게 된다. 즉, 센스앰프가 디제이블(disable)한 경우에 제 3 앤모스 트랜지스터(MN2)는 턴오프되고 제 3 피모스 트랜지스터(MP2)는 턴온되며 노아게이트(X1)는 "하이"를 출력하게 되어 제 3 피모스 트랜지스터(MP2)와 제 3 앤모스 트랜지스터(MN2)는 동시에 턴온이 된다. 이때 제 3 피모스 트랜지스터(MP2)와 제 3 앤모스 트랜지스터(MN2)는 특정 턴온저항을 갖게되고 이로인하여 센스앰프의 출력(output)단은 항상 "하이" 도 아니고 "로우"도 아닌 그 중간레벨의 특정전압레벨을 나타내게 된다. 다음으로 센스앰프가 인에이블(enable)하게 되면 제 3 피모스 트랜지스터(MP2)와 제 3 앤모스 트랜지스터(MN2)는 동시에 턴오프되고 정상적으로 센스앰프 양단의 제 1, 제 2 앤모스 트랜지스터(MN0,MN1)의 전압을 비교하여 포지티브 전압이 더 크면 출력(output)단은 "특정전압레벨"에서 "하이"로 바뀌어 출력되고, 네가티브 전압이 포지티브 전압보다 더 크면 출력(output)단은 "특정전압레벨"에서 "로우"를 출력하게 된다.
그리고 노말 모드(normal mode)가 아닌 파워 세이빙 모드(Power saving mode)시에는 센스앰프는 항상 디제이블(disable) 상태에 있으므로 이때 제 4 앤모스 트랜지스터는 파워다운(PD)이 액티브(active)하므로 전류가 차단되어 전류의 소모가 없다.
상기와 같은 본 발명 센스앰프의 초기바이어스 회로는 다음과 같은 효과가 있다.
센스앰프가 디제이블 한 상태에서 출력단이 항상 특정전압레벨을 유지하므로 센스앰프가 인에이블하게 되어 차동증폭기의 포지티브 전압과 네가티브 전압을 비교하여 "특정전압레벨"에서 "하이"레벨로 상승하거나, "특정전압"레벨에서 "로우"레벨로 하강할 때 센싱딜레이로 인한 손실을 줄일 수 있다. 즉, 센싱 출력(output)시 "하이"에서 "로우"로 또는 "로우"에서 "하이"로 풀 수윙(Full Swing)을 하지 않으므로 센싱지연(delay)으로 인한 오동작을 줄일 수 있다.
Claims (1)
- 차동증폭기를 구성하기 위한 트랜지스터로서 전류 공급원인 커런트 미러를 구성하는 2개의 제 1, 제 2 피모스 트랜지스터와,상기 차동증폭기의 양단에 포지티브전압값이 인가되는 제 1 앤모스 트랜지스터와 네가티브 전압값이 인가되는 제 2 앤모스 트랜지스터,상기 차동증폭기의 스위칭 역할을 함과 동시에 항상 일정량의 전류를 흐르게 하여 상기 제 1, 제 2 앤모스 트랜지스터의 입력전압값을 비교할 수 있게 하는 제 3 앤모스 트랜지스터와,센스앰프가 디제이블(disable)한 상태에서 초기값을 동일하게 가져갈 수 있도록 센스앰프 인에이블신호와 파워다운(Power Down:PD) 신호를 받아서 센스앰프의 출력전압을 특정전압레벨로 잡아주기 위한 제 3 피모스 트랜지스터와 제 4 앤모스 트랜지스터,파워 세이빙 모드(Power saving mode)시에 센스앰프가 디제이블인 상태에서 상기 제 4 앤모스 트랜지스터를 통한 지속적인 전류소모를 방지하기 위해파워 다운(Power Down:PD) 신호와 센스앰프 인에이블 신호를 입력받아 상기 제 4 앤모스 트랜지스터에 입력시켜 주는 노아게이트와,센스앰프의 출력레벨을 버퍼링하기 위한 씨모스 인버터를 포함하여 구성됨을 특징으로 하는 센스앰프 초기바이어스 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970037109A KR100277879B1 (ko) | 1997-08-02 | 1997-08-02 | 센스앰프의초기바이어스회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970037109A KR100277879B1 (ko) | 1997-08-02 | 1997-08-02 | 센스앰프의초기바이어스회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990015189A KR19990015189A (ko) | 1999-03-05 |
| KR100277879B1 true KR100277879B1 (ko) | 2001-01-15 |
Family
ID=66000424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970037109A KR100277879B1 (ko) | 1997-08-02 | 1997-08-02 | 센스앰프의초기바이어스회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100277879B1 (ko) |
-
1997
- 1997-08-02 KR KR1019970037109A patent/KR100277879B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990015189A (ko) | 1999-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100205530B1 (ko) | 감지 증폭기 | |
| JP4287678B2 (ja) | 内部電源回路 | |
| US7453295B2 (en) | Low-voltage detection reset circuit | |
| US6570367B2 (en) | Voltage generator with standby operating mode | |
| KR100190763B1 (ko) | 차동 증폭기 | |
| US4677321A (en) | TTL compatible input buffer | |
| EP1124170B1 (en) | Reference voltage generation circuit including a start-up circuit | |
| US7102439B2 (en) | Low voltage differential amplifier circuit and a sampled low power bias control technique enabling accommodation of an increased range of input levels | |
| US7061322B2 (en) | Low voltage differential amplifier circuit and bias control technique enabling accommodation of an increased range of input levels | |
| JP2002260393A (ja) | 昇圧電圧発生回路 | |
| JP4181695B2 (ja) | レギュレータ回路 | |
| US6028458A (en) | Differential amplifier with input signal determined standby state | |
| US20050275461A1 (en) | Low voltage differential amplifier circuit for wide voltage range operation | |
| JP3967722B2 (ja) | 半導体装置 | |
| US7372321B2 (en) | Robust start-up circuit and method for on-chip self-biased voltage and/or current reference | |
| KR100277879B1 (ko) | 센스앰프의초기바이어스회로 | |
| KR20010029249A (ko) | 반도체 메모리 장치의 감지 증폭기 회로 | |
| JP2002015599A (ja) | 半導体記憶装置 | |
| KR100324326B1 (ko) | 입력 버퍼 회로 | |
| KR100258362B1 (ko) | 반도체 소자의 기준전압 발생장치 | |
| KR100266638B1 (ko) | 파워 온 리셋회로 | |
| KR100631936B1 (ko) | 내부전압 발생회로 | |
| JPH07234735A (ja) | 内部電源回路 | |
| KR100269619B1 (ko) | 저전압 검출회로 | |
| KR100527526B1 (ko) | 저전압 동작 특성을 개선한 내부전압 발생장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050923 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |