JP2002260393A - 昇圧電圧発生回路 - Google Patents
昇圧電圧発生回路Info
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Abstract
回路を提供する。 【解決手段】 チャージポンプ回路P1を用いて昇圧電
圧を発生させる構成とした昇圧電圧発生回路に於いて、
チャージポンプ回路P1の出力に接続された抵抗分圧回
路(R1、R2)と、抵抗分圧回路の第1の出力ノード
N5の出力電圧と、第2の出力ノードN6の出力電圧と
を、それぞれ、そのゲート入力電圧とし、チャージポン
プ回路P1の出力電圧値が、予め設定された規定電圧値
であるときは、その電流値が等しく、且つ、チャージポ
ンプ回路P1の出力電圧値が上記規定電圧値から増減し
たときは、その電流値の増減量が相互に異なる様に、そ
のしきい値電圧(蓄積電荷量)が設定された一対のフラ
ッシュEEPROMセルF1、F2を、その入力トラン
ジスタ対とするカレントミラー型差動増幅器を含み、チ
ャージポンプ回路P1の稼動・非稼動を制御する制御信
号ENBを出力するポンプ動作制御回路とを設ける。
Description
置に於いて用いられる昇圧電圧発生回路に係るものであ
り、例えば、電源電圧以上の高いレベルに昇圧された電
圧を必要とする不揮発性半導体記憶装置等に利用して有
効な昇圧電圧発生回路に関するものである。
シュEEPROM)において低電圧化が進んでいる。高
速アクセスを保ちながら低電圧化を進める為にフラッシ
ュEEPROMセルのゲートに接合されるワード線の選
択レベルを電源電圧以上に昇圧することが通常なされて
いる。
いて周知であり、図2に、一般的な昇圧電圧発生回路の
構成を示す。P型MOSFET T8およびT9のソー
スは電源電圧Vccに接続されており、P型MOSFE
T T8のゲートおよびP型MOSFET T9のゲー
ト、ドレインはノードN7に接続される。これによりP
型MOSFET T8およびT9はカレントミラー回路
を構成し、P型MOSFET T8とT9には同一量の
電流が流れる。ノードN7は、N型MOSFET T1
0のドレインにも接続されており、N型MOSFET
T10のゲートには基準電圧発生回路V1より出力され
る基準電圧Vrefが与えられている。一方、N型MO
SFET T10と対を成すN型MOSFET T11
のゲートには、チャージポンプ回路P2の出力ノードN
9に出力される昇圧電圧Voutを抵抗R3およびR4
を用いて抵抗分圧した電圧Vdivが与えられている。
なお、N型MOSFET T10およびT11のソース
に、そのドレインが接続されている、ソース接地のN型
MOSFET T12は、パワーダウン制御とN型MO
SFET T10およびT11のソース電位制御を行う
ためのものである。また、チャ―ジポンプ回路P2の出
力に接続されたキャパシタC2は、昇圧出力電圧平滑用
のものである。
と分圧電圧Vdivの電圧値が等しい時はN型MOSF
ET T10およびT11を流れる電流値も等しく、平
衡状態となる。しかしながら、例えば、チャージポンプ
回路の出力ノードN9に出力される昇圧電圧Voutが
低下し、Vdiv電位がVref電位に比べて低くなっ
た時は、N型MOSFET T11を流れる電流量が減
少し、P型MOSFET T8のドレインとN型MOS
FET T11のドレインとを接続するノードN8の電
位が上昇する。これにより、ノードN8の電位を入力と
するインバータI4の出力信号であるチャージポンプ回
路イネーブル信号ENBがLowレベルになり、チャー
ジポンプ回路P2が稼動する。一方、N9ノードの昇圧
電圧Voutが高くなり、Vdiv電位がVref電位
に比べて高くなった場合は、N型MOSFET T11
を流れる電流が増加し、N8ノードの電位が低下する。
これにより、チャージポンプ回路イネーブル信号ENB
がHighレベルになり、チャージポンプ回路P2の動
作が停止する。すなわち、ノードN8の電位は、N型M
OSFET T10とT11を流れる電流の比で決定さ
れ、平衡状態からのN9ノード電位の変化に応じてチャ
ージポンプ回路P2の動作制御を行い、その出力昇圧電
圧Voutをほぼ一定電位に保持する回路構成となって
いる。
回路についても多くの回路構成が存在しているが、特開
平7−72944によると、集積回路用の精密電圧基準
回路を得る方法として、一対のフラッシュEEPROM
セル(フローティングゲート型MOSトランジスタ)を
用いたカレントミラー型差動増幅器が示されている。そ
の回路構成を図3に示す。P型MOSFET T13お
よびT14のソースはチャージポンプ回路P3の出力電
位Voutに接続されている。また、P型MOSFET
T13のゲート、ドレインおよびP型MOSFET
T14のゲートはノードN12に接続されており、これ
によりP型MOSFET T13およびT14はカレン
トミラー回路を構成し、P型MOSFET T13とT
14には同一量の電流が流れる。P型MOSFET T
13とT14のドレインは、N型MOSFET T15
またはT16のドレインとそれぞれ接続され、さらに、
N型MOSFET T15、T16のソースは、フロー
ティングゲートに異なる量の電荷を蓄積させたフラッシ
ュEEPROMセルF3、F4のドレインと各々接続さ
れている。N型MOSFET T15、T16は、フラ
ッシュEEPROMセルF3、F4のドレイン電圧を1
V以下にするためのものであり、ここでは、そのゲート
電圧はN型MOSFETのしきい値電圧の2倍の電圧2
Vtnが印加されている。フラッシュEEPROMセル
F3、F4のソースは双方とも接地電位に接続されてお
り、ゲートには、出力電位である基準電圧Vrefと、
該基準電圧Vrefを抵抗R5とR6で分圧した、ノー
ドN10の抵抗分圧電圧がそれぞれ与えられており、出
力電位Vrefが規定電位の時にフラッシュEEPRO
MセルF3,F4を流れる電流値が等しく、平衡状態と
なるように、各フラッシュEEPROMセルF3、F4
の蓄積電荷量は調整されている。
fが低い時はフラッシュEEPROMセルF4を流れる
電流量がF3を流れる電流量よりも大きく減少しノード
N11の電位が上昇する。これにより、通常のN型MO
SFETよりもしきい値電圧の低いN型MOSFET
T17のゲート電圧が上がり、チャージポンプ回路P3
の出力電位Voutを出力ノード(Vref)に伝え
る。一方、出力電位Vrefが高い時はフラッシュEE
PROMセルF4を流れる電流量がF3を流れる電流量
よりも大きく増加し、ノードN11の電位が低下するた
め、N型MOSFET T17にてVoutとVref
の接続を切断する。以上の動作により、基準電圧Vre
fの電位をほぼ一定の電位に保持することを可能として
いる。上記で示したように、この基準電圧発生回路は、
低電圧では動作せず電源としてチャージポンプ回路によ
る昇圧電圧を必要とする。
構成が存在しているが、代表的なものを図4に示してい
る。N型MOSFET T18、T19、T20は直列
に接続されており、それぞれのN型MOSFETのゲー
トは、それぞれドレインと接続されることにより、ソー
スからドレインへの逆流防止のMOSダイオードとして
働いている。P型MOSFET T21は、チャージポ
ンプ回路のイネーブル信号ENBを受けて電源電圧Vc
cを回路に供給するためのものである。C3およびC4
はキャパシタであり、キャパシタC3は、N型MOSF
ET T19のゲートに接続されているノードN15
と、クロック信号CLK1を受けて駆動されるインバー
タI5の出力ノードN17との間に接続されている。一
方、キャパシタC4は、クロック信号CLK2受けて駆
動されるインバータI6の出力ノードN18と、N型M
OSFET T20のゲートに接続されるノードN16
との間に接続されている。
ドは電源電圧VccからN型MOSFET T18のし
きい値電圧Vtnを引いた値、Vcc−Vtnである
が、クロック信号CLK1がVccから0Vへ変化する
ことにより、N17ノードは0VからVccへ昇圧さ
れ、それに伴いN15ノードは2Vcc−Vtnへと昇
圧される。N16ノードについては、N15ノード電位
からN型MOSFET T19のしきい値Vtnを引い
た値、2Vcc−2Vtnになった状態から、クロック
信号CLK2をVccから0Vへ変化させることによ
り、N18ノードは0VからVccへ昇圧され、それに
伴いN16ノードは3Vcc−2Vtnへ昇圧される構
成となっている。このようにして、昇圧動作が実行され
る。このチャージポンプ回路は、基準電圧発生回路が動
作中は常に稼動しており、また、電源電圧Vccの電位
変化に応じて出力電圧Voutも変動する構成となって
いる。このチャージポンプ回路の出力電位を一定電位に
保持できる構成とすることも可能であるが、そのために
は、もう1つの基準電圧発生回路が必要となる。
うに、フラッシュEEPROMセルを使用した基準電圧
発生回路は、チャージポンプ回路を必要とする。また、
ワード線電位の昇圧等に使用する昇圧電位を得るために
もチャージポンプ回路を必要とする。つまり、チャージ
ポンプ回路を2つ必要とすることとなる。1対のフラッ
シュEEPROMセルを利用した基準電圧発生回路を使
用せずにチャージポンプ回路の制御を行う場合でも、基
準電圧発生回路の存在は出力電位を一定に保持する上で
不可欠であった。
解決すべくなされたものであり、チャージポンプ回路を
用いて昇圧電圧を発生させる構成とした昇圧電圧発生回
路に於いて、基準電圧発生回路を用いずにチャージポン
プ回路からの昇圧電位を一定電位に制御することを可能
とした昇圧電圧発生回路を提供するものである。
圧電圧発生回路は、チャージポンプ回路を用いて昇圧電
圧を発生させる構成とした昇圧電圧発生回路に於いて、
上記チャージポンプ回路の出力に接続された抵抗分圧回
路と、一対のトランジスタであって、上記抵抗分圧回路
の第1の出力端子の出力電圧と、第2の出力端子の出力
電圧とを、それぞれ、そのゲート入力電圧とし、上記チ
ャージポンプ回路の出力電圧値が、予め設定された規定
電圧値であるときは、その電流値が等しく、且つ、上記
チャージポンプ回路の出力電圧値が上記規定電圧値から
増減したときは、その電流値の増減量が相互に異なる様
に、そのしきい値電圧が設定された一対のトランジスタ
を含み、該一対のトランジスタに於ける電流量の大小を
検出して、上記チャージポンプ回路の稼動・非稼動を制
御する制御信号を出力するポンプ動作制御回路とを設け
て成ることを特徴とするものである。
回路は、上記第1発明の昇圧電圧発生回路に於いて、上
記ポンプ動作制御回路が、上記一対のトランジスタを、
その入力トランジスタ対とするカレントミラー型差動増
幅器を含んで構成されて成ることを特徴とするものであ
る。
回路は、上記第1発明または第2発明の昇圧電圧発生回
路に於いて、上記一対のトランジスタが、そのフローテ
ィングゲートに、相互に異なる量の電荷が蓄積されたフ
ローティングゲート型MOSトランジスタであることを
特徴とするものである。
路を用いて昇圧電圧を発生させる構成とした昇圧電圧発
生回路に於いて、その内部にチャージポンプ回路を必要
とする基準電圧発生回路を設けることなく、出力電圧を
所定の規定電位に保持することが可能となるものであ
る。すなわち、本発明は、従来の昇圧電圧発生回路に於
いては、昇圧電圧発生用と基準電圧発生用とに、それぞ
れ、設ける必要があり、その結果、全体として、2つ必
要であったチャージポンプ回路を、昇圧電圧発生用チャ
ージポンプ回路を、基準電圧発生用にも兼用する構成と
して、1つのチャージポンプ回路のみで、安定した昇圧
電圧の出力を可能としたものである。チャージポンプ回
路は、その構成からチップ面積に大きく関わる要因であ
り、兼用することでチップ面積の削減になる。また、基
準電圧発生回路を使用しないことにより、消費電流削減
・チップ面積削減・制御回路削減につながるものであ
る。
昇圧電圧発生回路が示されている図1を参照して詳細に
説明する。
一対の、電気的に消去可能であり、プログラム可能な読
み出し専用フラッシュメモリセル(フローティングゲー
ト型MOSトランジスタ)F1、F2を含む。フラッシ
ュEEPROMセルはフローティングゲートに注入され
た電荷(電子)の蓄積量に従って情報を記憶する。その
フローティングゲートに異なる電荷を持たせるようにプ
ログラムされた一対のフラッシュEEPROMセルF
1、F2を含むカレントミラー型差動増幅器を形成し
て、チャージポンプ回路P1を制御する構成となってい
る。フローティングゲートに電子が多く注入されている
状態においては、チャネル領域には反転層が形成されに
くく、このためメモリセルのしきい値電圧は高くなる。
フラッシュEEPROMセルF2は、そのようにして、
高しきい値電圧に設定されている。一方、フローティン
グゲートから電子が放出されている、若しくは、フロー
ティングゲートに電子が少なく注入されている状態で
は、チャネル領域には反転層が形成されやすく、このメ
モリセルのしきい値電圧は低くなる。フラッシュEEP
ROMセルF1は、このようにして、低しきい値電圧に
設定されている。
ート、ドレイン、およびP型MOSFET T2のゲー
トへ接続される。また、P型MOSFET T1および
T2のソースは、それぞれ、電源電圧Vccに接続され
ている。これによりP型MOSFET T1およびT2
はカレントミラー回路を構成し、P型MOSFETT1
とT2には同一量の電流が流れる。N型MOSFET
T3、T4は、フラッシュEEPROMセルF1、F2
のドレイン電圧(ノードN2、N3の電位)を1V以下
に制御するために使用されているものであり、例えば、
ノードN2の電圧が高い場合はインバータI1の出力が
Lowレベルになり、N型MOSFET T3のゲート
がLowレベルになる。これにより、電圧の上昇を抑え
る。一方、ノードN2の電圧が低い場合には、インバー
タI1の出力がHighレベルとなり、N型MOSFE
T T3のゲートがHighレベルとなり、ノードN2
をさらに昇圧するよう作用する。ノードN3についても
同様な振る舞いをし、電圧を1V以下に保持する。フラ
ッシュEEPROMセルF1、F2のソースは、接地電
位に接続されている。
プ回路P1のアシストを行うためのMOSダイオードで
あり、通常のN型MOSFETよりもしきい値の低いト
ランジスタを使用しており、特に電源立ち上げ時のポン
プ回路の出力電位アシストを行っている。また、チャ―
ジポンプ回路P1の出力に接続されたキャパシタC1
(1nF)は、昇圧出力電圧平滑用のものである。な
お、チャージポンプ回路P1としては、図4に示した構
成のものを用いることができる。他の構成のチャ―ジポ
ンプ回路を用いる構成としてもよいことは言うまでもな
い。
R1とR2とから成る抵抗分圧回路が接続されている。
ノードN6は1対の抵抗R1とR2を用いてチャージポ
ンプ回路P1の出力電圧であるノードN5の電圧Vou
tを抵抗分圧した電圧を有している。本実施形態におい
ては抵抗R1とR2の抵抗値は等しく設定されている。
すなわち、ノードN6の電圧はノードN5の出力電圧の
1/2の値であるが、このノードN6は上記フラッシュ
EEPROMセルF1のゲートに接続されおり、ノード
N5についてはフラッシュEEPROMセルF2のゲー
トに接続されている。
ノードN5の電位が低下した場合、フラッシュEEPR
OMセルF2のゲート電圧が低下するため、フラッシュ
EEPROMF2を流れる電流If2は減少する。一
方、フラッシュEEPROMセルF1のゲート電圧も低
下するが、抵抗R1およびR2によりノードN6の電位
はノードN5の電位の1/2に分割されているため、電
流If1の変化量はフラッシュEEPROMセルF2に
於ける電流If2の変化量よりも少ないものとなる。よ
って、If1=If2の平衡状態からIf1>If2と
なる。これにより、P型MOSFET T2のドレイン
とN型MOSFET T4のドレインの接続点であるノ
ードN4の電圧は上昇し、インバータI3の出力信号で
あるチャージポンプ回路イネーブル信号ENBは、Lo
wレベルとなり、チャージポンプ回路P1が稼動され
る。これにより、チャージポンプ回路P1の出力電位で
あるノードN5は昇圧される。
1により昇圧されると、フラッシュEEPROMセルF
2のゲート電圧が上昇し、F2を流れる電流If2が増
加する。また、フラッシュEEPROMセルF1のゲー
ト電圧も上昇するため、F1を流れる電流If1も増加
する。しかしながら、上記で述べたように、増加量はフ
ラッシュEEPROMセルF2に於ける増加量より少な
いものとなる。よって、If1<If2となり、ノード
N4の電位は低下する。これにより、インバータ回路I
3の出力信号であるチャージポンプ回路イネーブル信号
ENBは、Highレベルとなり、チャージポンプ回路
P1は非稼動状態となる。チャージポンプ回路が非稼動
(スタンバイ)状態になると、ノードN5の昇圧は止ま
る。
ス・ドレイン電流Ids/ゲート電圧Vgsの関係を示
したものが図5になる。If1とIf2の交点Aが電流
が等しく流れている時点であり、この状態からの電流・
電圧変化を増幅させた信号をチャージポンプ回路のオン
・オフ信号ENBとして、チャージポンプ回路P1の動
作を制御する。
にほぼ一定の昇圧電位をN5ノードに出力することとな
る。ほぼ同一のフラッシュEEPROMセルを採用する
ことによりゲート−ソース間電圧Vgsが等しい時に等
しい電流を流すわけであるから、抵抗R1、R2の抵抗
比を1:1に設定し、フラッシュEEPROMセルF1
のしきい値電圧を2Vに設定した場合、例えば、昇圧電
位を4Vで一定にしたい時はフラッシュEEPROMセ
ルF2のしきい値電圧を4Vに、また、昇圧電位を5V
で一定にしたい時はF2のしきい値電圧を4.5Vにす
れば制御可能である。また、フラッシュEEPROMF
1のしきい値電圧を可能な限り下げることにより低電圧
領域でも安定した動作をするものである。
続される抵抗分圧回路の構成は、図1に示されるものに
限定されるものではなく、例えば、図6に示す構成の抵
抗分圧回路(R0、R1、R2)を用いる構成としても
よい。図1と異なる部分は、抵抗分圧回路部分のみであ
り、その他の部分の構成は、図1と同一であるため、詳
細な説明は、省略する。
る電流値変化を検出して、チャージポンプ回路のイネー
ブル信号ENBを出力する回路として、カレントミラー
型差動増幅器以外の回路構成を採用することも可能であ
る。
F2に代えて、そのしきい値電圧が相互に異なるように
設定された他のMOSトランジスタ等を用いる構成とし
てもよいものである。
昇圧電圧発生回路によれば、基準電圧発生回路を用いず
に、一定に保たれた昇圧電位を得ることが可能となるた
め、チップ面積削減、制御回路削減、消費電流削減の効
果を奏するものである。
構成図である。
である。
準電圧発生回路の回路構成図である。
て用いられるフラッシュEEPROMセルF1、F2の
ドレイン・ソース電流Ids/ゲート電圧Vgs特性グ
ラフである。
路構成図である。
Claims (3)
- 【請求項1】 チャージポンプ回路を用いて昇圧電圧を
発生させる構成とした昇圧電圧発生回路に於いて、 上記チャージポンプ回路の出力に接続された抵抗分圧回
路と、 一対のトランジスタであって、上記抵抗分圧回路の第1
の出力端子の出力電圧と、第2の出力端子の出力電圧と
を、それぞれ、そのゲート入力電圧とし、上記チャージ
ポンプ回路の出力電圧値が、予め設定された規定電圧値
であるときは、その電流値が等しく、且つ、上記チャー
ジポンプ回路の出力電圧値が上記規定電圧値から増減し
たときは、その電流値の増減量が相互に異なる様に、そ
のしきい値電圧が設定された一対のトランジスタを含
み、該一対のトランジスタに於ける電流量の大小を検出
して、上記チャージポンプ回路の稼動・非稼動を制御す
る制御信号を出力するポンプ動作制御回路とを設けて成
ることを特徴とする昇圧電圧発生回路。 - 【請求項2】 請求項1に記載の昇圧電圧発生回路に於
いて、 上記ポンプ動作制御回路が、上記一対のトランジスタ
を、その入力トランジスタ対とするカレントミラー型差
動増幅器を含んで構成されて成ることを特徴とする昇圧
電圧発生回路。 - 【請求項3】 請求項1または2に記載の昇圧電圧発生
回路に於いて、 上記一対のトランジスタが、そのフローティングゲート
に、相互に異なる量の電荷が蓄積されたフローティング
ゲート型MOSトランジスタであることを特徴とする昇
圧電圧発生回路。
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