KR20040106341A - 싱글 엔디드 전류 감지 증폭기 - Google Patents

싱글 엔디드 전류 감지 증폭기 Download PDF

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KR20040106341A KR10-2004-7016212A KR20047016212A KR20040106341A KR 20040106341 A KR20040106341 A KR 20040106341A KR 20047016212 A KR20047016212 A KR 20047016212A KR 20040106341 A KR20040106341 A KR 20040106341A
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파파익스캐롤린
구이샤오아재닌
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아트멜 코포레이숀
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Abstract

비트선(19) 상에 안정된 전압을 유지하기 위한 프리챠지 회로(20), 비트선(19)에 결합되어 비트선(19)으로 흘러 들어가는 전류량을 감지하기 위한 감지 회로(30), 감지 회로(30)에 전기적으로 결합되어 비트선(19) 상에서 감지된 전류를 증폭시키는 직류 증폭 회로(40), 감지된 전류를 전압으로 변환하는 전류-전압 변환 회로(50), 및 감지 증폭기 출력(80)의 전압을 증폭하는 전압 증폭 회로(60)를 갖는 싱글 엔디드 감지 증폭기(도 1)가 제공된다. 이 감지 증폭기는 표준 CMOS 소자(도 2)를 사용하여 구현될 수 있으며 낮은 전원 전압에서의 개선된 액세스 시간, 프로세스 변동에 대한 높은 안정성, 및 아주 낮은 전류를 감지할 수 있는 기능을 제공한다.

Description

싱글 엔디드 전류 감지 증폭기{SINGLE-ENDED CURRENT SENSE AMPLIFIER}
메모리 집적 회로에서, 감지 증폭기는 선택된 메모리 셀의 데이터 내용을 검출하여 판별하기 위해 사용된다. EEPROM(전기적으로 소거 가능한 프로그래머블 판독 전용 메모리) 및 플래쉬 메모리에서, 감지 증폭기는 2가지 기능을 한다. 첫째로, 감지 증폭기는 비트선을 클램핑된 값으로 프리챠지하고, 둘째로, 감지 증폭기는 메모리 셀 상태에 따라 다른, 비트선으로 흘러 들어가는 전류를 감지한다. 내구성 및 유지성의 관점에서의 신뢰성 및 성능 둘 다는 감지 증폭기의 설계에 크게 의존한다.
대부분의 집적 감지 증폭기 구조는 선택된 메모리 셀로부터 들어오는 전류를 기준 셀(reference cell)의 전류와 비교하는 데 사용되는 차동 증폭기에 기초하고 있다. 기준 셀은 여러 가지 방식으로 구현될 수 있으며, 여러 가지 유형을 갖는다. 기준 셀은 메모리의 테스트 동안 한번만 프로그램되며, 따라서 테스트 시간을 증가시킨다. 감지 증폭기의 양호한 기능을 보장하기 위해, Icell/Iref의 비가 메모리 및 기준 셀에 대한 프로세스 변동, 및 메모리 셀에 대한 메모리 사이클링의영향을 고려하기 위해 충분히 높게 유지되어야만 한다. 게다가, 표준 차동 증폭기 감지 증폭기의 속도 성능 및 신뢰성이 2V 이하의 전원 전압값에서 크게 떨어진다.
다른 유형의 감지 증폭기 구조는 단일 증폭기 입력 노드 상의 액세스된 메모리 셀에 의해 발생된 신호를 검출 및 증폭하는 비대칭 회로를 갖는 비차동형(non-differential type)이다. 이러한 유형의 감지 증폭기는 종종 "싱글 엔디드(single-ended)"이라고 한다. 종래 기술의 싱글 엔디드 감지 증폭기 중에는 싱글 엔디드 입력 전류를 싱글 엔디드 출력 전압으로 변환하는 상보형 전류 미러 회로를 포함하는 싱글 엔디드 감지 증폭기를 개시하는 Galbraith 등의 미국 특허 제4,918,341호가 있다. 미국 특허 제4,918,341호는 또한 고주파 노이즈 스파이크를 필터링하는 회로를 개시하고 있다. Hirose의 미국 특허 제5,013,943호는 비트선 커패시턴스의 변화의 영향 및 셀에 의해 전도되는 전류의 변동성을 감소시키기 위해 프리챠지 회로를 갖는 싱글 엔디드 감지 증폭기를 개시하고 있다. Yu 등의 미국 특허 제5,666,310호는 메모리 어레이에 의해 소비되는 전류를 감지하고 어떤 전류에 도달하면 출력의 상태를 변화시키는 감지 증폭기 회로를 개시하고 있다.
최근의 추세는 전력 소모가 작은 메모리 회로를 설계하는 것이다. 이를 하기 위한 한가지 방법은 메모리에 전력을 공급하는 전원 전압을 감소시키는 것이다. 감지 증폭기에 사용되는 전원 전압이 감소함에 따라, 감지 증폭기가 아주 낮은 전류 레벨을 감지할 수 있는 것이 더욱 중요하게 된다.
본 발명의 목적은 아주 낮은 전류를 감지하기 위해 직류 증폭되는 싱글 엔디드 감지 증폭기를 제공하는 것이다.
본 발명의 다른 목적은 표준 저전압 CMOS 소자를 사용하여 설계될 수 있는 싱글 엔디드 감지 증폭기를 제공하는 것이다.
본 발명은 메모리 집적 회로에서 사용하기 위한 감지 증폭기 회로에 관한 것이다.
도 1은 본 발명의 감지 증폭기 회로의 구조의 블록도.
도 2는 도 1의 감지 증폭기 회로의 개략 전기 회로도.
상기 목적은, 비트선 상에 안정된 전압을 유지하기 위한 프리챠지 회로, 비트선에 결합되어 비트선으로 흘러 들어가는 전류량을 감지하기 위한 감지 회로, 감지 회로에 결합되어 비트선 상에서 감지된 전류를 증폭시키는 직류 증폭 회로, 감지된 전류를 전압으로 변환하는 전류-전압 변환 회로, 및 감지 증폭기 출력의 전압을 증폭하는 전압 증폭 회로를 갖는 싱글 엔디드 전류 감지 증폭기에 의해 달성된다. 감지 증폭기는 또한 비트선 상의 포지티브 글리치(positive glitch)를 필터링하기 위한 오버슈트 필터링 회로(overshoot filtering circuit)를 포함한다.
싱글 엔디드 구조는 차동 감지 증폭 구조에서 통상 사용되는 기준 셀 및 비교기 회로를 가질 필요가 없는 이점을 제공한다. 이것은 테스트 시간 및 감지 증폭기 회로에 의해 사용되는 다이 면적의 절감을 제공한다. 게다가, 싱글 엔디드 구조는 표준 차동 구조에 비해 부정합(mismatching) 및 프로세스 변동에 대해 민감하지 않은 것과 낮은 공급 전압에서 개선된 액세스 시간을 제공하는 것 등의 다른 이점을 제공한다.
전류 감지 직후에 직류 증폭을 제공함으로써, 본 발명의 감지 증폭기는 더 빠르고, 종래 기술의 다른 싱글 엔디드 감지 증폭기에 비해 아주 낮은 전류를 감지할 수 있다.
도 1을 참조하면, 본 발명의 감지 증폭기는 프리챠지 기능을 행하고 비트선(19) 상에 안정된 전압을 유지시키는 프리챠지 회로(20)를 포함한다. 프리챠지 회로(20)는 입력 단자에서 전원 전압 Vdd(18)을 수신하고 다른 입력 단자에서 감지 증폭기 회로를 활성화시키는 감지 온/오프 신호(16)를 수신한다. 감지 회로(30)는 비트선(19)에 결합되어 비트선으로 흘러들어가는 전류를 감지하는 데 사용된다. 오버슈트 필터링 회로(70)는 비트선 상의 포지티브 글리치를 필터링하기 위해 감지 회로(30)에 결합되어 있다. 감지 회로(30)의 출력은 감지 회로에 의해 감지된 전류를 증폭하는 직류 증폭 회로(40)에 입력된다. 증폭된 전류는 전류-전압 변환 회로(50)에 의해 전압으로 변환된 다음에, 그 변환된 전압은 출력 증폭단(60)에 의해 증폭되어 감지 증폭기 출력(80)에 제공된다.
도 2를 참조하면, 프리챠지 회로는 트랜지스터(101, 102, 103, 202, 203) 및 저항기(300)로 이루어져 있다. 트랜지스터(101, 102, 103)는 PMOS형 트랜지스터인 반면, 트랜지스터(202, 203)는 NMOS형 트랜지스터이다. 트랜지스터(101)는 감지 증폭기 온/오프 신호 입력 단자(16)에 연결된 게이트 입력, 전원 전압 Vdd(18)에 결합된 소스 단자, 및 PMOS 트랜지스터(102)의 소스 단자에 연결된 드레인 단자를 갖는다. 트랜지스터(102)는 저항기(300)의 제1 단부에 결합된 드레인 단자, 및 트랜지스터(202)의 게이트에 결합된 게이트 단자를 갖는다. 트랜지스터(202)는 저항기(300)의 제2 단부에 연결된 드레인 단자 및 접지 전위(99)에 연결된 소스 단자를 갖는다. 트랜지스터(103)는 트랜지스터(202)의 게이트 단자에 연결된 게이트 단자, 트랜지스터(101)의 드레인 단자에 연결된 소스 단자, 및 트랜지스터(203)의 드레인에 연결된 드레인 단자를 갖는다. 트랜지스터(203)는 트랜지스터(202)의 게이트에 연결된 소스 단자 및 트랜지스터(202)의 드레인 단자와 저항기(300)의 제2 단부 사이에 연결된 게이트 단자를 갖는다. 프리챠지 회로는 프리챠지하여 비트선(19) 상에 안정된 전압을 유지하는 기능을 한다. 비트선(19)은 도 2에 도시한 바와 같이 트랜지스터(203)의 소스 단자에 연결되어 있다. 트랜지스터(101, 103, 203)로 이루어진 브랜치는 비트선(19)을 제한된 시간 내에 그의 클램핑된 전압으로 설정하기 위해 충분한 전류를 구동해야만 한다. 클램핑된 프리챠지 전압은 트랜지스터(102, 202)의 크기 및 저항기(300)의 크기에 의해 결정된다. 비트선이 트랜지스터(102, 202)와 저항기(300)단의 트립 포인트(trip point)에 도달할 때, 바이어스 로우 라인(bias low line)(25)은 로우로 되고, 트랜지스터(203)를 턴오프시키며, 따라서 프리챠지 브랜치를 턴오프시킨다.
감지 회로는 NMOS 트랜지스터(210) 및 PMOS 트랜지스터(105, 106)로 이루어져 있다. 트랜지스터(210)는 트랜지스터(201)의 드레인 단자에 연결된 게이트 단자, 트랜지스터(105)의 드레인 단자 및 게이트 단자와 트랜지스터(106)의 게이트 단자에 연결된 드레인 단자, 및 비트선에 연결된 소스 단자를 갖는다. 트랜지스터(105, 106)는 트랜지스터(105)의 드레인 단자에 연결된 게이트 단자, 및 전원 전압 Vdd에 연결된 소스 단자를 갖는다. 트랜지스터(106)의 드레인 단자는 NMOS 트랜지스터(206)의 드레인 단자에 연결되어 있다. 트랜지스터(206)는 감지 모드 인에이블 신호에 연결된 게이트 단자(28), 및 접지 전위에 연결된 소스 단자를 갖는다. 트랜지스터(210)는 비트선 전압을 트랜지스터(105)의 게이트 레벨로부터 분리시키는 기능을 하며, 이에 따라 비트선 상의 전위가 프리챠지 회로에 의해 강제될 수 있다. 트랜지스터(106)는 인자 N을 곱한 셀 전류를 미러링한다. 따라서, 셀 전류는 직접 증폭되고 로우 드라이브(206) 트랜지스터의 드레인에 공급되며, 그 결과 전류-전압 변환이 일어나 노드(58)에 제1 전압(V1)이 얻어진다. 트랜지스터(206)는 낮은 W/L값을 가지며, 감지 증폭기의 전류 트립 포인트(current trip point)는 배율 N과 트랜지스터(206)의 크기를 변화시킴으로써 조정될 수 있다.
변환된 전압(V1)은 PMOS 트랜지스터(107, 108) 및 NMOS 트랜지스터(207, 208, 209)로 이루어진 전압 증폭 회로에 의해 증폭된다. 트랜지스터(107)는 전원 전압 Vdd(18)에 연결된 소스 단자 및 트랜지스터(207)의 드레인 단자에 연결된 드레인 단자를 갖는다. 트랜지스터(207)는 전압 V1을 수신하기 위해 노드(58)에 연결된 게이트 단자, 및 접지 전위에 연결된 소스 단자를 갖는다. 트랜지스터(107, 207)는 노드(68)에 증폭된 전압 V2를 생성하기 위해 전압 V1을 증폭시킨다. 트랜지스터(108, 208, 209)는 바이어스 전류 발생기로서 동작한다. 트랜지스터(208)는 전원 전압 Vdd(18)에 연결된 소스 단자, 및 그의 드레인 단자에 연결되고 또 트랜지스터(107)의 게이트 단자에도 연결된 게이트 단자를 갖는다. 트랜지스터(208)는 트랜지스터(108)의 드레인 단자에 연결된 드레인 단자, 및 감지 모드 인에이블 신호에 연결된 게이트 단자(67)를 갖는다. 트랜지스터(209)는 트랜지스터(208)의 소스에 연결된 드레인 단자, 전원 전압 Vdd에 연결된 게이트 단자(69), 및 접지 전위에 연결된 소스 단자를 갖는다. 바이어스 전류 발생기는 트랜지스터(207)를 통해 노드(68)에 공급되는 바이어스 전류를 발생한다. 전압 V2는 출력 버퍼로서 기능하는 한 쌍의 인버터(82, 83)을 통과하고, 감지 증폭기의 출력은 단자(80)에 생성된다.
NMOS 트랜지스터(201, 211)는 대기 모드에서 또는 DC 전류가 없는 모드에서 감지 증폭기를 턴오프하는 데 사용된다. 트랜지스터(201)는 트랜지스터(210)의 게이트 단자, 트랜지스터(102)의 소스 단자 및 저항기(300)의 제1 단부에 연결된 드레인 단자를 갖는다. 트랜지스터(201)는 또한 접지 전위에 연결된 소스 단자, 및 감지 온/오프 신호 입력 단자에 연결된 게이트 단자(88)를 갖는다. 트랜지스터(211)는 노드(68)에 연결된 드레인 단자, 접지 전위에 연결된 소스 단자, 및 감지 온/오프 신호에 연결된 게이트 단자(88)를 갖는다.
게다가, 감지 증폭기는 또한 PMOS 트랜지스터(104) 및 NMOS 트랜지스터(204, 205)로 이루어진 오버슈트 필터링 회로를 포함한다. 트랜지스터(104, 204)는 인버터로서 연결되어 있고 트랜지스터(104)의 소스가 전원 Vdd에 연결되어 있고, 트랜지스터(204)의 드레인이 트랜지스터(104)의 드레인에 연결되고, 트랜지스터(204)의 소스가 접지 전위에 연결되어 있으며, 트랜지스터(104, 204)의 게이트는 서로 연결되어 있고 게이트 단자(75)에서 바이어스 하이 신호를 공급받는다. 트랜지스터(104, 204) 인버터의 출력은 트랜지스터(205)의 게이트에 연결되어 있다. 트랜지스터(205)는 비트선(19)에 연결된 드레인 단자 및 접지 전위에 연결된 소스 단자를갖는다. 감지 환경으로 인해, 비트선 상에 정상적인 감지 동작에 영향을 줄 수 있는 오버슈트가 일어날 수 있다. 오버슈트 필터링 회로는 비트선 상의 포지티브 글리치를 필터링하는 기능을 한다. 비트선 상의 포지티브 글리치의 경우, 바이어스 하이 신호가 로우로 되어 인버터(104, 204)의 출력에 하이 신호를 생성한다. 이 하이 신호는 트랜지스터(205)를 턴온시켜 글리치를 방전시킨다. 다이오드에 트랜지스터를 사용하는 통상의 종래 기술의 구조와 비교하여, 이 해결 방안은 비트선(19) 상에 오버슈트가 있는 경우에만 트랜지스터(205)에 전류를 구동하는 이점을 갖는다.
이하에서 입력에 따라 회로를 설명한다. 감지 온/오프 신호(16)이 오프일 때, 감지 온/오프 신호는 하이로 설정되고 감지 모드 인에이블 신호(28)는 로우로 설정된다. 하이 감지 모드 인에이블 신호는 트랜지스터(211)를 턴온시켜 노드(68)상에 로우 전위를 주고, 감지 증폭기의 출력(80)을 로우 상태로 설정한다. 이 상황에서, 구조에는 DC 전류가 없다. 감지 온/오프 신호가 온이고 DC 전류가 흐르고 있음을 의미할 때, 감지 온/오프 신호는 로우로 되고 감지 모드 인에이블 신호는 하이로 된다. 로우 신호는 트랜지스터(101)를 턴온시키고 트랜지스터(210)를 턴오프시킨다. 이것에 의해 트랜지스터(103, 203, 210)를 통해 전류가 흐를 수 있게 되고 따라서 프리챠지 회로를 기동시킨다. 전술한 바와 같이, 프리챠지 회로는 비트선(19)을 설정하게 된다.
ON 셀, 즉 "0"을 판독하기 위해, 트랜지스터(206)는 그의 드레인의 전압 V1이 상승하도록 하기 위해 트랜지스터(106)의 드레인으로부터 발생된 전류에 비해대전류를 구동해야만 한다. 이어서, 전압 V1의 변동이 전압 증폭 회로[트랜지스터(107, 207)]에 의해 증폭되고, 노드(68)의 출력 전압 V2는 빠르게 로우로 되어 감지 증폭기 출력(80) 상에 로우 신호, 즉 "0"을 제공한다.
OFF 셀, 즉 "1"을 판독하기 위해, 트랜지스터(206)는 구동할 전류를 갖지 않으며, 따라서 노드(58)의 전압 V1은 노드로 된다. 이것은 트랜지스터(207)를 턴오프시키며, 노드(68)의 전압 V2는 강하게 증가하여 감지 증폭기 출력(80)에 하이 출력을 생성한다.
감지 증폭기의 크기 조정은 2가지 목적으로 추진되며, 첫번째 목적은 목표 전류 트립 포인트 한계를 충족시키기 위한 것이다. 이것은 DC 분석을 통해 달성된다. 두번째 목적은 액세스 시간 및 전력의 관점에서 성능 목표를 달성하는 것이다. 이들 목적을 결정하기 위해, 구조의 1차 모델링이 필요하다. 이 1차 모델링은 본 명세서에 기술되어 있다.
이 프로세스의 첫번째 단계는 전류 트립 포인트를 계산하기 위해 DC 모델링을 사용하는 것이다. 노드(58)가 출력단 트립 포인트에 도달할 때, 감지 증폭기는 1에서 0으로 절환된다. 간략함을 위해, 출력단 트립 포인트가 트랜지스터(207)의 문턱 전압(VTN)과 같은 것으로 가정한다. V1이 0에서 VTN으로 변할 때, 트랜지스터(206)는 선형 모드에 있으며, 저항으로서 동작한다. 전류 트립 포인트 한계(Ilim)을 결정하기 위한 조건은 다음과 같다.
이는 Ilim에 대한 다음의 표현식을 제공한다.
이 표현식은 VDD에 관한 선형 변동을 나타낸다. 이동도(mobility)및 문턱 전압 VTN이 온도에 따라 감소하기 때문에, 온도에 따른 Ilim의 감소가 예상된다. 마지막으로, 전류 미러의 배율 n을 조정하고 트랜지스터(206)의 크기 조정함으로써 전류 트립 포인트가 고정될 수 있음은 분명해 보인다.
다음에, 스위칭 시간을 계산하기 위해 동적 분석이 사용된다. 동적 분석에서는 하강 지연(를 구동하는 ON 메모리를 판독함) 및 상승 지연(를 구동하는 OFF 셀을 판독함) 둘 다 고려되어야만 한다. 총 스위칭 지연은 4가지 기여분, 즉 프리챠지 지연, 전류 미러를 기동시키는 데 필요한 시간, 노드(58, V1)를 충전/방전하는 데 필요한 시간, 및 노드(68, V2)를 충전/방전하는 데 필요한 시간으로 분할될 수 있다. 타당한 배율값(n<3)의 경우, 전류 미러 기동 시간은 무시할 수 있다. 노드(68)의 전압 V2이 감지 출력이고, 출력 버퍼(82, 83)에서의 지연은 무시할 수 있는 것으로 가정하자.
ON 메모리 셀을 판독할 때, 노드(58)의 전압 V1은 불평형 전류 를 통해 충전되고, 노드(68)의 전압 V2는 불평형 전류를 통해 방전된다. 따라서, ON 셀 판독 지연은 다음과 같이 쓸 수 있다.
여기서,는 트랜지스터(103, 203)의 크기 조정에 의해 조정될 수 있는 프리챠지 지연이고,는 트랜지스터(207)의 게이트 커패시턴스이며,는 인버터(82)의 입력 커패시턴스이고,는 트랜지스터(206, 106)의 드레인 커패시턴스는 물론 경로를 포함한 노드(58) 상의 총 기생 커패시턴스이며,는 트랜지스터(207, 107)의 드레인 커패시턴스는 물론 경로를 포함한 노드(68) 상의 총 기생 커패시턴스이다.및은 각각 트랜지스터(206, 207)를 통해 흐르는 전류이다.
OFF 메모리를 판독할 때, V1 노드(58)는 전류를 통해 방전되는 반면, V2 노드(68)는 전류를 통해 충전된다. 보다 상세히 말하면, V1이 VDD에서 VTN으로 절환될 때, 출력 전압 V2는 불평형 전류로 인해 상승하기 시작한다. 이것은 1차 모델링의 경우 무시된다. OFF 셀 판독 지연은 다음과 같이쓸 수 있다.
이 등식은 감지 증폭기의 크기 조정이 어떻게 행해져야만 하는지를 알려준다. 먼저, 트립 포인트 목표를 만족시키기 위해 인자 n 및 최소폭 트랜지스터(206)의 길이를 조정한다. 이어서, V2 노드(68) 상에서의 커패시턴스를 최소화하기 위해 INV1(82)의 크기를 감소시킨다. 이어서, ON 셀 판독 지연 및 OFF 셀 판독 지연을 최소화하고 평형시키기 위해 트랜지스터(207) 및 Ibias의 크기를 조정한다. V1 노드(58) 상에서의 커패시턴스를 제한하기 위해, 트랜지스터(207)는 가능한 한 작은 크기로 하여야만 한다.
전술한 감지 증폭기는 프로세스 변동에 대한 높은 안정성, 낮은 전원 전압에서의 개선된 액세스 시간, 및 저전압 CMOS 소자를 사용한 완전하고 용이한 구현을 비롯한 많은 이점을 제공한다.

Claims (12)

  1. 활성화 신호 및 제1 전원 전압을 수신하여 비트선 상에 프리챠지 전압을 발생시키하는 프리챠지 회로,
    상기 비트선에 결합되어, 상기 비트선으로 흘러 들어가는 전류량을 감지하는 수단을 갖는 감지 회로,
    상기 감지 회로에 전기적으로 결합되어, 상기 비트선 상에서 감지된 전류를 증폭하는 수단을 갖는 전류 증폭 회로,
    상기 전류 증폭 회로에 전기적으로 결합되어, 상기 감지된 전류를 제1 전압으로 변환하는 수단을 갖는 전류-전압 변환 회로, 및
    상기 전류-전압 변환 회로에 전기적으로 결합되어, 상기 제1 전압을 증폭하여 감지 증폭기 출력에 제2 전압을 생성하는 수단을 갖는 전압 증폭 회로를 포함하는 전류 감지 증폭기.
  2. 제1항에 있어서, 상기 비트선 상의 상기 프리챠지 전압을 상기 감지 회로로부터 분리시키는 수단을 더 포함하는 것인 전류 감지 증폭기.
  3. 제1항에 있어서, 상기 비트선에 결합된 오버슈트(overshoot) 필터 회로를 더 포함하며,
    상기 오버슈트 필터 회로는 상기 비트선 상의 글리치(glitch)를 필터링하는수단을 갖는 것인 전류 감지 증폭기.
  4. 제3항에 있어서, 상기 오버슈트 필터는,
    입력에서 글리치를 나타내는 바이어스 신호를 수신하여 출력에서 반전된 바이어스 신호를 생성하는 제1 인버터, 및
    상기 제1 인버터의 출력에 전기적으로 결합된 게이트 단자, 상기 비트선에 전기적으로 결합된 드레인 단자, 및 접지 전위에 전기적으로 결합된 소스 단자를 갖는 방전 트랜지스터를 포함하는 것인 전류 감지 증폭기.
  5. 제1항에 있어서, 상기 프리챠지 회로는 상기 비트선 상의 상기 프리챠지 전압을 상기 제1 전원의 값보다 낮은 값으로 클램핑하는 것인 전류 감지 증폭기.
  6. 제1항에 있어서, 상기 활성화 신호를 수신하는 제1 입력 단자 및 상기 제1 전원 전압을 수신하는 제2 입력 단자를 더 포함하는 것인 전류 감지 증폭기.
  7. 제6항에 있어서, 상기 프리챠지 회로는,
    제1 저항기,
    상기 제1 입력 단자에 전기적으로 결합된 게이트 및 상기 제2 입력 단자에 전기적으로 결합된 소스 단자를 갖는 제1 PMOS 트랜지스터(101),
    상기 제1 PMOS 트랜지스터의 드레인 단자에 전기적으로 결합된 소스 단자 및상기 제1 저항기의 제1 단부에 전기적으로 결합된 드레인 단자를 갖는 제2 PMOS 트랜지스터(102),
    상기 비트선에 전기적으로 결합된 게이트 단자, 상기 제1 저항기의 제2 단부에 전기적으로 결합된 드레인 단자, 및 접지 전위에 전기적으로 결합된 소스 단자를 갖는 제1 NMOS 트랜지스터(202),
    상기 비트선에 전기적으로 결합된 게이트 단자 및 상기 제1 PMOS 트랜지스터의 드레인 단자에 전기적으로 결합된 소스 단자를 갖는 제3 PMOS 트랜지스터(103), 및
    상기 비트선에 전기적으로 결합된 소스 단자, 상기 제1 저항기의 상기 제2 단부에 전기적으로 결합된 게이트 단자, 및 상기 제3 PMOS 트랜지스터의 드레인 단자에 전기적으로 결합된 드레인 단자를 갖는 제2 NMOS 트랜지스터(203)를 포함하는 것인 전류 감지 증폭기.
  8. 제6항에 있어서, 상기 감지 회로 및 전류 증폭 회로는,
    감지 모드 인에이블 신호를 수신하는 제3 입력 단자,
    상기 제2 입력 단자에 전기적으로 결합된 소스 단자를 갖는 제4 PMOS 트랜지스터(105),
    상기 제2 입력 단자에 전기적으로 결합된 소스 단자, 상기 제4 PMOS 트랜지스터의 게이트 단자에 전기적으로 결합된 게이트 단자, 및 제1 전압 노드(58, V1)에 전기적으로 결합된 드레인 단자를 갖는 제5 PMOS 트랜지스터(106),
    상기 제3 입력 단자에 전기적으로 결합된 게이트 단자, 상기 접지 전위에 전기적으로 결합된 소스 단자, 및 상기 제1 전압 노드에 전기적으로 결합된 드레인 단자를 갖는 제3 NMOS 트랜지스터(206),
    상기 제4 PMOS 트랜지스터의 드레인 단자에 전기적으로 결합된 드레인 단자, 및 상기 비트선에 전기적으로 결합된 소스 단자를 갖는 제4 NMOS 트랜지스터(210), 및
    상기 제4 NMOS 트랜지스터의 게이트에 전기적으로 결합된 드레인 단자, 상기 접지 전위에 전기적으로 결합된 소스 단자, 및 상기 활성화 신호를 수신하기 위해 상기 제1 입력 단자에 전기적으로 결합된 게이트 단자를 갖는 제5 NMOS 트랜지스터(201)를 포함하는 것인 전류 감지 증폭기.
  9. 제6항에 있어서, 상기 전압 증폭 회로는,
    바이어스 전류 발생기 회로,
    제1 전압 노드(58, V1)에 전기적으로 결합된 게이트 단자, 접지 전위에 전기적으로 결합된 소스 단자, 및 제2 전압 노드(68)에 전기적으로 결합된 드레인 단자를 갖는 제6 NMOS 트랜지스터(207), 및
    상기 제2 입력 단자에 전기적으로 결합된 소스 단자, 상기 바이어스 전류 발생기 회로에 전기적으로 결합된 게이트 단자, 및 상기 제2 전압 노드에 전기적으로 결합된 드레인 단자를 갖는 제6 PMOS 트랜지스터(107)를 포함하는 것인 전류 감지 증폭기.
  10. 제9항에 있어서, 상기 바이어스 전류 발생기 회로는,
    감지 모드 인에이블 신호를 수신하는 제4 입력 단자,
    드레인 단자, 상기 제2 입력 단자에 전기적으로 결합된 소스 단자, 및 상기 드레인 단자에 전기적으로 결합된 게이트 단자를 갖는 제7 PMOS 트랜지스터(108),
    소스 단자, 상기 제7 PMOS 트랜지스터의 드레인 단자에 전기적으로 결합된 드레인 단자, 및 상기 제4 입력 단자에 전기적으로 결합된 게이트 단자를 갖는 제7 NMOS 트랜지스터(208), 및
    상기 제7 NMOS 트랜지스터의 소스 단자에 전기적으로 결합된 드레인 단자, 상기 제2 입력 단자에 전기적으로 결합된 게이트 단자, 및 접지 전위에 전기적으로 결합된 소스 단자를 갖는 제8 NMOS 트랜지스터(209)를 포함하는 것인 전류 감지 증폭기.
  11. 제9항에 있어서, 상기 전압 증폭 회로는 상기 제2 전압 노드와 상기 감지 증폭기 출력 사이에 전기적으로 결합된 복수의 인버터를 더 포함하는 것인 전류 감지 증폭기.
  12. 제9항에 있어서, 상기 제1 입력 단자에 전기적으로 결합된 게이트 단자, 상기 제2 전압 노드에 전기적으로 결합된 드레인 단자, 및 상기 접지 전위에 전기적으로 결합된 소스 단자를 갖는 제9 NMOS 트랜지스터(211)를 더 포함하는 것인 전류감지 증폭기.
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