KR20010011844A - 반도체 메모리소자의 감지증폭기회로 - Google Patents

반도체 메모리소자의 감지증폭기회로 Download PDF

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KR20010011844A
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손종호
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김영환
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Abstract

본 발명은 서로 다른 사이즈를 갖는 감지증폭기를 병렬로 구성하여 넓은 동작전압의 범위에서 빠르게 센싱할 수 있는 반도체 메모리소자의 감지증폭기에 관한 것이다.
본 발명은 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 반도체 메모리소자의 감지증폭기회로에 있어서, 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 증폭수단을 구비한 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈의 증폭수단이 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함한다.

Description

반도체 메모리소자의 감지증폭기회로{sense amplifier circuit in semiconductor memory device}
본 발명은 반도체 메모리소자에 관한 것으로서, 보다 구체적으로는 서로 다른 크기를 갖는 감지증폭수단을 병렬로 연결하여 넓은 동작전압의 범위에서 센싱속도를 향상시킬 수 있는 반도체 메모리소자의 전류미러형 감지증폭기회로에 관한 것이다.
반도체 메모리장치에 있어서, 감지증폭기는 메모리셀로부터의 데이터를 감지 및 증폭하여 데이터 출력버퍼로 제공하는 역할을 하는 것으로서, 도 1에는 종래의 전류미러형 감지증폭기(sense amplifier) 회로가 도시되어 있다.
도 1을 참조하면, 종래의 감지증폭기회로는 외부로부터 인가되는 입력 데이타, 즉, 메모리셀로부터 인가되는 데이타(sai, saib)를 입력하여 제1출력데이타(sa1ob)를 제1출력단(16)을 통해 발생하는 제1전류감지증폭기(10)와, 메모리 셀로부터 인가되는 데이터(sai, saib)를 입력하여 제2출력데이타(sa1o)를 제2출력단(26)을 통해 발생하는 제2전류감지증폭기(20)로 이루어진다. 제1전류감지증폭기(10)는 전류미러수단인 PMOS 트랜지스터(11, 12)와 게이트에 각각 인가되는 데이타(saib, sai)를 감지하기 위한 수단인 NMOS 트랜지스터(13, 14)와, 상기 NMOS 트랜지스터(13, 14)를 인에이블시켜주기위한 수단인 NMOS 트랜지스터(15)로 이루어진다. 제2전류감지증폭기(20)는 제1감지증폭기(10)와 마찬가지로, 전류미러수단인 PMOS 트랜지스터(21, 22)와 게이트에 각각 인가되는 데이터(sai, saib)를 감지하기 위한 수단인 NMOS 트랜지스터(23, 24) 및 상기 NMOS 트랜지스터(23, 24)를 감지증폭기 인에이블신호(pse1i)에 의해 인에이블시켜주기 위한 수단인 NMOS 트랜지스터(25)로 이루어진다.
또한, 종래의 감지증폭기회로는 상기 제1 및 제2전류감지증폭기(10, 20)가 데이터를 감지하여 그다음단의 출력버퍼(도면상에는 도시되지 않음)로 출력하기 전 제1 및 제2 출력단(16, 26)을 프리차아지(precharge)시켜 주기위한 수단으로서, 게이트에 감지증폭기 인에이블신호(pse1i)가 인가되는 PMOS 트랜지스터(31-33)로 이루어진 프리차아지부(30)를 구비한다.
상기한 바와같은 종래의 감지증폭기회로는 외부로부터 인가되는 감지증폭기 인에이블신호(pse1i)가 디스에이블상태에서는 감지증폭기 인에이블신호(pse1i)에 의해 프리차이지부(300)의 PMOS 트랜지스터(31-33)는 턴온되어 제1 및 제2출력단(16, 26)을 프리차이지시켜 준다.
한편, 감지증폭기 인에이블신호(pse1i)가 인에이블상태에서는 상기 프리차아지부(300)의 PMOS 트랜지스터(31-33)는 모두 턴오프되고, 감지증폭기 인에이블신호(pse1i)에 의해 각 전류감지 증폭기(10), (20)는 NMOS 트랜지스터(15), (25)가 턴온되어 인에이블된다. 각 전류감지 증폭기(10, 20)는 입력데이타(sai, saib)를 감지증폭하여 제1 및 제2출력단(16, 26)을 통해 제1 및 제2출력 데이터(sa1ob, sa1o)를 발생한다.
도 1에 도시된 감지증폭기에 있어서, 감지증폭기회로의 전류특성은 전류미러수단인 PMOS트랜지스터(11, 12)와 감지수단인 NMOS 트랜지스터(13, 14)의 크기에 따라 결정되어진다. 이때, 감지증폭기를 구성하는 MOS 트랜지스터(11-14)의 크기가 큰 경우를 A 타입의 감지증폭기라 하고, MOS 트랜지스터(11-14)의 크기가 작은 경우를 B 타입의 감지증폭기라 한다. 외부로부터 공급되는 전압, 즉 전원전압이 낮은 경우에는 예를 들어 Vcc 가 1.3V 정도인 경우에는, 도 2a 에 도시된 바와같이 사이즈가 작은 A 타입의 감지증폭기가 B 타입의 감지증폭기보다 센싱속도가 빠르다. 반면에 전원전압이 높은 경우에는 예를 들어 Vcc 가 3.5정도인 경우에는 도 2b에 도시된 바와같이 사이즈가 큰 B타입의 감지증폭기가 A타입의 감지증폭기보다 센싱속도가 빠르다.
상기에서 설명한 바와같이 공급전압이 낮은 경우에는 크기가 작은 감지증폭기를 사용하고 공급전압이 높은 경우에는 크기가 큰 감지증폭기를 사용하는 것이 최적이지만, 종래에는 메모리소자용 감지증폭기회로로서 크기가 작은 감지증폭기 또는 크기가 큰 감지증폭기중 어느 하나만을 사용하여야 하므로, 두가지 타입의 감지증폭기의 타협점을 찾아서 그 크기를 결정하였다. 따라서, 이러한 감지증폭기는 높은 동작전압에서는 B 타입의 감지증폭기보다 센싱속도가 저하되고, 낮은 동작전압에서는 A 타입의 감지증폭기보다 센싱속도가 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위하여, 본 발명은 서로 다른 크기를 갖는 감지증폭기를 병렬로 연결구성하여 공급전원에 따라 그에 적합한 크기를 갖는 감지증폭기를 선택하여 구동시켜 줌으로써, 넓은 동작전압 범위에서 빠른 센싱속도로 동작이 가능한 반도체 메모리소자의 감지증폭기회로를 제공하는 데 그 목적이 있다.
도 1은 종래의 반도체 메모리소자의 감지증폭기의 회로도,
도 2a 는 종래의 반도체 메모리소자의 감지증폭기가 낮은 전압에서 동작하는 경우의 특성도,
도 2b 는 종래의 반도체 메모리소자의 감지증폭기가 높은 전압에서 동작하는 경우의 특성도,
도 3은 본 발명의 제1실시예에 따른 반도체 메모리소자의 감지증폭기의 블럭도,
도 4는 도 3의 반도체 메모리소자의 감지증폭기에 있어서, 전원전압 레벨검출부의 상세회로도,
도 5는 도 3의 반도체 메모리소자의 감지증폭기에 있어서, 데이터 감지증폭부의 상세회로도,
도 6a 는 본 발명의 실시예에 따른 2단으로 구성된 감지증폭기가 낮은 전압에서 동작하는 경우의 특성도,
도 6b는 본 발명의 실시예에 따른 2단으로 구성된 감지증폭기가 높은 전압에서 동작하는 경우의 특성도,
도 7은 본 발명의 제2실시예에 따른 반도체 메모리소자의 감지증폭기회로의 블록도,
도 8은 도 7의 감지증폭기회로에 있어서, 데이터 감지증폭부의 상세회로도,
도 9는 본 발명의 제3실시예에 따른 반도체 메모리소자의 감지증폭기회로도서, 감지증폭기를 2단으로 구성한 일예를 도시한 도면,
도 10은 본 발명의 제4실시예에 따른 반도체 메모리소자의 감지증폭기회로도서, 감지증폭기를 2단으로 구성한 일예를 도시한 도면,
도 11는 본 발명의 제5실시예에 따른 반도체 메모리소자의 감지증폭기회로도서, 감지증폭기를 2단으로 구성한 일예를 도시한 도면,
도 12는 본 발명의 제6실시예에 따른 반도체 메모리소자의 감지증폭기회로도서, 감지증폭기를 2단으로 구성한 일예를 도시한 도면,
도 13a 는 본 발명의 실시예에 따른 1단으로 구성된 감지증폭기가 낮은 전압에서 동작하는 경우의 특성도,
도 13b는 본 발명의 실시예에 따른 1단으로 구성된 감지증폭기가 높은 전압에서 동작하는 경우의 특성도,
(도면의 주요 부분에 대한 부호의 설명)
100 : 전원전압 레벨검출부 200 : 데이터 감지증폭부
210 : 제1감지증폭기 250 : 제2감지증폭기
215, 255 : 전류미러수단 225, 235, 265, 275 : 증폭수단
245, 285 : 인에이블수단 300 : 프리차아지부
111, 112, 121 - 123, 211, 212, 251, 252, 311 - 313 : PMOS 트랜지스터
124 - 126, 221-224, 231-233, 241, 261-264, 271-273 : NMOS 트랜지스터
127, 203 : 반전 게이트
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 반도체 메모리소자의 감지증폭기회로에 있어서, 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 증폭수단을 구비한 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈의 증폭수단이 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 반도체 메모리소자의 감지증폭기회로를 제공하는 것을 특징으로 한다.
상기 전원전압 레벨검출수단은 칩셀렉트신호에 따라서 외부로부터 공급되는 전원전압의 레벨을 검출하는 레벨검출수단과; 상기 레벨검출수단의 출력신호를 입력하여 상기 데이터 감지증폭수단으로 전원전압 레벨검출신호를 발생하는 검출신호 발생수단을 구비한다.
상기 전원전압 레벨검출수단의 레벨검출수단은 상기 칩셀렉트신호가 게이트에 인가되고 소오스에 전원전압이 공급되는 제1 PMOS 트랜지스터와; 상기 제1PMOS 트랜지스터의 드레인에 소오스가 연결되고, 게이트 및 소오스가 제1노드에 공통 접속되는 저항용 제2PMOS 트랜지스터와; 상기 제1노드와 접지사이에 연결된 저항으로 이루어져서, 상기 제1노드를 통해 그의 출력신호를 상기 검출신호 발생수단으로 제공한다. 검출신호 발생수단은 상기 제1노드를 통해 상기 레벨검출수단의 출력신호가 게이트에 인가되고 전원전압과 제2노드사이에 병렬연결된 제3 내지 제5PMOS 트랜지스터와; 상기 제1노드를 통해 상기 레벨검출수단의 출력신호가 게이트에 인가되고, 상기 제2노드와 접지사이에 병렬연결된 제1 내지 제3NMOS 트랜지스터와; 상기 제2노드의 전위를 반전시켜 전원전압 레벨검출신호를 상기 데이터 감지증폭수단으로 제공하는 반전 게이트를 구비한다.
상기 전원전압 레벨검출수단은 상기 전원전압의 레벨이 2.9V 이상인 경우에는 높은 전원전압이 공급되었음을 나타내는 전원전압 레벨검출신호를 발생하고, 전원전압의 레벨이 2.9V 미만인 경우에는 로우레벨의 전원전압이 공급되었음을 나타내는 전원전압 레벨검출신호를 상기 데이터 감지증폭수단으로 제공한다.
상기 데이터 감지증폭수단은 서로 다른 사이즈를 갖는 증폭수단을 구비하고, 상기 전원전압 레벨검출수단으로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈를 갖는 증폭수단을 통해 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1출력데이타로서 제1출력단을 통해 발생하는 제1감지증폭기와; 서로 다른 사이즈를 갖는 증폭수단을 구비하고, 상기 전원전압 레벨검출수단으로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈를 갖는 증폭수단을 통해 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제2출력 데이터로서 제2출력단을 통해 발생하는 제2감지증폭기를 구비한다.
상기 제1감지증폭기는 상기 전원전압을 입력하여 전류를 공급하기 위한 제1전류미러수단과; 상기 제1전류미러수단으로부터 전류를 공급받으며, 상기 전원전압 레벨검출수단의 검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제1출력데이타로서 발생하는, 제1사이즈를 갖는 제1증폭수단과; 상기 제1전류미러수단으로부터 전류를 공급받으며, 상기 전원전압 레벨검출수단의 검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제1출력 데이터로서 발생하는, 제2사이즈를 갖는 제2증폭수단과; 외부로부터 인가되는 감지증폭기 인에이블신호에 의해 상기 제1 및 제2증폭수단을 인에이블시키기 위한 제1인에이블수단으로 이루어진다.
상기 제1감지증폭기의 제1전류미러수단 및 제2전류미러수단은 소오스에 전원전압이 인가되고 드레인이 상기 제1 및 제2증폭수단에 연결되는 제1 및 제2PMOS 트랜지스터로 이루어져, 게이트는 제1PMOS 트랜지스터의 드레인에 연결된다.
상기 제1감지증폭기의 제1증폭수단은 게이트에 각각 제2입력 데이터 및 제1입력 데이터가 인가되고 드레인이 상기 제1전류미러수단의 제1 및 제2PMOS 트랜지스터의 드레인에 각각 연결되는 제1 및 제2NMOS 트랜지스터와; 상기 제1 및 제2NMOS 트랜지스터의 소오스와 상기 인에이블수단사이에 직렬연결되고, 게이트에 반전된 전원전압 레벨검출신호가 인가되는 제3 및 제4NMOS 트랜지스터로 이루어져서, 상기 제2NMOS 트랜지스터의 드레인을 통해 제1출력 데이터를 발생한다.
상기 제1감지증폭기의 제2증폭수단은 게이트에 각각 제2입력 데이터 및 제1입력 데이터가 인가되고 드레인이 상기 제1전류미러수단의 제1 및 제2PMOS 트랜지스터의 드레인에 각각 연결되는 제5 및 제6NMOS 트랜지스터와; 상기 제5 및 제6NMOS 트랜지스터의 소오스와 상기 인에이블수단사이에 연결되고, 게이트에 전원전압 레벨검출신호가 인가되는 제7NMOS 트랜지스터로 이루어져서, 상기 제6NMOS 트랜지스터의 드레인을 통해 제1출력 데이터를 발생한다.
상기 제1감지증폭기의 제1인에이블수단은 상기 감지증폭기 인에이블신호가 게이트에 인가되고 상기 제1 및 제2증폭수단과 접지사이에 연결된 제8NMOS 트랜지스터로 이루어진다.
상기 제2감지증폭기는 상기 전원전압을 입력하여 전류를 공급하기 위한 제2전류미러수단과; 상기 제2전류미러수단으로부터 전류를 공급받으며, 상기 전원전압 레벨검출수단의 검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제2출력데이타로서 발생하는, 제1사이즈를 갖는 제3증폭수단과; 상기 제1전류미러수단으로부터 전류를 공급받으며, 상기 전원전압 레벨검출수단의 검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제2출력 데이터로서 발생하는, 제2사이즈를 갖는 제4증폭수단과; 외부로부터 인가되는 감지증폭기 인에이블신호에 의해 상기 제3 및 제4증폭수단을 인에이블시키기 위한 제2인에이블수단으로 이루어진다.
상기 제2감지증폭기의 제2전류미러수단은 소오스에 전원전압이 인가되고 드레인이 상기 제3 및 제4증폭수단에 연결되는 제1 및 제2PMOS 트랜지스터로 이루어져, 게이트는 제1PMOS 트랜지스터의 드레인에 연결된다.
상기 제2감지증폭기의 제3증폭수단은 게이트에 각각 제1입력 데이터 및 제2입력 데이터가 인가되고 드레인이 상기 제2전류미러수단의 제1 및 제2PMOS 트랜지스터의 드레인에 각각 연결되는 제1 및 제2NMOS 트랜지스터와; 상기 제1 및 제2NMOS 트랜지스터의 소오스와 상기 인에이블수단사이에 직렬연결되고, 게이트에 반전된 전원전압 레벨검출신호가 인가되는 제3 및 제4NMOS 트랜지스터로 이루어져서, 상기 제2NMOS 트랜지스터의 드레인을 통해 제2출력 데이터를 발생한다.
상기 제2감지증폭기의 제4증폭수단은 게이트에 각각 제1입력 데이터 및 제2입력 데이터가 인가되고 드레인이 상기 제2전류미러수단의 제1 및 제2PMOS 트랜지지터의 드레인에 각각 연결되는 제5 및 제6NMOS 트랜지스터와; 상기 제5 및 제6NMOS 트랜지스터의 소오스와 상기 인에이블수단사이에 연결되고, 게이트에 전원전압 레벨검출신호가 인가되는 제7NMOS 트랜지스터로 이루어져서, 상기 제6NMOS 트랜지스터의 드레인을 통해 제2출력 데이터를 발생한다.
상기 제2감지증폭기의 제2인에이블수단은 상기 감지증폭기 인에이블신호가 게이트에 인가되고 상기 제3 및 제4증폭수단과 접지사이에 연결된 제8NMOS 트랜지스터로 이루어진다.
상기 제1감지증폭기의 제1증폭수단은 제2증폭수단의 사이즈보다 작은 사이즈를 갖고, 상기 제2감지증폭기의 제3증폭수단은 제4증폭수단의 사이즈보다 작은 사이즈를 갖으며, 제1감지증폭기의 제1증폭수단과 제2감지증폭기의 제3증폭수단은 동일한 사이즈를 갖고, 제1감지증폭기의 제2증폭수단과 제2감지증폭기의 제4증폭수단은 동일한 사이즈를 갖는다.
본 발명의 감지증폭기회로는 상기 데이터 감지증폭수단을 통해 제1 및 제2출력단으로 제1 및 제2출력 데이터가 출력되기전에 제1 및 제2출력단을 일정전압으로 프라차지시켜 주기위한 프라차지수단으로서, 게이트에 감지증폭기 인에이블신호가 각각 게이트에 인가되는 제1 및 제3PMOS 트랜지스터를 더 포함한다.
또한, 본 발명은 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 반도체 메모리소자의 감지증폭기회로에 있어서, 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 상기 다수의 감지증폭기중 해당하는 사이즈의 감지증폭기가 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1 및 제2출력 데이터로서 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 반도체 메모리소자의 감지증폭기회로를 제공하는 것을 특징으로 한다.
또한, 본 발명은 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 감지증폭기가 2단으로 구성된 반도체 메모리소자의 감지증폭기회로에 있어서, 제1단 및 제2단의 감지증폭기는 모두 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 증폭수단을 구비한 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈의 증폭수단이 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 반도체 메모리소자의 감지증폭기회로를 제공하는 것을 특징으로 한다.
또한, 본 발명은 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 감지증폭기가 2단으로 구성된 반도체 메모리소자의 감지증폭기회로에 있어서, 제1단의 감지증폭기는 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 증폭수단을 구비한 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈의 증폭수단이 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하고, 제2단의 감지증폭기는 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 상기 다수의 감지증폭기중 해당하는 사이즈의 감지증폭기가 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1 및 제2출력 데이터로서 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 반도체 메모리소자의 감지증폭기회로를 제공하는 것을 특징으로 한다.
또한, 본 발명은 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 감지증폭기가 2단으로 구성된 반도체 메모리소자의 감지증폭기회로에 있어서, 제1단 및 제2단의 감지증폭기는 모두 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 상기 다수의 감지증폭기중 해당하는 사이즈의 감지증폭기가 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1 및 제2출력 데이터로서 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 반도체 메모리소자의 감지증폭기회로를 제공하는 것을 특징으로 한다.
또한, 본 발명은 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 감지증폭기가 2단으로 구성된 반도체 메모리소자의 감지증폭기회로에 있어서, 제1단의 감지증폭기는 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 상기 다수의 감지증폭기중 해당하는 사이즈의 감지증폭기가 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1 및 제2출력 데이터로서 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하고, 제2단의 감지증폭기는 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 증폭수단을 구비한 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈의 증폭수단이 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 반도체 메모리소자의 감지증폭기회로를 제공하는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3는 본 발명의 일실시예에 따른 반도체 메모리소자의 감지증폭기회로의 블럭도를 도시한 것이다. 도 3를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리소자의 감지증폭기회로는 외부로부터 공급되는 전원전압을 입력하여 전원전압(Vcc)의 레벨을 검출하여 검출신호(Vref)를 발생하는 전원전압 레벨검출부(100)와, 각각 서로 다른 사이즈를 갖는 증폭수단을 구비하는 제1 및 제2감지증폭기를 구비하고 상기 전원전압 레벨검출부(100)로부터의 검출신호(Vref)에 따라서 상기 제1 및 제2감지증폭기(210), (250)의 증폭수단중 해당하는 사이즈의 증폭수단이 구동되어 외부로부터 인가되는 입력 데이터(sai, saib)를 감지 및 증폭하고 그 결과를 제1 및 제2출력단(201, 202)을 통해 각각 제1 및 제2출력신호(sa1ob), (salo)로서 출력하는 데이터 감지증폭부(200)로 이루어진다.
도 4는 도 3의 감지증폭기회로에 있어서, 전원전압 레벨검출부(100)의 상세도를 도시한 것이다. 본 발명의 감지증폭기회로에 있어서, 전원전압 레벨검출부(100)는 칩셀렉트신호(csb)에 따라서 외부로부터 인가되는 전원전압(Vcc)의 레벨을 검출하는 레벨검출부(110)와 상기 레벨검출부(110)의 출력신호에 따라 상기 데이터 감지증폭부(200)로 검출신호(Vref)를 발생하기 위한 검출신호 발생부(120)로 이루어진다.
상기 레벨검출부(110)는 칩셀렉트신호(csb)가 게이트에 인가되고 소오스에 전원전압(Vcc)이 인가되는 PMOS 트랜지스터(111)와, 상기 PMOS 트랜지스터(111)의 드레인에 소오스가 연결되고, 게이트 및 소오스가 제1노드(114)에 공통 접속되는 저항용 PMOS 트랜지스터(112)와, 상기 제1노드(114)와 접지사이에 연결된 저항(113)으로 이루어져서, 상기 제1노드(114)를 통해 그의 출력신호를 상기 검출신호 발생부(120)로 제공한다.
상기 검출신호 발생부(120)는 상기 제1노드(114)를 통해 상기 레벨 검출부(110)의 출력신호가 게이트에 인가되고 전원전압(Vcc)과 제2노드(128)사이에 병렬연결되는 PMOS 트랜지스터(121-123)와, 상기 제1노드(114)를 통해 상기 레벨 검출부(110)의 출력신호가 게이트에 인가되고 상기 제2노드(128)와 접지사이에 병렬연결된 NMOS 트랜지스터(124-126)와, 상기 제2노드(128)의 전위를 반전시켜 검출신호(Vref)로서 발생하기 위한 반전 게이트(127)로 이루어진다.
여기서, 상기 전원전압 레벨검출부(100)는 전원전압(Vcc)이 2.9V 보다 높은 경우 하이레벨의 전원전압이 인가된 것으로 인식하여 하이상태의 전원전압 레벨검출신호(Vref)를 발생하고, 이와는 달리 전원전압(Vcc)이 2.9V 미만인 경우 로우레벨의 전원전압이 인가된 것으로 인식하여 로우상태의 전원전압 레벨검출신호(Vref)를 발생하게 된다.
상기한 바와같은 전원전압 레벨검출부(100)는 칩셀렉트신호(csb)가 액티브 로우상태에서 인에이블되고, 이에 따라 전원전압(Vcc)의 레벨을 검출하여 레벨검출신호(Vref)를 출력하게 되는데, 전원전압(Vcc)으로 1.3V 정도의 로우레벨의 전원전압이 인가되는 경우에는 제1노드(114)가 상대적으로 로우레벨로 되어 병렬연결된 P형 모스 트랜지스터(121-123)가 턴온되어 제2노드(128)는 하이레벨로 된다. 따라서, 인버터(127)를 통해 로우상태의 전원전압 레벨검출신호(Vref)를 출력하게 된다. 한편, 전원전압(Vcc)으로 3.5V 정도의 하이레벨이 인가되는 경우에는 제1노드(114)가 상대적으로 하이레벨로 되어 병렬연결된 N형 모스 트랜지스터(124-126)가 턴온되어 제2노드(128)는 로우레벨로 된다. 따라서, 인버터(127)를 통해 하이상태의 전원전압 레벨검출신호(Vref)를 출력하게 된다.
제3도를 참조하면, 상기 데이터 감지증폭부(200)는 외부로부터 즉, 메모리셀(도면상에는 도시되지 않음)로부터 인가되는 입력 데이터(saib, sai)를 감지 및 증폭하여 제1출력신호(salob)를 제1출력단(201)으로 출력하는 제1감지증폭기(210)와, 입력 데이터(sai, saib)를 감지 및 증폭하여 제2출력신호(salo)을 제2출력단(202)으로 출력하는 제2감지증폭기(250)로 이루어진다.
도 5는 본 발명의 반도체 메모리소자의 감지증폭기회로의 데이터 감지증폭부(200)의 상세도를 도시한 것이다.
상기 제1감지증폭기(210)는 도 5를 참조하면, PMOS 트랜지스터(211, 212)로 이루어져 전류를 공급하기 위한 전류미러수단(215)와, 상기 전류미러수단(215)으로부터 전류를 공급받으며 낮은 전원전압이 인가되는 경우 상기 전원전압 레벨검출부(100)로부터의 검출신호(Vref)에 의해 제1 및 제2입력신호(saib, sai)를 감지증폭하여 제1출력단(201)으로 제1출력신호(sa1ob)를 발생하는 제1증폭수단(225)과, 상기 전류미러수단(215)으로부터 전류를 공급받으며, 높은 전원전압이 인가되는 경우 상기 전원전압 레벨검출부(100)로부터의 검출신호(Vref)에 의해 제1 및 제2입력신호(saib, sai)를 감지증폭하여 제1출력단(201)을 통해 제1출력신호(sa1ob)를 발생하는 제2증폭수단(235)과, 감지증폭기 인에이블신호(pse1i)에 의해 제1 및 제2증폭수단(220, 230)을 인에이블시켜주기 위한 인에이블수단(245)으로 이루어진다.
상기 제1증폭수단(225)은 상기 전류미러수단(205)의 PMOS 트랜지스터(211, 212)의 드레인에 각각 드레인이 연결되고 게이트에 각각 제2 및 제1입력신호(saib, sai)가 각각 인가되는 NMOS 트랜지스터(221, 222)와, 상기 전원전압 레벨검출부(100)로부터 인가되는 검출신호(Vref)의 반전 게이트가 각각 게이트에 인가되고 상기 NMOS 트랜지스터(221, 222)의 소오스와 상기 인에이블수단(240)사이에 직렬연결되는 NMOS 트랜지스터(223, 224)로 이루어져서, 상기 NMOS 트랜지스터(222)의 드레인을 통해 제1출력 데이터(salob)를 발생한다.
제2증폭수단(235)은 상기 전류미러(215)의 PMOS 트랜지스터(211, 212)의 드레인에 각각 드레인이 연결되고 게이트에 각각 제2 및 제1입력신호(saib, sai)가 인가되는 NMOS 트랜지스터(231, 232)와, 게이트에 상기 전원전압 레벨검출부(100)로부터의 레벨검출신호(Vref)가 인가되고 상기 NMOS 트랜지스터(231, 232)의 소오스와 상기 인에이블수단(240)사이에 연결되는 NMOS 트랜지스터(233)로 이루어져서, 상기 NMOS 트랜지스터(232)의 드레인을 통해 제1출력데이타(salob)를 발생한다.
인에이블수단(245)은 상기 제1 및 제2증폭수단(220, 230)과 접지사이에 연결되고 게이트에 감지증폭기 인에이블신호(pse1i)가 인가되는 NMOS 트랜지스터(241)로 이루어진다.
도 5를 참조하면, 제2감지증폭기(250)는 PMOS 트랜지스터(251, 252)로 이루어져, 전류를 공급하기 위한 전류미러수단(255)와, 상기 전류미러수단(255)으로부터 전류를 공급받으며 낮은 전원전압이 인가되는 경우 상기 전원전압 레벨검출부(100)로부터의 검출신호(Vref)에 의해 제1 및 제2입력신호(sai, saib)를 감지증폭하여 제2출력신호(sa1o)를 제2출력단(202)을 통해 발생하는 제1증폭수단(265)과, 상기 전류미러수단(255)으로부터 전류를 공급받으며 높은 전원전압이 인가되는 경우 상기 전원전압 레벨검출부(100)로부터의 검출신호(Vref)에 의해 제1 및 제2입력신호(sai, saib)를 감지증폭하여 제2출력단(202)을 통해 제2출력신호(sa1o)를 발생하는 제2증폭수단(275)과, 감지증폭기 인에이블신호(pse1i)에 의해 제1 및 제2증폭수단(260, 270)을 인에이블시켜주기 위한 인에이블수단(285)을 구비한다.
상기 제1증폭수단(260)은 상기 전류미러수단(255)의 PMOS 트랜지스터(251, 252)의 드레인에 각각 드레인이 연결되고 게이트에 각각 제1 및 제2입력신호(sai, saib)가 각각 인가되는 NMOS 트랜지스터(261, 262)와, 상기 전원전압 레벨검출부(100)로부터 인가되는 검출신호(Vref)의 반전신호가 각각 게이트에 인가되고 상기 NMOS 트랜지스터(261, 262)의 소오스와 상기 인에이블수단(285)사이에 직렬연결되는 NMOS 트랜지스터(263, 264)로 이루어져서, 상기 NMOS 트랜지스터(262)의 드레인을 통해 제2출력 데이터(salo)를 발생한다.
제2증폭수단(275)은 상기 전류미러수단(255)의 PMOS 트랜지스터(251, 252)의 드레인에 각각 드레인이 연결되고 게이트에 각각 제1 및 제2입력신호(saib, sai)가 인가되는 NMOS 트랜지스터(271, 272)와, 게이트에 상기 전원전압 레벨검출부(100)로부터의 레벨검출신호(Vref)가 각각 인가되고 상기 NMOS 트랜지스터(271, 272)의 소오스와 상기 인에이블수단(280)사이에 연결되는 NMOS 트랜지스터(273)로 이루어져서, 상기 NMOS 트랜지스터(272)의 드레인을 통해 제2출력 데이터(salo)를 발생한다.
인에이블수단(285)는 상기 제1 및 제2증폭수단(265, 275)과 접지사이에 연결되고 게이트에 감지증폭기 인에이블신호(pse1i)가 인가되는 NMOS 트랜지스터(281)로 이루어진다.
또한, 도 3을 참조하면, 본원 발명의 반도체 메모리소자의 감지증폭기회로는 상기 데이터 감지증폭부(200)로부터 제1 및 제2출력단(201), (202)을 통해 제1 및 제2출력 데이터(salob, salo)를 출력하기 전에 상기 제1 및 제2출력단(201), (202)를 프리차지시켜 주기위한 프리차지부(300)를 더 포함한다.
상기 프리차아지부(300)는 도 5를 참조하면, 제1 및 제2감지증폭기(210), (250)가 입력 데이터를 센싱하기전 출력단(201, 202)을 일정전압, 예를 들면 전원전압(Vcc)으로 프리차아지시켜주기 위한, 게이트에 각각 감지증폭기 인에이블신호(pseli)가 인가되는 PMOS트랜지스터(311-313)으로 이루어진다.
본 발명의 실시예에 따르면, 제1감지증폭기(210)의 제1증폭수단(225)의 NMOS 트랜지스터(221, 222)는 제2감지증폭기(250)의 제1증폭수단(265)의 NMOS 트랜지스터(261, 262)와 동일한 크기를 갖으며, 제1감지증폭기(210)의 제1증폭수단(225)의 NMOS 트랜지스터(224, 225)는 제2감지증폭부(250)의 제1증폭수단(265)의 NMOS 트랜지스터(263, 264)는 동일한 크기를 갖는다.
또한, 제1감지증폭기(210)의 제2증폭수단(235)의 NMOS 트랜지스터(231, 232)는 제2감지증폭기(250)의 제2증폭수단(275)의 NMOS 트랜지스터(271, 272)와 동일한 크기를 갖으며, 제1감지증폭기(210)의 제2증폭수단(235)의 NMOS 트랜지스터(233)는 제2감지증폭기(250)의 제2증폭수단(275)의 NMOS 트랜지스터(273)와 동일한 크기를 갖는다.
게다가, 제1감지증폭기(215)의 전류미러수단인 PMOS 트랜지스터(211, 212)는 제2감지증폭기(255)의 전류미러수단인 PMOS 트랜지스터(251, 252)와 동일한 크기를 갖는다.
한편, 제1감지증폭기(210)의 제1증폭수단(225)의 NMOS 트랜지스터(221, 222)는 제2증폭수단(235)의 NMOS 트랜지스터(231, 232)와 다른 크기를 갖으며, 제2감지증폭기(250)의 제1증폭수단(265)의 NMOS 트랜지스터(261, 262)는 제2증폭수단(275)의 NMOS 트랜지스터(271, 272)와 다른 크기를 갖는다. 제1감지증폭기(210)의 제1증폭수단(225)의 NMOS 트랜지스터(223, 224)는 제2증폭수단(235)의 NMOS 트랜지스터(233)과 다른 크기를 갖으며, 제2감지증폭기(250)의 제1증폭수단(265)의 NMOS 트랜지스터(263, 264)는 제2증폭수단(275)의 NMOS 트랜지스터(273)와 다른 크기를 갖는다. 이때, 제1감지증폭기(210)의 제1증폭수단(225)의 NMOS 트랜지스터(221, 222)의 크기와 NMOS 트랜지스터(223)의 크기는 제2증폭수단(235)의 NMOS 트랜지스터(231, 232)의 크기와 NMOS 트랜지스터(233)의 크기보다 각각 작으며, 제2감지증폭기(250)의 제1증폭수단(265)의 NMOS 트랜지스터(261, 262)의 크기와 NMOS 트랜지스터(263)의 크기는 제2증폭수단(275)의 NMOS 트랜지스터(271, 272)와 NMOS 트랜지스터(273)의 크기보다 작다.
상기한 바와같은 본 발명의 반도체 메모리소자의 감지증폭기의 동작을 설명하면 다음과 같다.
먼저, 칩셀렉트신호(csb)에 의해 전원전압 레벨검출부(100)가 인에이블되면, 전원전압 레벨검출부(100)는 외부로부터 공급되는 전원전압(Vcc)의 레벨을 레벨 검출부(110)를 통해 검출한다. 이때, 전원전압(Vcc)의 레벨이 2.9V 미만으로 낮은 경우, 예를 들면 1.3V 인 경우에는 제1노드(114)의 전위는 로우레벨이 되고, 제1노드(114)의 전위에 의해 검출신호 발생부(120)의 병렬연결된 PMOS 트랜지스터(121-123)이 턴온되어 제2노드(128)는 하이상태로 된다. 그러므로, 검출신호 발생부(120)는 인버터(127)를 통해 로우상태의 레벨검출신호(Vref)를 발생한다.
한편, 전원전압(Vcc)의 레벨이 2.9V 이상으로 높은 경우에는, 예를 들면 3.5V 인 경우에는 제1노드(114)의 전위는 하이레벨이 되고, 제1노드(114)의 전위에 의해 검출신호 발생부(120)의 병렬연결된 NMOS 트랜지스터(124-126)이 턴온되어 제2노드(128)는 로우상태로 된다. 그러므로, 검출신호 발생부(120)는 인버터(127)를 통해 하이상태의 레벨검출신호(Vref)를 발생한다.
데이터 감지증폭부(200)는 인에이블신호(pse1i)가 디스에이블되는 경우에는 제1 및 제2감지증폭기(210, 250)의 인에이블수단(245, 285)의 NMOS 트랜지스터(241, 281)는 턴오프되어 디스에이블된다. 이때, 프리차아지부(300)에서는 감지증폭기 인에이블신호(pse1i)에 의해 PMOS 트랜지스터(311-313)가 턴온되어 출력단(201, 202)은 전원전압(Vcc)으로 프리차아지된다.
데이터 감지증폭부(200)는 감지증폭기 인에이블신호(pse1i)가 인에이블되는 경우에는 제1 및 제2감지증폭기(210, 250)의 인에이블수단(245, 285)의 NMOS 트랜지스터(241, 281)가 턴온되어 인에이블된다. 이때, 프리차아지부(300)의 PMOS 트랜지스터(311-313)는 턴오프되므로, 출력단(201, 202)은 이후에 상기 데이터 감지증폭부(200)로부터 인가되는 제1 및 제2출력신호(sa1ob, sa1o)를 출력하게 된다.
즉, 로우레벨의 전원전압(Vcc)의 인가에 따라 상기 데이터 감지증폭부(200)에 상기 전원전압 레벨검출부(100)로부터 로우상태의 레벨검출신호(Vref)가 인가되면, 제1감지증폭기(210)의 제1증폭수단(225)에서는 반전 게이트(203)를 통해 인가되는 반전된 레벨검출신호(Vref')에 의해 NMOS 트랜지스터(223, 224)가 턴온되며, 제2증폭수단(235)에서는 레벨검출신호(Vref)에 의해 NMOS 트랜지스터(233)가 턴오프된다.
따라서, 사이즈가 작은 제1증폭수단(225)의 NMOS 트랜지스터(221, 222)는 게이트에 인가되는 제2 및 제1입력신호(saib, sai)를 감지증폭하여 제1출력신호(sa1ob)를 제1출력단(201)으로 출력한다.
상기와 마찬가지로, 제2감지증폭기(250)에서는, 제1증폭수단(265)의 NMOS 트랜지스터(263, 264)는 반전 게이트(263)를 통해 인가되는 반전된 레벨검출신호(Vref')에 의해 턴온되어 인에이블되고, 제2증폭수단(275)의 NMOS트랜지스터(273)는 레벨검출신호(Vref)에 의해 턴오프되어 디스에이블된다.
따라서, 제2감지증폭기(250)의 제1증폭수단(265)은 NMOS 트랜지스터(261, 262)의 게이트에 각각 인가되는 제1 및 제2입력신호(sai, saib)를 감지 증폭하여 제2출력단(202)으로 제2출력신호(sa1o)를 발생한다.
상기와는 달리, 외부로부터 2.9V 이상의 높은 전원전압(Vcc), 예를 들면 3.5V 의 전압이 인가되는 경우에는, 전원전압 레벨검출부(100)는 레벨검출부(110)를 통해 공급전원의 레벨을 검출한다. 이때 외부로부터 높은 전원전압(Vcc)이 공급되므로, 레벨검출부(110)의 제1노드(141)의 전위는 하이상태로 된다. 이에 따라 검출신호 발생부(120)의 병렬연결된 NMOS 트랜지스터(124-126)가 턴온되어 제2노드(128)는 로우상태로 되며, 이에 따라 반전 게이트(127)를 통해 출력되는 레벨검출신호(Vref)는 하이상태가 된다.
상기 데이터 감지증폭부(200)에 상기 전원전압 레벨검출부(100)로부터 하이상태의 전원전압 레벨검출신호(Vref)가 인가되는 경우에는, 상기의 경우와 반대로, 반전 게이트(203)를 통해 반전된 레벨검출신호(Vref')에 의해 상기 제1감지증폭기(210)의 제1증폭수단(225)의 NMOS 트랜지스터(224, 225)는 턴오프되어 디스에이블된다. 그리고, 제2증폭수단(235)의 NMOS트랜지스터(233)는 레벨검출신호(Vref)에 의해 턴온되어 인에이블된다. 따라서, 큰 사이즈를 갖는 제2증폭수단(230)은 제2 및 제1입력신호(saib, sai)를 NMOS트랜지스터(231, 232)를 통해 감지 증폭하고, 제1출력신호(sa1ob)를 제1출력단(201)을 통해 출력한다.
한편, 제2감지증폭기(250)의 제1증폭수단(265)은 반전 게이트(203)를 통해 반전된 레벨검출신호(Vref')에 의해 NMOS 트랜지스터(263, 264)가 턴오프되어 디스에이블되고, 제2증폭수단(275)은 레벨검출신호(Vref)에 의해 NMOS트랜지스터(273)가 턴온되어 인에이블된다.
따라서, 큰사이즈를 갖는 제2증폭수단(275)은 인에이블되고, 이에 따라 NMOS 트랜지스터(271, 272)는 게이트에 인가되는 제1 및 제2입력신호(sai, saib)를 감지 증폭하고, 감지증폭된 출력신호(sa1o)를 제2출력단(202)을 통해 출력하게 된다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리소자의 감지증폭기회로의 블록도를 도시한 것이다. 도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리소자의 감지증폭기회로는 외부로부터 공급되는 전원전압을 입력하여 전원전압(Vcc)의 레벨을 검출하여 검출신호(Vref)를 발생하는 전원전압 레벨검출부(400)와, 서로 다른 사이즈를 갖는 제1 및 제2감지증폭기를 구비하고 상기 전원전압 레벨검출부(400)로부터의 검출신호(Vref)에 따라서 상기 제1 및 제2감지증폭기(510), (550)중 해당하는 사이즈의 감지증폭기가 구동되어 외부로부터 인가되는 입력 데이터(sai, saib)를 감지 및 증폭하고 그 결과를 제1 및 제2출력단(501, 502)을 통해 각각 제1 및 제2출력신호(sa1ob), (salo)로서 출력하는 데이터 감지증폭부(500)로 이루어진다.
또한, 제1실시예에 따른 감지증폭기회로는 상기 데이터 감지증폭부(500)로부터 제1 및 제2출력단(501), (502)을 통해 제1 및 제2출력 데이터(salob, salo)를 출력하기 전에 상기 제1 및 제2출력단(501), (502)를 프리차지시켜 주기위한 프리차지부(600)를 더 포함한다.
제1실시예에 따른 감지증폭기회로에 있어서, 상기 전원전압 레벨 검출부(400) 및 프리차지부(500)의 구성 및 동작은 제1실시예의 감지증폭기회로에서와 동일하다.
도 7을 참조하면, 데이터 감지증폭부(500)는 상기 전원전압 레벨검출부(400)로부터의 전원전압 검출신호(Vref)에 따라서 제1 및 제2입력 데이터(sai, saib)를 감지 및 증폭하여 제1 및 제2출력단(501), (502)를 통해 제1 및 제2출력 데이터(salob, salo)를 발생하는, 제1사이즈를 갖는 제1감지증폭기(510)와; 상기 전원전압 레벨검출부(400)로부터의 전원전압 검출신호(Vref)에 따라서 제1 및 제2입력 데이터(sai, saib)를 감지 및 증폭하여 제1 및 제2출력단(501), (502)를 통해 제1 및 제2출력 데이터(salob, salo)를 각각 발생하는, 제2사이즈를 갖는 제2감지증폭기(550)로 이루어진다.
도 8은 본 발명의 제2실시예에 따른 반도체 메모리소자의 감지증폭기회로에 있어서, 데이터 감지증폭부(500)의 상세도를 도시한 것이다. 도 8을 참조하면, 제1감지증폭기(510)는 상기 전원전압 레벨검출부(400)로부터의 전원전압 레벨검출신호(Vref)에 따라서 제1 및 제2입력 데이터(sai), (saib)를 감지 및 증폭하여 제1출력데이타(salob)를 제1출력단(501)를 통해 발생하는, 제1사이즈를 갖는 제1감지증폭수단(515)과, 상기 전원전압 레벨검출부(400)로부터의 전원전압 레벨검출신호(Vref)에 따라서 제1 및 제2입력 데이터(sai, saib)를 감지 및 증폭하여 제2출력 데이터(salo)를 제2출력단(502)을 통해 발생하는, 제1사이즈를 갖는 제2감지증폭수단(525)으로 이루어진다.
제1감지증폭기(510)의 제1감지증폭수단(515)은 전원전압(Vcc)이 소오스에 인가되어 전류를 공급하기 위한, PMOS 트랜지스터(517, 518)로 구성된 제1전류미러수단(516)과, 상기 제1전류미러수단(516)으로부터 전류를 공급받으며 제1 및 제2입력 데이터(sai), (saib)를 감지 및 증폭하여 제1출력 데이터(salob)를 발생하는 제1증폭수단(519)과, 상기 전원전압 레벨검출부(400)로부터의 검출신호(Vref)와 외부로부터 인가되는 감지증폭기 인에이블신호(pseli)에 의해 상기 제1증폭수단(519)을 인에이블시켜 주기위한 제1인에이블수단(522)을 구비한다.
상기 제1감지증폭수단(515)에 있어서, 제1증폭수단(519)은 제2 및 제1입력 데이터(saib), (sai)가 각각 게이트에 인가되고, 드레인이 각각 상기 제1전류미러수단(516)의 PMOS 트랜지스터(517), (518)의 드레인에 연결되며, 소오스가 상기 제1인에이블수단(522)에 연결되는 NMOS 트랜지스터(520, 521)로 이루어져서, NMOS 트랜지스터(521)의 드레인을 통해 제1출력 데이터(salob)를 발생한다. 제1인에이블수단(522)은 각각 상기 전원전압 레벨검출부(400)로부터의 전원전압 레벨검출신호(Vref)와 상기 감지증폭기 인에이블신호(pseli)가 각각 게이트에 인가되고 상기 제1증폭수단(519)와 접지사이에 직렬연결된 NMOS 트랜지스터(523), (524)로 이루어진다.
제1감지증폭기(510)의 제2감지증폭수단(525)은 전원전압(Vcc)이 소오스에 인가되어 전류를 공급하기 위한, PMOS 트랜지스터(527, 528)로 구성된 제2전류미러수단(526)과, 상기 제2전류미러수단(526)으로부터 전류를 공급받으며 제1 및 제2입력 데이터(sai), (saib)를 감지 및 증폭하여 제2출력 데이터(salo)를 발생하는 제2증폭수단(529)과, 상기 전원전압 레벨검출부(400)로부터의 검출신호(Vref)와 외부로부터 인가되는 감지증폭기 인에이블신호(pseli)에 의해 상기 제2증폭수단(529)을 인에이블시켜 주기위한 제2인에이블수단(532)을 구비한다.
상기 제2감지증폭수단(525)에 있어서, 제2증폭수단(529)은 제1 및 제2입력 데이터(sai), (saib)가 각각 게이트에 인가되고, 드레인이 각각 상기 제2전류미러수단(526)의 PMOS 트랜지스터(527), (528)의 드레인에 연결되며, 소오스가 상기 제2인에이블수단(532)에 연결되는 NMOS 트랜지스터(530, 531)로 이루어져서, 상기 NMOS 트랜지스터(531)의 드레인을 통해 제2출력신호(salo)를 발생한다. 제2인에이블수단(532)은 각각 상기 전원전압 레벨검출부(400)로부터의 전원전압 레벨검출신호(Vref)와 상기 감지증폭기 인에이블신호(pseli)가 각각 게이트에 인가되고 상기 제2증폭수단(529)와 접지사이에 직렬연결된 NMOS 트랜지스터(533), (534)로 이루어진다.
또한, 도 8을 참조하면, 제2감지증폭기(550)는 상기 전원전압 레벨검출부(400)로부터의 전원전압 레벨검출신호(Vref)에 따라서 제1 및 제2입력 데이터(sai), (saib)를 감지 및 증폭하여 제1출력데이타(salob)를 제1출력단(501)를 통해 발생하는, 제2사이즈를 갖는 제1감지증폭수단(555)과, 상기 전원전압 레벨검출부(400)로부터의 전원전압 레벨검출신호(Vref)에 따라서 제1 및 제2입력 데이터(sai, saib)를 감지 및 증폭하여 제2출력 데이터(salo)를 제2출력단(502)을 통해 발생하는, 제2사이즈를 갖는 제2감지증폭수단(565)으로 이루어진다.
제2감지증폭기(550)의 제1감지증폭수단(555)은 전원전압(Vcc)이 소오스에 인가되어 전류를 공급하기 위한, PMOS 트랜지스터(557, 558)로 구성된 제3전류미러수단(556)과, 상기 제3전류미러수단(556)으로부터 전류를 공급받으며 제1 및 제2입력 데이터(sai), (saib)를 감지 및 증폭하여 제1출력 데이터(salob)를 발생하는 제3증폭수단(559)과, 상기 전원전압 레벨검출부(400)로부터의 검출신호(Vref)와 외부로부터 인가되는 감지증폭기 인에이블신호(pseli)에 의해 상기 제3증폭수단(559)을 인에이블시켜 주기위한 제3인에이블수단(562)을 구비한다.
상기 제3감지증폭수단(555)에 있어서, 제3증폭수단(559)은 제2 및 제1입력 데이터(saib), (sai)가 각각 게이트에 인가되고, 드레인이 각각 상기 제3전류미러수단(556)의 PMOS 트랜지스터(557), (558)의 드레인에 연결되며, 소오스가 상기 제3인에이블수단(562)에 연결되는 NMOS 트랜지스터(560, 561)로 이루어져서, 상기 NMOS 트랜지스터(561)의 드레인을 통해 제1출력 데이터(salob)를 발생한다. 제3인에이블수단(562)은 각각 상기 전원전압 레벨검출부(400)로부터의 전원전압 레벨검출신호(Vref)와 상기 감지증폭기 인에이블신호(pseli)가 각각 게이트에 인가되고 상기 제3증폭수단(539)와 접지사이에 직렬연결된 NMOS 트랜지스터(563), (564)로 이루어진다.
제2감지증폭기(550)의 제2감지증폭수단(565)은 전원전압(Vcc)이 소오스에 인가되어 전류를 공급하기 위한, PMOS 트랜지스터(567, 568)로 구성된 제4전류미러수단(556)과, 상기 제2전류미러수단(556)으로부터 전류를 공급받으며 제1 및 제2입력 데이터(sai), (saib)를 감지 및 증폭하여 제2출력 데이터(salo)를 발생하는 제4증폭수단(569)과, 상기 전원전압 레벨검출부(400)로부터의 검출신호(Vref)와 외부로부터 인가되는 감지증폭기 인에이블신호(pseli)에 의해 상기 제4증폭수단(569)을 인에이블시켜 주기위한 제4인에이블수단(572)을 구비한다.
상기 제2감지증폭수단(565)에 있어서, 제4증폭수단(569)은 제1 및 제2입력 데이터(sai), (saib)가 각각 게이트에 인가되고, 드레인이 각각 상기 제4전류미러수단(566)의 PMOS 트랜지스터(567), (568)의 드레인에 연결되며, 소오스가 상기 제4인에이블수단(572)에 연결되는 NMOS 트랜지스터(570, 571)로 이루어진다. 제4인에이블수단(572)은 각각 상기 전원전압 레벨검출부(400)로부터의 전원전압 레벨검출신호(Vref)와 상기 감지증폭기 인에이블신호(pseli)가 각각 게이트에 인가되고 상기 제4증폭수단(569)와 접지사이에 직렬연결된 NMOS 트랜지스터(573), (574)로 이루어진다.
제2실시예에 따르면, 제1감지증폭기(510)에 있어서 제1감지증폭수단(515)의 PMOS 트랜지스터(517, 518)과 제2감지증폭수단(525)의 PMOS 트랜지스터(527, 528)는 동일한 크기를 갖으며, 제1감지증폭수단(515)의 NMOS 트랜지스터(520, 521)와 제2감지증폭수단(525)의 NMOS 트랜지스터(530, 531)는 동일한 크기를 갖는다. 또한, 제2감지증폭기(550)에 있어서 제3감지증폭수단(555)의 PMOS 트랜지스터(557, 558)과 제4감지증폭수단(565)의 PMOS 트랜지스터(567, 568)는 동일한 크기를 갖으며, 제3감지증폭수단(555)의 NMOS 트랜지스터(560, 561)와 제4감지증폭수단(565)의 NMOS 트랜지스터(570, 571)는 동일한 크기를 갖는다.
한편, 제1감지증폭기(510)의 제1감지증폭수단(515)의 PMOS 트랜지스터(517, 518)과 제2감지증폭수단(525)의 PMOS 트랜지스터(527, 528)는 제2감지증폭기(550)의 제3감지증폭수단(555)의 PMOS 트랜지스터(557, 558)과 제4감지증폭수단(565)의 PMOS 트랜지스터(567, 568)보다 작은 사이즈를 갖는다. 그리고. 제1감지증폭기(510)의 제1감지증폭수단(515)의 NMOS 트랜지스터(520, 521)과 제2감지증폭수단(525)의 NMOS 트랜지스터(530, 531)의 크기는 제2감지증폭기(550)의 제3감지증폭수단(555)의 NMOS 트랜지스터(560, 561)와 제4감지증폭수단(565)의 NMOS 트랜지스터(570, 571)의 크기보다 작은 사이즈를 갖는다.
상기한 바와같은 구성을 갖는 본 발명의 제2실시예에 따른 반도체 메모리장치의 감지증폭기회로의 동작을 설명하면 다음과 같다.
먼저, 칩셀렉트신호(csb)에 의해 전원전압 레벨검출부(400)가 인에이블되면, 전원전압 레벨검출부(400)는 외부로부터 공급되는 전원전압(Vcc)의 레벨을 레벨 검출부(410)를 통해 검출하여 검출신호 발생부(420)를 통해 검출신호(Vref)를 발생한다.
전원전압(Vcc)의 레벨이 2.9V 미만으로 낮은 경우, 예를 들면 1.3V 인 경우에는 낮은 전원전압이 공급되었음을 나타내는 로우상태의 레벨검출신호(Vref)를 데이터 감지증폭부(500)로 발생하고, 상기 전원전압 레벨검출부(400)의 검??출신호(Vref)와 외부로부터 공급되는 감지증폭기 인에이블신호(pseli)에 따라 데이터 감지증폭부(500)의 제1 및 제2감지증폭기(510), (560)중 작은 사이즈를 갖는 제1감지증폭기(510)가 인에이블된다.
상기 제1감지증폭기(510)가 인에이블되면, 제1감지증폭수단(515)은 제1 및 제2입력 데이터(sai, saib)를 감지 및 증폭하여 제1출력단(501)을 통해 제1출력 데이터(salob)를 발생하고, 제2감지증폭수단(52)은 제1 및 제2입력 데이터(sai), (saib)를 감지 및 증폭하여 제2출력단(502)을 통해 제2출력 데이터(salo)를 발생한다.
한편, 전원전압(Vcc)의 레벨이 2.9V 이상으로 높은 경우에는, 예를 들면 3.5V 인 경우에는 전원전압 레벨검출부(400)는 외부로부터 하이레벨의 전원전압이 공급되었음을 나타내는 하이상태의 전원전압 검출신호(Vref)를 데이터 감지증폭부(500)로 발생한다. 상기 데이터 감지증폭부(500)는 상기 전원전압 레벨검출부(400)로부터 인가되는 전원전압 검출신호(Vref)와 감지증폭기 인에이블신호(pseli)에 의해 제1 및 제2감지증폭기(510), (550)중 제2감지증폭기(550)가 인에이블되게 된다.
따라서, 제2감지증폭기(550)는 제3감지증폭수단(555)를 통해 제1 및 제2입력 데이터(sai, saib)를 감지 및 증폭하여 제1출력 데이터(salob)를 제1출력단(501)를 통해 발생하고, 제4감지증폭수단(566)를 통해 제1 및 제2입력 데이터(sai, saib)를 감지 및 증폭하여 제2출력 데이터(salo)를 제2출력단(502)를 통해 발생하게 된다.
상기한 바와같이, 제2실시예에 따른 감지증폭기회로는 데이터 감지증폭부(500)가 서로 다른 사이즈를 갖는 감지증폭기(510), (550)로 구성되어, 외부로부터 공급되는 전원전압의 레벨에 따라 해당하는 감지증폭기를 인에이블시켜 입력 데이터를 감지 및 증폭함으로써 넓은 동작전압의 범위에서 빠른 속도로 센싱하는 것이 가능하다.
도 9 내지 도 12는 본 발명의 제3 내지 제6실시예에 따른 반도체 메모리소자의 감지증폭기회로의 구성도를 도시한 것으로서, 2단의 감지증폭기로 구성되어진다. 도 9에서와 같이 제1실시예의 감지증폭기를 2단으로 구성거나 또는 도 11에서와 같이 제2실시예의 감지증폭기를 2단으로 구성하여 2단의 감지증폭기를 동일하게 구성할 수도 있을 뿐만 아니라 도 10 및 도 12에서와 같이 첫번째단은 제1실시예, 두 번째단은 제2실시예 또는 첫 번째단은 제2실시예, 두 번째단은 제1실시예의 감지증폭기로 구성하여, 2단의 감지증폭기를 서로 다르게 구성할 수도 있다.
도 6a 와 도 6b 는 도 9 내지 도 12에 도시된 바와같이 발명의 감지증폭기회로가 2단으로 구성되는 경우의 동작특성도를 도시한 것이고, 도 13a 와 도 13b 는 도 3 내지 도 8에 도시된 바와같이 발명의 감지증폭기회로가 1단으로 구성되는 경우의 동작특성도를 도시한 것이다. 도 6a 및 도 13a는 전원전압(Vcc)으로 1.3V의 전압이 인가되는 경우의 동작 특성도를 도시한 것이고, 도 6b 및 도 13b는 전원전압(Vcc)으로 3.5V의 전압이 인가되는 경우의 동작 특성도를 도시한 것이다.
도 6a 와 도 6b 그리고 도 13a 및 13b를 참조하면, 본 발명에서는 각각 공급되는 전원전압(Vcc)의 레벨에 따라 서로 다른 사이즈를 갖는 증폭수단을 인에이블시켜 입력 데이터를 감지 및 증폭하므로, 각각의 공급전원의 레벨에 대해 빠른 센싱속도를 얻을 수 있음을 알 수 있다. 따라서, 넓은 동작전압의 범위에서 입력 데이터를 빠르게 센싱하는 것이 가능하다.
이상에서 자세히 설명된 바와 같이, 본 발명의 감지증폭기에 따르면, 서로 다른 사이즈를 갖는 감지증폭기를 병렬로 연결하여, 외부로부터 공급되는 전원전압에 따라 해당하는 사이즈의 감지증폭기를 인에이블시켜 입력 데이터를 감지 및 증폭하여 줌으로써 넓은 동작전압범위에서 빠르게 입력 데이터를 센싱할 수 있는 효과가 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (43)

  1. 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 반도체 메모리소자의 감지증폭기회로에 있어서,
    칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과;
    각각 서로 다른 사이즈를 갖는 증폭수단을 구비한 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈의 증폭수단이 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  2. 제1항에 있어서, 상기 전원전압 레벨검출수단은
    칩셀렉트신호에 따라서 외부로부터 공급되는 전원전압의 레벨을 검출하는 레벨검출수단과;
    상기 레벨검출수단의 출력신호를 입력하여 상기 데이터 감지증폭수단으로 전원전압 레벨검출신호를 발생하는 검출신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  3. 제2항에 있어서, 상기 전원전압 레벨검출수단의 레벨검출수단은
    상기 칩셀렉트신호가 게이트에 인가되고 소오스에 전원전압이 공급되는 제1 PMOS 트랜지스터와;
    상기 제1PMOS 트랜지스터의 드레인에 소오스가 연결되고, 게이트 및 소오스가 제1노드에 공통 접속되는 저항용 제2PMOS 트랜지스터와;
    상기 제1노드와 접지사이에 연결된 저항으로 이루어져서,
    상기 제1노드를 통해 그의 출력신호를 상기 검출신호 발생수단으로 제공하는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기회로.
  4. 제3항에 있어서, 상기 전원전압 레벨검출수단의 검출신호 발생수단은
    상기 제1노드를 통해 상기 레벨검출수단의 출력신호가 게이트에 인가되고 전원전압과 제2노드사이에 병렬연결된 제3 내지 제5PMOS 트랜지스터와;
    상기 제1노드를 통해 상기 레벨검출수단의 출력신호가 게이트에 인가되고, 상기 제2노드와 접지사이에 병렬연결된 제1 내지 제3NMOS 트랜지스터와;
    상기 제2노드의 전위를 반전시켜 전원전압 레벨검출신호를 상기 데이터 감지증폭수단으로 제공하는 반전 게이트를 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  5. 제2항에 있어서, 상기 전원전압 레벨검출수단은 상기 전원전압의 레벨이 2.9V 이상인 경우에는 높은 전원전압이 공급되었음을 나타내는 전원전압 레벨검출신호를 발생하고, 전원전압의 레벨이 2.9V 미만인 경우에는 로우레벨의 전원전압이 공급되었음을 나타내는 전원전압 레벨검출신호를 상기 데이터 감지증폭수단으로 제공하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  6. 제1항에 있어서, 상기 데이터 감지증폭수단은
    서로 다른 사이즈를 갖는 증폭수단을 구비하고, 상기 전원전압 레벨검출수단으로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈를 갖는 증폭수단을 통해 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1출력데이타로서 제1출력단을 통해 발생하는 제1감지증폭기와;
    서로 다른 사이즈를 갖는 증폭수단을 구비하고, 상기 전원전압 레벨검출수단으로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈를 갖는 증폭수단을 통해 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제2출력 데이터로서 제2출력단을 통해 발생하는 제2감지증폭기를 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  7. 제6항에 있어서, 상기 제1감지증폭기는
    상기 전원전압을 입력하여 전류를 공급하기 위한 제1전류미러수단과;
    상기 제1전류미러수단으로부터 전류를 공급받으며, 상기 전원전압 레벨검출수단의 검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제1출력데이타로서 발생하는, 제1사이즈를 갖는 제1증폭수단과;
    상기 제1전류미러수단으로부터 전류를 공급받으며, 상기 전원전압 레벨검출수단의 검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제1출력 데이터로서 발생하는, 제2사이즈를 갖는 제2증폭수단과;
    외부로부터 인가되는 감지증폭기 인에이블신호에 의해 상기 제1 및 제2증폭수단을 인에이블시키기 위한 제1인에이블수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  8. 제7항에 있어서, 상기 제1감지증폭기의 제1전류미러수단은 소오스에 전원전압이 인가되고 드레인이 상기 제1 및 제2증폭수단에 연결되는 제1 및 제2PMOS 트랜지스터로 이루어져, 게이트는 제1PMOS 트랜지스터의 드레인에 연결되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  9. 제8항에 있어서, 상기 제1감지증폭기의 제1증폭수단은
    게이트에 각각 제2입력 데이터 및 제1입력 데이터가 인가되고 드레인이 상기 제1전류미러수단의 제1 및 제2PMOS 트랜지스터의 드레인에 각각 연결되는 제1 및 제2NMOS 트랜지스터와;
    상기 제1 및 제2NMOS 트랜지스터의 소오스와 상기 인에이블수단사이에 직렬연결되고, 게이트에 반전된 전원전압 레벨검출신호가 인가되는 제3 및 제4NMOS 트랜지스터로 이루어져서,
    상기 제2NMOS 트랜지스터의 드레인을 통해 제1출력 데이터를 발생하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  10. 제9항에 있어서, 상기 제1감지증폭기의 제2증폭수단은
    게이트에 각각 제2입력 데이터 및 제1입력 데이터가 인가되고 드레인이 상기 제1전류미러수단의 제1 및 제2PMOS 트랜지스터의 드레인에 각각 연결되는 제5 및 제6NMOS 트랜지스터와;
    상기 제5 및 제6NMOS 트랜지스터의 소오스와 상기 인에이블수단사이에 연결되고, 게이트에 전원전압 레벨검출신호가 인가되는 제7NMOS 트랜지스터로 이루어져서,
    상기 제6NMOS 트랜지스터의 드레인을 통해 제1출력 데이터를 발생하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  11. 제10항에 있어서, 상기 제1감지증폭기의 제1인에이블수단은
    상기 감지증폭기 인에이블신호가 게이트에 인가되고 상기 제1 및 제2증폭수단과 접지사이에 연결된 제8NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  12. 제7항에 있어서, 상기 제2감지증폭기는
    상기 전원전압을 입력하여 전류를 공급하기 위한 제2전류미러수단과;
    상기 제2전류미러수단으로부터 전류를 공급받으며, 상기 전원전압 레벨검출수단의 검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제2출력데이타로서 발생하는, 제1사이즈를 갖는 제3증폭수단과;
    상기 제1전류미러수단으로부터 전류를 공급받으며, 상기 전원전압 레벨검출수단의 검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제2출력 데이터로서 발생하는, 제2사이즈를 갖는 제4증폭수단과;
    외부로부터 인가되는 감지증폭기 인에이블신호에 의해 상기 제3 및 제4증폭수단을 인에이블시키기 위한 제2인에이블수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  13. 제12항에 있어서, 상기 제2감지증폭기의 제2전류미러수단은 소오스에 전원전압이 인가되고 드레인이 상기 제3 및 제4증폭수단에 연결되는 제1 및 제2PMOS 트랜지스터로 이루어져, 게이트는 제1PMOS 트랜지스터의 드레인에 연결되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  14. 제13항에 있어서, 상기 제2감지증폭기의 제3증폭수단은
    게이트에 각각 제1입력 데이터 및 제2입력 데이터가 인가되고 드레인이 상기 제2전류미러수단의 제1 및 제2PMOS 트랜지스터의 드레인에 각각 연결되는 제1 및 제2NMOS 트랜지스터와;
    상기 제1 및 제2NMOS 트랜지스터의 소오스와 상기 인에이블수단사이에 직렬연결되고, 게이트에 반전된 전원전압 레벨검출신호가 인가되는 제3 및 제4NMOS 트랜지스터로 이루어져서,
    상기 제2NMOS 트랜지스터의 드레인을 통해 제2출력 데이터를 발생하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  15. 제14항에 있어서, 상기 제2감지증폭기의 제4증폭수단은
    게이트에 각각 제1입력 데이터 및 제2입력 데이터가 인가되고 드레인이 상기 제2전류미러수단의 제1 및 제2PMOS 트랜지스터의 드레인에 각각 연결되는 제5 및 제6NMOS 트랜지스터와;
    상기 제5 및 제6NMOS 트랜지스터의 소오스와 상기 인에이블수단사이에 연결되고, 게이트에 전원전압 레벨검출신호가 인가되는 제7NMOS 트랜지스터로 이루어져서,
    상기 제6NMOS 트랜지스터의 드레인을 통해 제2출력 데이터를 발생하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  16. 제15항에 있어서, 상기 제2감지증폭기의 제2인에이블수단은
    상기 감지증폭기 인에이블신호가 게이트에 인가되고 상기 제3 및 제4증폭수단과 접지사이에 연결된 제8NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  17. 제12항에 있어서, 상기 제1감지증폭기의 제1증폭수단은 제2증폭수단의 사이즈보다 작은 사이즈를 갖고, 상기 제2감지증폭기의 제3증폭수단은 제4증폭수단의 사이즈보다 작은 사이즈를 갖으며, 제1감지증폭기의 제1증폭수단과 제2감지증폭기의 제3증폭수단은 동일한 사이즈를 갖고, 제1감지증폭기의 제2증폭수단과 제2감지증폭기의 제4증폭수단은 동일한 사이즈를 갖는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  18. 제1항에 있어서, 상기 데이터 감지증폭수단을 통해 제1 및 제2출력단으로 제1 및 제2출력 데이터가 출력되기전에 제1 및 제2출력단을 일정전압으로 프라차지시켜 주기위한 프라차지수단으로서, 게이트에 감지증폭기 인에이블신호가 각각 게이트에 인가되는 제1 및 제3PMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  19. 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 반도체 메모리소자의 감지증폭기회로에 있어서,
    칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과;
    각각 서로 다른 사이즈를 갖는 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 상기 다수의 감지증폭기중 해당하는 사이즈의 감지증폭기가 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1 및 제2출력 데이터로서 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  20. 제19항에 있어서, 상기 전원전압 레벨검출수단은
    칩셀렉트신호에 따라서 외부로부터 공급되는 전원전압의 레벨을 검출하는 레벨검출수단과;
    상기 레벨검출수단의 출력신호를 입력하여 상기 데이터 감지증폭수단으로 전원전압 레벨검출신호를 발생하는 검출신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  21. 제20항에 있어서, 상기 전원전압 레벨검출수단의 레벨검출수단은
    상기 칩셀렉트신호가 게이트에 인가되고 소오스에 전원전압이 공급되는 제1 PMOS 트랜지스터와;
    상기 제1PMOS 트랜지스터의 드레인에 소오스가 연결되고, 게이트 및 소오스가 제1노드에 공통 접속되는 저항용 제2PMOS 트랜지스터와;
    상기 제1노드와 접지사이에 연결된 저항으로 이루어져서,
    상기 제1노드를 통해 그의 출력신호를 상기 검출신호 발생수단으로 제공하는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기회로.
  22. 제21항에 있어서, 상기 전원전압 레벨검출수단의 검출신호 발생수단은
    상기 제1노드를 통해 상기 레벨검출수단의 출력신호가 게이트에 인가되고 전원전압과 제2노드사이에 병렬연결된 제3 내지 제5PMOS 트랜지스터와;
    상기 제1노드를 통해 상기 레벨검출수단의 출력신호가 게이트에 인가되고, 상기 제2노드와 접지사이에 병렬연결된 제1 내지 제3NMOS 트랜지스터와;
    상기 제2노드의 전위를 반전시켜 전원전압 레벨검출신호를 상기 데이터 감지증폭수단으로 제공하는 반전 게이트를 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  23. 제22항에 있어서, 상기 전원전압 레벨검출수단은 상기 전원전압의 레벨이 2.9V 이상인 경우에는 높은 전원전압이 공급되었음을 나타내는 전원전압 레벨검출신호를 발생하고, 전원전압의 레벨이 2.9V 미만인 경우에는 로우레벨의 전원전압이 공급되었음을 나타내는 전원전압 레벨검출신호를 상기 데이터 감지증폭수단으로 제공하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  24. 제19항에 있어서, 상기 데이터 감지증폭수단은
    상기 전원전압 레벨검출부로부터의 전원전압 레벨검출신호 및 외부로부터 공급되는 감지증폭기 인에이블신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력데이타를 상기 제1 및 제2출력단을 통해 발생하는, 제1사이즈를 갖는 제1감지증폭기와;
    상기 전원전압 레벨검출부로부터의 전원전압 레벨검출신호와 상기 감지증폭기 인에이블신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 상기 제1 및 제2출력단을 통해 발생하는, 제2사이즈를 갖는 제2감지증폭기로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  25. 제24항에 있어서, 상기 데이터 감지증폭수단의 제1감지증폭기는
    상기 전원전압 레벨검출신호와 감지증폭기 인에이블신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제1출력데이타를 발생하는, 제1사이즈를 갖는 감지증폭수단과;
    상기 전원전압 레벨검출신호와 감지증폭기 인에이블신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제2출력 데이터를 발생하는, 제1사이즈를 갖는 감지증폭수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  26. 제25항에 있어서, 상기 제1감지증폭기의 제1감지증폭수단은
    외부로부터 전원전압을 공급받아 전류를 공급하기 위한 제1전류미러수단과;
    상기 제1전류미러수단으로부터 전류를 공급받으며 제1 및 제2입력 데이터를 감지 및 증폭하여 제1출력 데이터를 발생하는 제1증폭수단과;
    상기 전원전압 레벨검출부로부터의 검출신호와 외부로부터 인가되는 감지증폭기 인에이블신호에 의해 상기 제1증폭수단을 인에이블시켜 주기위한 제1인에이블수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  27. 제26항에 있어서, 상기 제1감지증폭수단의 제1증폭수단은
    제2 및 제1입력 데이터가 각각 게이트에 인가되고, 드레인이 각각 상기 제1전류미러수단에 연결되며, 소오스가 상기 제1인에이블수단에 연결되는 제1 및 제2NMOS 트랜지스터로 이루어져서, 상기 NMOS 트랜지스터의 드레인을 통해 제1출력 데이터를 발생하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  28. 제27항에 있어서, 상기 제1감지증폭수단의 제1인에이블수단은
    상기 전원전압 레벨검출신호와 상기 감지증폭기 인에이블신호가 각각 게이트에 인가되고 상기 제1증폭수단과 접지사이에 직렬연결된 제3NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  29. 제26항에 있어서, 상기 제2감지증폭수단은
    외부로부터 전원전압을 공급받아 전류를 공급하기 위한 제2전류미러수단과;
    상기 제2전류미러수단으로부터 전류를 공급받으며 제1 및 제2입력 데이터를 감지 및 증폭하여 제2출력 데이터를 발생하는 제2증폭수단과;
    상기 전원전압 레벨검출부로부터의 검출신호와 외부로부터 인가되는 감지증폭기 인에이블신호에 의해 상기 제2증폭수단을 인에이블시켜 주기위한 제2인에이블수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  30. 제29항에 있어서, 상기 제2감지증폭수단의 제2증폭수단은
    제1 및 제2입력 데이터가 각각 게이트에 인가되고, 드레인이 각각 상기 제2전류미러수단에 연결되며, 소오스가 상기 제2인에이블수단에 연결되는 제4 및 제5NMOS 트랜지스터로 이루어져서, 상기 제5NMOS 트랜지스터의 드레인을 통해 제2출력신호를 발생하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  31. 제30항에 있어서, 상기 제2감지증폭수단의 제2인에이블수단은
    상기 전원전압 레벨검출신호와 상기 감지증폭기 인에이블신호가 각각 게이트에 인가되고 상기 제2증폭수단과 접지사이에 직렬연결된 제6NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  32. 제25항에 있어서, 상기 제2감지증폭기는
    상기 전원전압 레벨검출수단의 전원전압 레벨검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제1출력데이타를 제1출력단를 통해 발생하는, 제2사이즈를 갖는 제3감지증폭수단과;
    상기 전원전압 레벨검출수단의 전원전압 레벨검출신호에 따라서 제1 및 제2입력 데이터를 감지 및 증폭하여 제2출력 데이터를 제2출력단을 통해 발생하는, 제2사이즈를 갖는 제4감지증폭수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭긱회로.
  33. 제32항에 있어서, 상기 제2감지증폭기의 제3감지증폭수단은
    외부로부터 전원전압을 공급받아 전류를 공급하기 위한 제3전류미러수단과;
    상기 제3전류미러수단으로부터 전류를 공급받으며 제1 및 제2입력 데이터를 감지 및 증폭하여 제1출력 데이터를 발생하는 제3증폭수단과;
    상기 전원전압 레벨검출신호와 외부로부터 인가되는 감지증폭기 인에이블신호에 의해 상기 제3증폭수단을 인에이블시켜 주기위한 제3인에이블수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  34. 제33항에 있어서, 상기 제3감지증폭수단의 제3증폭수단은
    제2 및 제1입력 데이터가 각각 게이트에 인가되고, 드레인이 각각 상기 제3전류미러수단에 연결되며, 소오스가 상기 제3인에이블수단에 연결되는 제1 및 제2NMOS 트랜지스터로 이루어져서, 상기 제2NMOS 트랜지스터의 드레인을 통해 제1출력 데이터를 발생하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  35. 제34항에 있어서, 상기 제3감지증폭수단의 제3인에이블수단은
    상기 전원전압 레벨검출신호와 상기 감지증폭기 인에이블신호가 각각 게이트에 인가되고 상기 제3증폭수단과 접지사이에 직렬연결된 제3NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  36. 제33항에 있어서, 상기 제2감지증폭기의 제4감지증폭수단은
    외부로부터 전원전압을 공급받아 전류를 공급하기 위한 제4전류미러수단과;
    상기 제4전류미러수단으로부터 전류를 공급받으며 제1 및 제2입력 데이터를 감지 및 증폭하여 제2출력 데이터를 발생하는 제4증폭수단과;
    상기 전원전압 레벨검출신호와 감지증폭기 인에이블신호에 의해 상기 제4증폭수단을 인에이블시켜 주기위한 제4인에이블수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  37. 제36항에 있어서, 상기 4감지증폭수단의 제4증폭수단은
    제1 및 제2입력 데이터가 각각 게이트에 인가되고, 드레인이 각각 상기 제4전류미러수단에 연결되며, 소오스가 상기 제4인에이블수단에 연결되는 제4 및 제5NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  38. 제37항에 있어서, 상기 제4감지증폭수단의 제4인에이블수단은
    상기 전원전압 레벨검출신호와 상기 감지증폭기 인에이블신호가 각각 게이트에 인가되고 상기 제4증폭수단과 접지사이에 연결된 제6NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  39. 제36항에 있어서, 상기 제1감지증폭기의 제1감지증폭수단은 제2감지증폭기의 제3감지증폭수단보다 작은 사이즈를 갖으며, 상기 제2감지증폭기의 제2감지증폭수단은 제2감지증폭기의 제4감지증폭수단보다 작은 사이즈를 갖는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  40. 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 감지증폭기가 2단으로 구성된 반도체 메모리소자의 감지증폭기회로에 있어서,
    제1단 및 제2단의 감지증폭기는 모두
    칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 증폭수단을 구비한 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈의 증폭수단이 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  41. 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 감지증폭기가 2단으로 구성된 반도체 메모리소자의 감지증폭기회로에 있어서,
    제1단의 감지증폭기는 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 증폭수단을 구비한 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈의 증폭수단이 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하고,
    제2단의 감지증폭기는 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 상기 다수의 감지증폭기중 해당하는 사이즈의 감지증폭기가 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1 및 제2출력 데이터로서 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  42. 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 감지증폭기가 2단으로 구성된 반도체 메모리소자의 감지증폭기회로에 있어서,
    제1단 및 제2단의 감지증폭기는 모두
    칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 상기 다수의 감지증폭기중 해당하는 사이즈의 감지증폭기가 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1 및 제2출력 데이터로서 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
  43. 메모리셀로부터 인가되는 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단으로 제공하는 감지증폭기가 2단으로 구성된 반도체 메모리소자의 감지증폭기회로에 있어서,
    제1단의 감지증폭기는 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 상기 다수의 감지증폭기중 해당하는 사이즈의 감지증폭기가 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하고 그 결과를 제1 및 제2출력 데이터로서 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하고,
    제2단의 감지증폭기는 칩셀렉트신호에 따라서 외부로부터 인가되는 전원전압을 입력하고, 전원전압의 레벨을 검출하여 전원전압 레벨검출신호를 제공하는 전원전압 레벨 검출수단과; 각각 서로 다른 사이즈를 갖는 증폭수단을 구비한 다수의 감지증폭기로 이루어져, 상기 전원전압 레벨검출부로부터 인가되는 전원전압 레벨검출신호에 따라 해당하는 사이즈의 증폭수단이 인에이블되어 제1 및 제2입력 데이터를 감지 및 증폭하여 제1 및 제2출력 데이터를 제1 및 제2출력단을 통해 발생하는 데이터 감지증폭수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기회로.
KR1019990031407A 1999-07-30 1999-07-30 반도체 메모리소자의 감지증폭기회로 KR20010011844A (ko)

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