KR100507029B1 - 반도체 메모리 장치의 센스 증폭기 - Google Patents

반도체 메모리 장치의 센스 증폭기 Download PDF

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KR100507029B1 KR10-1998-0033087A KR19980033087A KR100507029B1 KR 100507029 B1 KR100507029 B1 KR 100507029B1 KR 19980033087 A KR19980033087 A KR 19980033087A KR 100507029 B1 KR100507029 B1 KR 100507029B1
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Abstract

본 발명은 반도체 메모리 장치의 센스 증폭기를 공개한다. 그 회로는 입력되는 데이터쌍으로 부터의 데이터의 차를 증폭하여 출력하기 위한 센스 증폭부, 센스 증폭부에 정전류를 공급하기 위한 정전류 공급부, 및 센스 증폭기 인에이블 신호에 응답하여 기준전압을 정전류 공급부에 인가함으로써 센스 증폭부의 동작을 인에이블하기 위한 인에이블 부로 구성되어 있다. 따라서, 리드 이외의 동작시에는 전류를 소모하지 않고, 리드 동작시에만 전류를 소모하여 전류 소모를 줄일 수 있다. 또한, 전원전압이 증가하더라도 일정한 전류를 소모하게 됨으로써 고 전원전압에서도 센스 출력신호쌍이 일정한 스윙폭을 유지할 수 있게 한다.

Description

반도체 메모리 장치의 센스 증폭기
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 저전력소모와 고속화를 위한 반도체 메모리 장치의 센스 증폭기에 관한 것이다.
종래의 반도체 메모리 장치의 리드 동작은 셀로부터 리드된 신호를 블록 센스 증폭기단과 메인 센스 증폭기단에서 증폭하여 출력 버퍼로 출력하는 과정으로 이루어진다. 그런데, 리드이외의 동작에서도 각 센스 증폭기는 일정한 전류를 흘리기 때문에 액티브 전류(active current)가 매우 증가한다. 그래서, 이를 방지하기 위하여 리드 동작시에만 센스 증폭기단의 정전류 공급원이 소모하도록 블록 센스 증폭기 인에이블 신호와 메인 센스 증폭기 인에이블 신호를 센스 증폭기로 인가하여 인에이블되도록 하였다.
그런데, 메인 센스 증폭기 인에이블 신호와 블록 센스 증폭기 인에이블 신호는 전원전압(VCC)과 접지전압사이를 풀 스윙(full swing)하기 때문에 전류 싱크단의 전류가 변화하여 각 센스 증폭기단의 스윙 폭이 변화하는 문제가 발생하였다. 즉, 센스 증폭기의 전류 싱크단의 전류가 항상 일정하여야 센스 증폭기단의 스윙 폭이 일정하게 되는데, 전류 싱크단의 전류가 일정하지 않음으로 인해서 스윙 폭이 변화하는 문제가 발생하였다. 그래서, 전원전압에서의 각 센스 증폭기단의 스윙 폭이 상대적으로 점점 켜져 속도 저하 및 고 전원전압 페일(fail) 문제를 야기하고 전원전압의 증가에 따른 전류의 증가로 칩 전체의 동작 전류도 증가한다는 문제점이 있었다.
본 발명의 목적은 저전력 소모와 고속 동작에 적합한 반도체 메모리 장치의 센스 증폭기를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 증폭기는 입력되는 데이터쌍으로 부터의 데이터의 차를 증폭하여 출력하기 위한 센스 증폭 수단, 상기 센스 증폭수단에 정전류를 공급하기 위한 정전류 공급 수단, 및 센스 증폭기 인에이블 신호에 응답하여 기준전압을 상기 정전류 공급수단에 인가함으로써 상기 센스 증폭수단의 동작을 인에이블하기 위한 인에이블 수단을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 센스 증폭기를 설명하기 전에 종래의 반도체 메모리 장치의 센스 증폭기를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 블럭 센스 증폭기의 일실시예의 회로도로서, 신호(OWDB)에 응답하여 PMOS트랜지스터들(10, 12, 14)을 온하여 섹션 데이터 라인쌍(SDL, SDLB)을 프리차지 및 등화하기 위한 수단, 기준전압(REFSA)에 응답하여 정전류를 공급하기 위한 NMOS트랜지스터들(24, 26, 28)로 구성된 정전류 공급수단, 블록 센스 증폭기 인에이블 신호(BSAEN)에 응답하여 인에이블되는 NMOS트랜지스터(30)로 구성된 인에이블 수단, 블록 센스 증폭기 인에이블 신호(BSAEN)에 응답하여 섹션 데이터 라인쌍(SDL, SDLB)으로부터 전송되는 데이터를 증폭하여 메인 데이터 라인쌍(MDL, MDLB)으로 전송하기 위한 NPN트랜지스터들(16, 18, 20, 22)로 구성된 센스 증폭기로 구성되어 있다.
상술한 바와 같은 구성을 가진 센스 증폭기의 동작을 설명하면 다음과 같다.
리드 동작을 수행하기 위한 리드 인에이블 신호가 발생하면, 신호(OWDB)가 "로우"레벨이 되어 섹션 데이터 라인쌍(SDLB, SDL)이 선충전되고, 신호(REFSA)에 응답하여 정전류가 센스 증폭기를 통하여 인가된다. 이 정전류는 항상 흐른다. 그리고, "하이"레벨의 블록 센스 증폭기 인에이블 신호(BSAEN)에 응답하여 NMOS트랜지스터(30)가 온되면 센스 증폭기의 동작이 인에이블된다. 이때, "하이"레벨의 데이터가 섹션 데이터 라인(SDL)으로 전송되고, 섹션 반전 데이터 라인(SDLB)으로 "로우"레벨의 데이터가 전송되면, 센스 증폭기는 이 데이터의 차를 증폭하여 메인 데이터 라인쌍(MDL, MDLB)으로 전송하게 된다. 센스 증폭기의 센싱 동작을 살펴보면, NPN트랜지스터(22)의 베이스로 "하이"레벨의 신호가 인가되고, NPN트랜지스터(16)의 베이스로 "로우"레벨의 신호가 인가됨으로, NPN트랜지스터(15)의 에미터는 "로우"레벨로 떨어지게 되고, NPN트랜지스터(22)의 에미터는 "하이"레벨로 된다. 이 증폭 레벨은 아주 작다. 이와같이 증폭된 전류는 다음단의 NPN트랜지스터들(18, 20)에 의해서 다시 한번 증폭되게 된다. 즉, NPN트랜지스터(18)의 베이스로 "로우"레벨의 신호가 인가되고, NPN트랜지스터(20)의 베이스로 "하이"레벨의 신호가 인가되어, NPN트랜지스터(20)의 콜렉터가 "로우"레벨로 떨어지게 되고, NPN트랜지스터(18)의 콜렉터는 "하이"레벨이 된다. 그래서, NPN트랜지스터(18, 20)에 의해서 증폭된 수십 mV정도의 전압차이를 가진 신호를 메인 데이터 라인쌍(MDL, MDLB)으로 전송한다.
도2는 종래의 반도체 메모리 장치의 메인 센스 증폭기의 구성을 나타내는 회로도로서, 기준전압(REFSA)에 응답하여 센스 증폭기에 정전류를 공급하기 위한 NMOS트랜지스터들(60, 62, 64, 66, 68, 70, 72, 74, 76, 78)로 구성된 정전류 공급수단, 메인 센스 증폭기 인에이블 신호(MSAEN)에 응답하여 센스 증폭기의 동작을 인에이블하기 위한 NMOS트랜지스터들(80, 82, 84, 86, 88, 90, 92, 94)로 구성된 인에이블 수단, 메인 데이터 라인쌍(MDL, MDLB)으로부터 전송되는 데이터의 차를 증폭하여 제1단 센스 증폭기 출력신호쌍(SAF, SAFB)을 출력하기 위한 NPN트랜지스터들(40, 42, 44, 46)과 저항들(R1, R2)로 구성된 제1단 센스 증폭기, 제1단 센스 증폭기 출력신호쌍(SAF, SAFB)을 입력하여 이들 데이터의 차를 증폭하여 제2단 센스 증폭기 출력신호쌍(SALB, SAL)을 출력하기 위한 NPN트랜지스터들(48, 50, 52, 54)로 구성된 제2단 센스 증폭기, 제2단 센스 증폭기 출력신호쌍(SALB, SAL)으로부터 전송되는 신호에 응답하여 레벨을 각각 쉬프트하여 센스 출력신호쌍(SAS, SASB)을 발생하기 위한 NPN트랜지스터들(56, 58)로 구성된 레벨 쉬프터로 구성되어 있다. 그리고, 제1단 센스 증폭기의 입력단에 구성된 NPN트랜지스터들(40, 42)과, 제2단 센스 증폭기의 입력단에 구성된 NPN트랜지스터들(48, 50)은 각각 센스 증폭기의 입력단에 연결되어 NPN트랜지스터들(44, 46), 및 NPN트랜지스터들(52, 54)이 포화상태로 가는 것을 방지하기 위하여 레벨을 감소하여 감소된 전압 레벨을 가지는 신호를 인가하기 위한 레벨 쉬프터이다.
도3은 도2에 나타낸 메인 센스 증폭기의 제1단 센스 증폭기의 동작을 나타내는 타이밍도이고, 도4는 도2에 나타낸 메인 센스 증폭기의 제2단 센스 증폭기의 동작을 나타내는 타이밍도이다.
도3 및 도4를 이용하여 도2에 나타낸 센스 증폭기의 동작을 설명하면 다음과 같다.
도1에 나타낸 회로의 동작 설명에서 상술하였듯이, 블록 센스 증폭기의 출력 신호쌍(MDL, MDLB)은 도3에 나타낸 바와 같이, 수십 mV정도의 미세한 전압 차이를 가진다. 메인 센스 증폭기는 이러한 전압 차이를 가지는 신호를 두단의 센스 증폭기를 이용하여 증폭하여 약 1V정도의 스윙폭을 가지는 센스 출력신호쌍(SAS, SASB)을 출력한다.
기준전압(REFSA)이 인가되는 정전류 공급수단에 의해서 센스 증폭기에 정전류가 공급된다. "하이"레벨의 메인 센스 증폭기 인에이블 신호가 NMOS트랜지스터들(80 - 94)로 구성된 인에이블 수단에 인가되면 증폭기의 동작이 인에이블된다. 그러면, 제1단 센스 증폭기는 도3에 나타낸 바와 같이 메인 데이터 라인(MDL)으로 전송되는 데이터와 반전 메인 데이터 라인(MDLB)으로 전송되는 데이터의 작은 전압 차이를 감지하고 증폭하여 출력신호쌍(SAFB, SAF)을 발생한다. NPN트랜지스터들(48, 50)은 출력신호쌍(SAFB, SAF)의 전압 레벨을 감소하여 출력신호쌍(SAF1, SAFB1)을 발생한다. 제2단 센스 증폭기는 도4에 나타낸 바와 같이 제1단 센스 증폭기의 출력신호쌍(SAF1, SAFB1)의 전압 차이를 감지하고 증폭하여 도4에 나타낸 바와 같은 출력신호쌍(SAL, SALB)을 발생한다. NPN트랜지스터들(56, 58)은 출력신호쌍(SAL, SALB)의 전압 레벨을 감소하여 센스 출력신호쌍(SASB, SAS)을 출력한다.
도5는 도2에 나타낸 메인 센스 증폭기의 전원전압(VCC) 변화에 따른 액티브 전류의 변화를 나타내는 그래프로서, 이 그래프로 부터, 전원전압(VCC)이 증가함에 따라서 센스 증폭기를 통하여 흐르는 전류는 증가함을 알 수 있다.
즉, 정전류 공급 수단으로 인가되는 기준전압(REFSA)이 일정하여 센스 증폭기를 통하여 일정한 전류를 공급하지만, 블록 센스 증폭기 인에이블 신호(BSAEN) 및 메인 센스 증폭기 인에이블 신호(MSAEN)가 접지전압에서 전원전압으로 풀 스윙하기 때문에 전원전압이 증가하게 되면 이들 인에이블 신호들의 "하이"레벨이 증가하여 센스 증폭기를 통하여 흐르는 전류가 증가하게 된다.
도6은 도2에 나타낸 메인 센스 증폭기의 전원전압이 2.9V에서 3.3V로 변할 때의 센스 증폭기 출력신호쌍들((SAF1, SAFB1), (SAL, SALB))의 스윙폭의 변화를 나타내는 그래프로서, 전원전압이 2.9V인 경우에는 센스 증폭기가 정확하게 동작하게 되지만, 전원전압이 증가하는 경우에는 도5에 나타낸 바와 같이 센스 증폭기의 출력신호쌍의 스윙폭이 겹쳐지게 되어 도2에 나타낸 센스 증폭기를 구성하는 NPN트랜지스터들(52, 54)에 순방향 바이어스가 걸려 이들 트랜지스터들이 포화상태에서 동작하게 되는 문제점이 발생하였다.
따라서, 종래의 반도체 메모리 장치의 센스 증폭기는 센스 증폭기 인에이블 신호들(MSAEN, BSAEN)이 전원전압과 접지전압사이를 풀 스윙하기 때문에 만약 리드 동작시 전원전압의 변화로 이들 인에이블 신호들의 레벨이 변화하면 전류 싱크단의 전류가 변화하여 각 센스 증폭기단의 스윙 폭이 변화하게 되는 문제가 발생하게 되었다. 즉, 고 전원전압에서의 각 센스 증폭기 단의 스윙 폭이 상대적으로 점점 커져 속도 저하를 야기하고 전원전압의 증가에 따른 전류의 증가로 칩의 전체적인 동작 전류도 증가하게 된다는 문제점이 있었다.
도7은 본 발명의 블록 센스 증폭기의 일실시예의 회로도로서, 도1에 나타낸 구성과 비교하여 볼 때 정전류 공급수단과 인에이블 수단의 구성상에 있어 차이가 있을 뿐이다.
정전류 공급부와 인에이블 회로를 분리하여 구성하지 않고, 정전류 공급부를 구성하는 NMOS트랜지스터들(24, 26, 28)의 소스를 공통으로 연결하여 접지전압에 연결하고, 블록 센스 증폭기 인에이블 신호(BSAEN)를 반전하기 위한 인버터(102), 인버터(102)의 출력신호가 인가되는 게이트와 NMOS트랜지스터들(24, 26, 28)의 게이트에 연결된 드레인과 접지전압에 연결된 소스를 가진 NMOS트랜지스터(104), 및 인버터(102)의 출력신호에 응답하여 온되는 PMOS트랜지스터와 블록 센스 증폭기 인에이블 신호(BSAEN)에 응답하여 온되는 NMOS트랜지스터로 구성되어 기준전압(REFSA)을 상기 NMOS트랜지스터들(24, 26, 28)의 게이트로 인가하기 위한 전송 게이트(100)를 추가하여 구성되어 있다.
상기 구성의 동작을 설명하면 다음과 같다.
센스 증폭기의 센싱 동작은 도1에 나타낸 회로의 구성과 동일하다. 그리고, 리드이외의 동작 수행시에는 "로우"레벨의 블록 센스 증폭기 인에이블 신호(BSAEN)에 응답하여 NMOS트랜지스터(104)가 온되어 NMOS트랜지스터들(24, 26, 28)로 접지전압을 인가하여 NMOS트랜지스터들(24, 26, 28)을 오프하여 전류의 흐름을 방지하고, 리드 동작 수행시에는 "하이"레벨의 블록 센스 증폭기 인에이블 신호(BSAEN)에 응답하여 전송 게이트(100)가 온되어 NMOS트랜지스터들(24, 26, 28)의 게이트로 기준전압(REFSA)을 인가하여 일정한 정전류를 공급한다. 따라서, 전원전압과 무관하게 전류 싱크에서 항상 일정한 전류를 흐를 수 있게 하고, 이는 곧 높은 전원전압(VCC)에서도 센스 증폭기의 출력신호쌍(SAS, SASB)으로 출력되는 신호가 일정한 스윙폭을 유지할 수 있게 한다.
도8은 본 발명의 메인 센스 증폭기의 일실시예의 회로도로서, 도2에 나타낸 센스 증폭기의 구성과 비교하여 볼 때 정전류 공급부와 인에이블 회로의 구성이 다를 뿐이다.
도8에 나타낸 회로의 정전류 공급부 및 인에이블 회로는 메인 데이터 라인(MDL)에 연결된 드레인과 기준전압(REFSA)이 인가되는 게이트와 접지전압에 연결된 소스를 가진 NMOS트랜지스터(112), 반전 메인 데이터 라인(MDLB)에 연결된 드레인과 기준전압이 인가되는 게이트와 접지전압에 연결된 소스를 가진 NMOS트랜지스터(114), 메인 센스 증폭기 인에이블 신호(MSAEN)를 반전하기 위한 인버터(108), 인버터(108)의 출력신호가 인가되는 게이트와 접지전압이 인가되는 소스와 신호 라인(REFMSAEN)에 연결된 드레인을 가진 NMOS트랜지스터(110), 메인 센스 증폭기 인에이블 신호에 응답하여 온되는 NMOS트랜지스터와 인버터(108)의 출력신호에 응답하여 온되는 PMOS트랜지스터로 구성되어 기준전압(REFSA)을 신호(REFMSAEN)로 전송하기 위한 전송 게이트(106), 신호(REFMSAEN)가 인가되는 게이트와 NPN트랜지스터들(40, 42, 48, 52, 56, 58)의 에미터에 각각 연결된 드레인과 접지전압에 연결된 소스를 가진 NMOS트랜지스터들(116, 118, 120, 122, 124, 126, 128, 130)로 구성되어 있다.
도8에 나타낸 회로의 동작을 설명하면 다음과 같다.
센스 증폭기의 센싱 동작은 도2에 나타낸 회로의 구성과 동일하다. 그리고, 리드이외의 동작 수행시에는 "로우"레벨의 메인 센스 증폭기 인에이블 신호(MSAEN)에 응답하여 NMOS트랜지스터(110)가 온되어 NMOS트랜지스터들(116, 118, 120, 122, 124, 126, 128, 130)의 게이트로 접지전압을 인가하여 NMOS트랜지스터들을 오프하여 전류의 흐름을 방지하고, 리드 동작 수행시에는 "하이"레벨의 메인 센스 증폭기 인에이블 신호(MSAEN)에 응답하여 전송 게이트(106)가 온되어 NMOS트랜지스터들(116, 118, 120, 122, 124, 126, 128, 130)의 게이트로 기준전압(REFSA)을 인가하여 일정한 정전류를 공급한다. 따라서, 전원전압과 무관하게 전류 싱크에서 항상 일정한 전류를 흐를 수 있게 하고, 이는 곧 높은 전원전압(VCC)에서도 센스 증폭기의 출력신호쌍(SAS, SASB)으로 출력되는 신호가 일정한 스윙폭을 유지할 수 있게 한다.
도9는 도8에 나타낸 메인 센스 증폭기의 전원전압의 변화에 따른 전류의 변화를 나타내는 그래프로서, 전원전압(VCC)의 변화에 따라 전류의 변화가 거의 일정함을 알 수 있다. 따라서, 전원전압이 변화하더라도 정전류원에서의 전류 소모가 일정하게 된다.
도10은 도8에 나타낸 메인 센스 증폭기의 전원전압(VCC)이 2.9V에서 3.3V로 변할 때의 출력신호쌍((SAF1, SAFB1), (SAS, SASB))의 스윙폭의 변화를 나타내는 그래프로서, 전원전압(VCC)이 2.9V인 경우와 3.7V인 경우 모두 비슷한 스윙폭을 가지는 것을 볼 수 있으며, 또한, 전원전압이 3.7V로 변화하더라도 출력신호쌍(SAF1, SAF1B)과 (SAS, SASB)의 겹쳐지는 구간이 나타나지 않는다. 따라서, 도8에 나타낸 센스 증폭기의 NPN트랜지스터들(52, 54)이 포화상태로 가는 문제점은 발생하지 않는다.
즉, 본 발명의 반도체 메모리 장치의 센스 증폭기는 리드 이외의 동작수행시에는 센스 증폭기에서 소모되는 전류의 흐름을 방지하고, 리드 동작시에는 전원전압의 변동에 의존하지 않는 일정한 기준전압을 센스 증폭기를 구성하는 정전류 공급수단으로 인가함에 의해서 증폭기를 통하여 소모되는 전류가 일정하게 된다. 또한, 전원전압이 변화하더라도 센스 출력신호쌍의 스윙폭이 커지지 않고 일정하게 됨으로써 고속 동작이 가능하게 된다.
상술한 실시예에서는 바이폴라 트랜지스터로 구성된 센스 증폭기에 대하여 설명하였지만, 다른 형태로 구성된 센스 증폭기라도 본 발명의 사상을 적용할 수가 있다.
따라서, 본 발명의 반도체 메모리 장치의 센스 증폭기는 리드 이외의 동작시에는 전류를 소모하지 않고, 리드 동작시에만 전류를 소모하고, 전원전압이 증가하더라도 거의 일정한 전류를 소모하여 전력 소비를 줄일 수 있다.
그리고, 전원전압이 증가하더라도 일정한 전류를 소모하게 됨으로써 고 전원전압에서도 센스 출력신호쌍이 일정한 스윙폭을 유지하게 됨으로 고속 동작이 가능하게 된다.
도1은 종래의 반도체 메모리 장치의 블록 센스 증폭기의 실시예의 회로도이다.
도2는 종래의 반도체 메모리 장치의 메인 센스 증폭기의 실시예의 회로도이다.
도3은 도2에 나타낸 메인 센스 증폭기의 제1단 센스 증폭기의 동작을 나타내는 타이밍도이다.
도4는 도2에 나타낸 메인 센스 증폭기의 제2단 센스 증폭기의 동작을 나타내는 타이밍도이다.
도5는 도2에 나타낸 메인 센스 증폭기의 전원전압(VCC) 변화에 따른 액티브 전류의 변화를 나타내는 그래프이다.
도6은 도2에 나타낸 메인 센스 증폭기의 전원전압이 2.9V에서 3.3V로 변할 때의 센스 증폭기 출력신호쌍들((SAF1, SAFB1), (SAL, SALB))의 스윙폭의 변화를 나타내는 그래프이다.
도7은 본 발명의 반도체 메모리 장치의 블록 센스 증폭기의 일실시예의 회로도이다.
도8은 본 발명의 반도체 메모리 장치의 메인 센스 증폭기의 일실시예의 회로도이다.
도9는 도8에 나타낸 메인 센스 증폭기의 전원전압(VCC) 변화에 따른 액티브 전류의 변화를 나타내는 그래프이다.
도10은 도8에 나타낸 메인 센스 증폭기의 전원전압이 2.9V에서 3.3V로 변할 때의 센스 증폭기 출력신호쌍들((SAF1, SAFB1), (SAL, SALB))의 스윙폭의 변화를 나타내는 그래프이다.

Claims (4)

  1. 입력되는 데이터쌍으로 부터의 데이터의 차를 증폭하여 출력하기 위한 센스 증폭 수단;
    상기 센스 증폭수단에 정전류를 공급하기 위한 정전류 공급 수단; 및
    센스 증폭기 인에이블 신호에 응답하여 기준전압을 상기 정전류 공급수단에 인가함으로써 상기 센스 증폭수단의 동작을 인에이블하기 위한 인에이블 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기.
  2. 제1항에 있어서, 상기 센스 증폭수단은
    바이폴라 센스 증폭기인 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기.
  3. 제1항에 있어서, 상기 인에이블 수단은
    상기 센스 증폭기 인에이블 신호를 반전하기 위한 인버터;
    상기 센스 증폭기 인에이블 신호 및 상기 인버터의 반전된 신호에 응답하여 상기 기준전압을 상기 정전류 공급수단으로 전송하기 위한 전송 게이트; 및
    상기 인버터의 출력신호가 인가되는 게이트와 상기 전송 게이트의 출력단자에 연결된 드레인과 접지전압에 연결된 소스를 가진 NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기.
  4. 제3항에 있어서, 상기 인에이블 수단은
    리드 동작시에는 상기 전송 게이트의 출력신호를 상기 정전류 공급 수단으로 인가하고, 상기 리드이외의 동작시에는 상기 NMOS트랜지스터를 온하여 접지전압을 상기 정전류 공급수단으로 인가하는 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기.
KR10-1998-0033087A 1998-08-14 1998-08-14 반도체 메모리 장치의 센스 증폭기 KR100507029B1 (ko)

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