KR0170519B1 - 반도체 메모리 장치의 전류 감지 증폭기 회로 - Google Patents

반도체 메모리 장치의 전류 감지 증폭기 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 전류 감지 증폭기 회로 및 그 입력 전류 제어 방법에 관한 것으로, 칩 사이즈가 커지고 신호 라인의 기생 저항이 증가되면 초기 감지 동작시 전류 감지 증폭기의 입력 전류차로서 충분한 비트 라인들 간의 전압차(△VBL)를 제공하는 것이 매우 곤란해지는 것을 개선하기 위해, 비트 라인 전압차(△VBL)에 따라 감지 증폭기(1)의 입력 노드들로 제공되는 전류량을 제어함으로써, 초기의 감지 동작시에도 충분한 감지 증폭기의 입력 전류량을 확보할 수 있게 되어 초기 감지 동작시의 감지 속도를 향상시킬 수 있게 된다.

Description

반도체 메모리 장치의 전류 감지 증폭기 회로
제1도는 종래의 기술에 따른 전류 감지 증폭기 회로의 회로도.
제2도는 본 발명에 따른 전류 감지 증폭기 회로의 일 실시예.
제3도는 본 발명에 따른 전류 감지 증폭기 회로의 로드 트랜지스터들의 동작을 제어하기 위한 제어 신호 발생 회로.
제4도는 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도.
제5도는 본 발명에 따른 전류 감지 증폭기 회로의 다른 실시예.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 셀 어레이 20 : 로컬 스위치 회로
30 : 글로벌 스위치 회로 40,50 : 지연 회로
60 : 펄스 발생 회로 BL,/BL : 비트 라인 쌍
SIO,/SIO : 서브 입출력 라인 쌍 GIO,/GIO : 글로벌 입출력 라인 쌍
MP1~MP6 : PMOS 트랜지스터 MN1∼MN3 : NMOS 트랜지스터
본 발명은 반도체 메모리 장치의 구조에 관한 것으로, 더 구체적으로는 그것의 전류 감지 증폭기(current sense amplifier) 회로에 관한 것이다.
일반적인 메모리 장치, 특히 DRAM의 구조에서, 읽혀진 데이터는 비트 라인 쌍(BL,/BL)에서 약 100 mV 정도의 전압차(voltage difference)를 유발하고, 메모리 셀 어레이(memory cell array)의 비트 라인 쌍(BL,/BL)에 접속되어 있는 감지 증폭기(sense amplifier)는 해당 비트 라인들 간의 전압차(△VBL)를 '논리적 1'과 '논리적 0'으로 발전(developing)시켜 나가기 시작한다. 이때, 상기 전압차(△VBL)의 완전한 발전이 이루어지는데까지는 수십 나노 초(ns) 이상의 시간이 소요되는 이유로 인해, 비트 라인 쌍(BL,/BL)이 어느 정도 발전(develope)되면 2차 감지 동작(sensing operation)이 수행 되도록 하여 데이터를 신속히 발전시킨 뒤 이를 외부로 출력하게 된다.
비트 라인 신호들의 전압차(△VBL)를 증폭하는 전압 감지 증폭기(voltage sense amplifier) 회로에서는, 데이터 신호 전달용 라인들의 부하가 커질수록 데이터 신호 전달의 지연 시간이 더욱 더 길어지기 때문에, 최근, 256 Mb 이상의 대용량 메모리에서는, 2차 감지 동작을 위해, 긴 데이터 라인들로 인한 부하의 영향을 거의 받지 않고 데이터 라인들의 작은 스윙(small swing)이 가능한 전류 감지 증폭기가 사용되고 있다.
제1도에는 종래의 전류 감지 증폭기 회로의 구조가 도시되어 있다.
메모리 어레이(10)의 셀 데이터는 비트 라인 쌍(BL,/BL)과 스위치 회로(20) 및 서브 입출력 라인 쌍(Sub-Input Output line pair)(SIO,/SIO)을 거쳐 글로벌 입출력 라인 쌍(Global Input Output line pair)(GIO,/GIO)에 접속된 전류 감지 증폭기 회로로 전달된다. 글로벌 입출력 라인 쌍(GIO,/GIO)에 접속되는 전류 감지 증폭기 회로는, 제1도를 참조하면, 전류 감지 증폭기(1)와 전류원(current source)으로서 역할을 하는 로더 트랜지스터들(load transistors)(MP3, MP4)들로 구성된다(본 명세서에서는, 설명의 편의상, 제1도에서 참조 번호 1로 나타낸 부분을 '전류 감지 증폭기'라 부르고, 이 전류 감지 증폭기(1)와 로드 트랜지스터들(MP3, MP4)로 이루어지는 부분을 '전류 감지 증폭기 회로'라 함).
전류 감지 증폭기(1)는, 잘 알려진 바와 같이, 정궤환(positive feed-back)에 의해 입력 저항(input resistance)을 줄이는 PMOS 래치(MP1, MP2)와, 출력단의 부하 성분으로서 작용하고 증폭된 출력 신호로서 전압 신호가 출력 되게 하는 NMOS 트랜지스터들(MN1, MN2), 그리고 글로벌 입출력 라인 쌍(GIO,/GIO)을 통하여 흐르는 전류를 제어하기 위한 NMOS 트랜지스터(MN3)를 구비하고 있다.
이상과 같은 구성을 갖는 전류 감지 증폭기 회로의 동작 원리는 다음과 같다. 즉, 비트 라인 신호의 발전 초기에 발생한 비트 라인 쌍(BL,/BL)의 전압차(△VBL)가, 액티브 로드(active load) 수단 즉, 전류원으로서 작용하는 로드 트랜지스터들(MP3, MP4)에 의해, 전류 감지 증폭기(1)의 입력 노드의 전류차(current difference)로 변환되면, 전류 감지 증폭기(1)가 이를 감지하여 자신의 출력 전압들(Vo,/Vo)로 증폭한다.
이때, 전류 감지 증폭기(1)의 입력 저항의 크기는 PMOS트랜지스터들(MP3, MP4)의 트랜스컨덕턴스(transconductance)와 NMOS 트랜지스터들(MN1, MN2)의 트랜스컨덕턴스의 비율에 의해 결정되며, 출력 전압들(Vo,/Vo)의 스윙 폭(swing width)은 입력 전류의 양과 NMOS트랜지스터들(MN1, MN2)의 트랜스컨덕턴스에 의해 결정된다.
이런 전류 감지 증폭기 회로에서, 로드 트랜지스터들(MP3, MP4)은 대개 입력 노드들(A, A')에 위치하나, 글로벌 입출력 라인 쌍(B,B')또는 서브 입출력 라인 쌍(C, C')에 위치하기도 한다. 이와 같은 로드 트랜지스터들(MP3, MP4)의 위치에 따라서 전류 센스 증폭기(1)의 입력 전류량 및 감지 속도가 다음의 이유들로 해서 각각 달라진다. 즉, 로드 트랜지스터들(MP3, MP4)의 위치의 변화는 글로벌 입출력 라인 쌍(GIO,/GIO)과 서브 입출력 라인 쌍(SIO,/SIO)각각의 기생 저항(parasitic resistance)의 변화를 불러오게 되어 메모리 셀 어레이(10)로부터 전류 감지 증폭기(1)의 입력 노드들까지의 신호 전달 라인들의 저항들이 각각 달라지게 됨으로써, 전류 감지 증폭기(1)의 입력 전류량이 변한다. 또, 동일한 전압차에 대해서, 로드 트랜지스터들(MP3, MP4)이 (C, C')에 위치하는 경우에는(A, A')에 위치하는 경우보다 전류 감지 증폭기(1)의 입력 노드들로 흐르는 전류의 량이 더 적어서 감지 속도가 느려진다. 반면, 로드 트랜지스터들(MP3,MP4)이(A, A')에 위치하면 서브 입출력 라인들(SIO,/SIO)간의 전위차가 너무 커져 전류 소모가 증가할 뿐만 아니라 다음 사이클에서 동일한 서브 입출력 라인들(SIO,/SIO)을 통해 반대의 논리 값을 갖는 데이터를 읽기 위하여 해당 서브 입출력 라인들을 플립(flip)할 때 상당히 긴 플립 시간이 필요해지는 결함이 발생되며, 이는 감지 속도의 저하를 야기시킨다.
따라서, 로드 트랜지스터들(MP3, MP4)은 위에서 언급한 내용을 고려하여 적당한 위치에 고정시키는 것이 일반적이나, 서브 입출력 라인들(SIO,/SIO), 글로벌 입출력 라인들(GIO,/GIO) 각각의 부하가 증가함에 따라 전류 감지 증폭기(1)의 감지 속도와 데이터 플립 시간을 동시에 만족시키는 로드 트랜지스터들(MP3, MP4)의 위치를 결정하는 데는 어려움이 따른다.
특히, 256 Mb 이상의 대용량 DRAM은 매우 긴 데이터 라인들(SIO,/SIO)을 갖는다. 따라서, 대용량 메모리에서는, 긴 데이터 라인들로 인한 전류 소모를 줄이기 위해 데이터 라인들에서의 전압 변화가 가능한 작아지도록 하고 있다. 이를 위해서는 로드 트랜지스터들(MP3, MP4)이(A, A')에서 (C, C')의 위치로 옮겨져야 한다. 하지만, 이렇게 하면, 비트 라인들 간의 전압차(△VBL)가 상대적으로 작은 반도체 메모리 장치의 경우에는, 그것의 응답 시간(tRAC) 동안 발생되는 전류 감지 증폭기(1)의 입력 전류차가 상대적으로 매우 작으므로 전류 감지 증폭기(1)의 출력 전압 또한 작아지게 된다. 그 결과, 상기 메모리 장치의 응답 속도가 느려지는 문제가 발생된다.
따라서, 본 발명의 주된 목적은 비트 라인들 간의 전압차에 따라서 전류 감지 증폭기의 입력 전류량을 조절하여 반도체 메모리 장치의 응답 속도를 개선하는 것이다.
본 발명의 다른 목적은 작은 전류 소모와 빠른 감지 속도를 갖는 반도체 메모리 장치의 전류 감지 증폭기 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 비트 라인들 간의 전압차에 따라서 전류 감지 증폭기의 입력 전류량을 가변시켜 반도체 메모리 장치의 응답 속도를 개선하는 것이다.
이와 같은 목적들을 달성하기 위한 본 발명은; 소정의 제1제어 신호에 응답하여 전원으로부터 데이터 라인들로 전류가 공급되게 하는 제1전류 공급 수단을 가지는 반도체 메모리 장치의 전류 감지 증폭기 회로에 있어서, 상기 제1전류 공급 수단으로부터 소정의 거리만큼 떨어진 위치의 상기 데이터 라인들 상에 연결되고, 소정의 제2제어 신호에 응답하여, 상기 전원으로부터 상기 제1전류 공급 수단의 상기 전류 보다 상대적으로 작은 전류가 상기 데이터 라인들로 공급되게 하는 제2전류 공급 수단을 구비하는데 그 특징이 있다.
이 특징의 회로에 있어서, 비트 라인 쌍의 전압차가 상대적으로 작은 소정의 제1시간 구간에서 상기 제1레벨의 상기 제1제어 신호를 발생하고 상기 비트 라인 쌍의 상기 전압차가 상대적으로 큰 소정의 제2시간 구간에서 상기 제1레벨의 상기 제2제어 신호를 발생하는 제어 신호 발생 수단을 부가적으로 구비한다.
이 특징의 회로에 있어서, 상기 제2전류 공급 수단은; 상기 제1제어 신호가 인가되는 게이트와, 상기 제2전원과 상기 제2노드에 연결되는 소오스 및 드레인을 각각 갖는 MOS트랜지스터들로 구성된다.
이 특징의 회로에 있어서, 상기 제어 신호 발생 수단은, 소정의 입력 신호를 소정의 제1시간 구간 동안 지연시키는 제1지연 수단과, 이 제1지연 수단의 출력을 받아들여 상기 비트 라인 전압차(△VBL)가 소정의 제1기준 전압과 동일해지는 시점부터 소정의 제1시간 구간 동안 유지되는 로우 레벨의 펄스 신호를 상기 제1제어 신호로서 출력하는 펄스 발생 수단과, 상기 입 력 신호가 하이 레벨에서 로우 레벨로 천이된 시점으로부터 상기 제1지연 수단의 출력을 상기 비트 라인 전압차가 소정의 제2기준 전압과 동일하게 되는 시점까지 상기 입력 신호를 지연시켜서 상기 제2제어 신호로서 출력하는 제2지연 수단을 구비한다.
다른 특징으로서, 본 발명에 따른 전류 감지 증폭기 회로는: 두 개의 데이터 라인들과 각각 접속되는 입력 전류의 입력을 위한 입력 노드들에 접속되고, 궤환에 의해 입력 저항을 줄이기 위한 래치 수단과; 이 래치 수단의 출력단에 접속되고, 증폭된 출력 전압을 얻기 위한 부하 수단과; 외부로부터 제공되는 소정의 제어 신호에 응답하여, 상기 입력 노드들로부터 제1전원으로 흐르는 전류를 제어하기 위한 전류 제어 수단과; 소정의 제1제어 신호가 각각 인가되는 제1제어 단자들을 갖고, 상기 입력 노드들과 제2전원 사이에 각각 접속되는 제1도전 경로들을 가지며, 상기 제1제어 신호가 소정의 제1레벨로 되는 것에 응답하여, 상기 제2전원으로부터 상기 제1도전 경로를 통하여 상기 입력 노드들로 충분한 감지 동작의 수행을 가능하게 하는 정도의 전류가 공급되게 하는 제1전류 공급 수단과; 소정의 제2제어 신호가 인가되는 제2제어 단자들을 갖고, 상기 입력 노드들과 상기 제2전원 사이에 각각 접속되는 제1도전 경로들을 가지며, 상기 제2제어 신호가 상기 제1레벨로 되는 것에 응답하여, 상기 제2전원으로부터 상기 제2도전 경로를 통하여 상기 입력 노드들로 상기 제1전류 공급 수단의 상기 전류 보다 상대적으로 작은 전류가 공급되게 하는 제2전류 공급 수단과; 메모리 셀과 전기적으로 연결되는 비트 라인 쌍의 전압차가 상대적으로 작은 소정의 제1시간 구간에서 상기 제1레벨의 상기 제1제어 신호를 발생하고 그리고 상기 비트 라인 쌍의 상기 전압차가 상대적으로 큰 소정의 제2시간 구간에서 상기 제1레벨의 상기 제2제어 신호를 발생하는 제어 신호 발생 수단을 구비한다.
이 특징의 회로에 있어서, 상기 제어 신호 발생 수단은; 소정의 입력 신호를 소정의 제1시간 구간 동안 지연시키는 제1지연 수단과, 이 제1지연 수단의 출력을 받아들여 상기 비트 라인 전압차(△VBL)가 소정의 제1기준 전압과 동일해지는 시점부터 소정의 제1시간 구간 동안 유지되는 로우 레벨의 펄스 신호를 상기 제1제어 신호로서 출력하는 펄스 발생 수단과, 상기 입력 신호가 하이 레벨에서 로우 레벨로 천이된 시점으로부터 상기 제1지연 수단의 출력을 상기 비트 라인 전압차가 소정의 제2기준 전압과 동일하게 되는 시점까지 상기 입력 신호를 지연시켜서 상기 제2제어 신호로서 출력하는 제2지연 수단을 구비한다.
또 다른 특징으로서, 본 발명에 따른 전류 감지 증폭기 회로는 두 개의 데이터 라인들과 각각 접속되는 입력 전류의 입력을 위한 입력 노드들에 접속되고, 궤환에 의해 입력 저항을 줄이기 위한 래치 수단과, 이 래치 수단의 출력단에 접속되고, 증폭된 출력 전압을 얻기 위한 부하 수단과; 외부로부터 제공되는 소정의 제어 신호에 응답하여, 상기 제1노드들로부터 제1전원으로의 전류 흐름을 제어하기 위한 전류 제어 수단과; 메모리 셀과 전기적으로 연결되는 비트 라인 쌍의 전압차가 상대적으로 작은 소정의 제1시간 구간에서 상기 입력 노드로 소정 량의 전류를 공급하고 그리고 상기 비트 라인 쌍의 상기 전압차가 상대적으로 큰 소정의 제2시간 구간에서는 상기 입력 노드들로 상기 제1시간 구간에서 보다 상대적으로 더 적은 양의 전류를 공급하는 전류 공급 수단을 구비한다.
이제부터는 첨부된 도면들에 의거하여 본 발명의 바람직한 실시예들에 대해 상세히 설명하겠다.
본 발명에 의하면, 비트 라인 전압을 감지 증폭하기 위한 수단으로서 전류 감지 증폭기를 사용하는 반도체 메모리 장치에서, 비트 라인들 간의 전압차(△VBL)에 따라 감지 증폭기(1)의 입력 노드들로 제공되는 전류량을 제어함으로써, 초기의 감지 동작시에도 충분한 감지 증폭기의 입력 전류량을 확보할 수 있을 뿐만 아니라 초기 감지 동작시의 감지 속도를 향상시킬 수 있다.
제2도는 본 발명에 따른 전류 감지 증폭기 회로의 바람직한 실시예 1을 보이고 있다. 이 도면에 있어서, 앞에서 설명한 종래의 회로의 각 구성 부품과 동일한 기능을 갖는 구성 부품들은 제1도에서와 동일한 참조 번호들 및 부호들로 표시되어 있다. 제2도에서, R1과 R2는 데이터 라인들의 기생 저항 성분을 나타내고, MP5 및 MP6는 다른 하나의 전류 공급 수단인 로드 트랜지스터들을 각각 나타내며, 참조 번호 30은 공지의 글로벌 스위치 회로를 나타내고 있다. 여기서, 설명의 편의상, MP3및 MP4를 '제1로드 트랜지스터들'이라 부르고, MP5 및 MP6를 '제2로드 트랜지스터들'이라 부르겠다. 제1 및 제2로드 트랜지스터들(MP3, MP4, MP5, MP6)로는, 그들을 도통(turn-on)시키거나 부도통(turn-off)시키기 위한 제어 신호들(øRCA, øAA)이 제공된다. 더 구체적으로, 제어 신호 øRCA(이하, '제1제어 신호'라 함)는 제1로드 트랜지스터들(MP3, MP4) 각각의 게이트로 제공되고, 제어 신호 øAA(이하, '제2제어 신호'라 함)는 제2로드 트랜지스터들(MP5, MP6)각각의 게이트로 제공된다. 이 제1및 제2제어 신호들(øRCA, øAA)에 의해 제1로드 트랜지스터들(MP3, MP4)및 제2로드 트랜지스터들(MP5, MP6)의 동작이 각각 제어된다.
제3도에는, 상기 제1 및 제2제어 신호들(øRCA, øAA)을 발생시키는 제어 신호 발생 회로의 바람직한 실시예가 도시되어 있다. 제3도를 참조하면, 제어 신호 발생 회로는, 입력으로서 제공되는 /RAS(Row Address Strobe Bar) 신호를 소정의 제1시간 구간(즉,(t1+t2)/2, 여기서, t1은 컬럼 선택 라인이 인에이블될 때까지의 시간 구간이고, t2는 t1으로부터 비트 라인 전압차가 감지하기에 충분하지 않은 시간 구간임.) 동안 지연시키는 제1지연 회로(40)와, 이 제1지연 회로(40)의 출력을 받아들여 비트 라인들 간의 전압차(△VBL)가 소정의 제1기준 전압(△V1)과 동일해지는 시점부터 소정의 제1시간 구간(t1)동안 유지되는 로우 레벨의 펄스 신호를 상기 제1제어 신호(øRCA)로서 출력하는 펄스 발생 회로(50)와, 상기 /RAS 신호가 하이 레벨에서 로우 레벨로 천이된 시점으로부터 상기 제1지연 회로(40)의 출력을 비트 라인들 간의 전압차(△VBL)가 소정의 제2기준 전압(△V2)과 동일하게 되는 시점까지 상기 /RAS 신호를 지연시켜서 상기 제2제어 신호(øAA)로서 출력하는 제2지연 회로(60)로 구성된다.
한편, 상기 제1및 제2지연 회로들(40, 60)은 인버터 버퍼들(41~44, 61~64)로 구성되고, 상기 펄스 발생 회로(50)는 인버터들(51~53, 55)과 노어 게이트(55)로 구성된다.
제4도에는 이 실시예의 타이밍도가 도시되어 있다. 제4도를 참조하면서, /RAS 신호가 발생된 이후, 로우 디코딩(row decoding) 과정을 통하여 하나의 워드 라인(word line; WL)이 선택된다. 이로써, 선택된 워드 라인(WL)에 연결된 셀 내의 데이터가 해당 비트 라인 쌍(BL,/BL)으로 전달되기 시작하는 A 영역에서는, 해당 비트 라인들(BL,/BL)간에 전압차(△VBL)가 발생되기 시작한다. 한편, B 영 은 △VBL의 초기 발전 구간으로, 이 영역에서는, △VBL이 완전히 발전되지 않았기 때문에 전류 감지 증폭기 회로의 2차 감지 동작에서 충분한 입력 전류차를 얻을 수 없게 된다.
마지막으로, C 영역은 △VBL이 충분히 발전된 구간이다.
이하, 제2도, 제3도 및 제4도를 참조하면서 본 실시예의 동작 원리에 대해 설명하겠다. 먼저, △VBL이 충분히 발전되지 않은 B 영역에서는, 제3도에 도시된 제어 신호 발생 회로가 로우 레벨의 제1제어 신호(øRCA)와 하이 레벨의 제2제어 신호(øAA)를 발생한다. 이로써, 제1로드 트랜지스터들(MP3, MP4)은 도통되는 반면, 제2로드 트랜지스터들(MP5, MP6)은 부도통된다. 그 결과, △VBL이 충분히 발전되지 않은 B 영역에서 전류 감지 증폭기(1)로 큰 전류가 공급되므로 전류 감지 증폭기 회로의 감지 속도가 증가된다.
한편, 만일 △VBL이 충분히 발전된 C 영역에서, B 영역에서와 같이 제1로드 트랜지스터들(MP3, MP4)을 도통시키면, 서브 입출력 라인들(SIO,/SIO)간의 전압차가 너무 커져 데이터 라인 전압의 스윙 폭이 커지게 되기 때문에, 전류 소모가 증가되고 데이터를 읽을 때는 플립 시간이 증가되어 감지 속도가 느려진다는 것을 이미 앞에서 설명한 바 있다.
이와 같은 문제를 해결하기 위해서, C 영역에서는, 제3도에 도시된 제어 신호 발생 회로가 하이 레벨의 제1제어 신호(øRCA)와 로우 레벨의 제2제어 신호(øRCA)를 발생한다. 이로써, 제1로드 트랜지스터들(MP3,MP4)은 부도통되고, 제2로드 트랜지스터들(MP5, MP6)은 도통된다. 그 결과, B 영역에서보다 전류 감지 증폭기(1)고 공급되는 전류가 상대적으로 작아짐으로써 전류 소모를 줄일 수 있게 되면서도 전류 감지 증폭기 회로의 감지 속도를 일정하게 유지할 수 있게 된다.
일반적으로, 칩 사이즈가 커지고 신호 라인의 기생 저항이 증가되면 초기 감지 동작시 전류 감지 증폭기의 입력 전류차로서 충분한 △VBL을 제공하는 것이 매우 곤란하나, 이상과 같은 본 실시예에 따르면, 초기의 감지 동작시에도 충분한 감지 증폭기의 입력 전류량을 확보할 수 있게 되어 초기 감지 동작시의 감지 속도를 향상시킬 수 있게 된다.
제5도는 본 발명의 바람직한 실시예 2를 보이고 있다. 이 도면에 있어서도, 앞에서 설명한 회로들의 각 구성 부품과 동일한 기능을 갖는 구성 부품들은 제1도 또는 제2도에서와 동일한 참조 번호들 및 부호들로 표시되어 있다. 이 실시예의 전류 감지 증폭기 회로에서는, 서로 다른 전류 구동 능력을 갖는 트랜지스터들(즉, 서로 상이한 사이즈의 트랜지스터들)로 각각 이루어지는 제1로드 트랜지스터들(MP3, MP4)과 제2로드 트랜지스터들(MP5, MP6)이 전류 감지 증폭기(1)의 입력 노드들에 각각 연결된다. 이 실시예의 전류 감지 증폭기 회로 또한 제3도의 제어 신호 발생 회로를 구비한다.
제4도에 표시된 B 영역에서는, 제3도에 도시된 제어 신호 발생 회로가 로우 레벨의 제1제어 신호(øRCA)와 하이 레벨의 제2제어 신호(øAA)를 발생한다. 이로써, 전류 구동 능력이 큰 제1로드 트랜지스터들(MP3, MP4)은 도통되는 반면, 상대적으로 전류 구동 능력이 작은 제2로드 트랜지스터들(MP5, MP6)은 부도통된다. 그 결과, △VBL이 충분히 발전되지 않은 B 영역에서 전류 감지 증폭기(1)로 큰 전류(즉, 충분한 감지 동작이 가능하도록 하는 량의 전류)가 공급되므로 전류 감지 증폭기 회로의 감지 속도가 증가된다.
반면, C영역에서는, 제3도에 도시된 제어 신호 발생 회로가 하이 레벨의 제1제어 신호(øRCA)와 로우 레벨의 제2제어 신호(øAA)를 발생한다. 이로써, 제1로드 트랜지스터들(MP3, MP4)은 부도통되고, 제2로드 트랜지스터들(MP5, MP6)은 도통된다. 그 결과, 앞의 실시예에서와 같이, B 영역에서보다 전류 감지 증폭기(1)로 공급되는 전류가 상대적으로 작아짐으로써 전류 소모를 줄일 수 있게 되면서도 전류 감지 증폭기 회로의 감지 속도를 일정하게 유지할 수 있게 된다.

Claims (4)

  1. 소정의 제1제어 신호에 응답하여 전원으로부터 데이터 라인들로 전류가 공급되게 하는 제1전류 공급 수단을 가지는 반도체 메모리 장치의 전류 감지 증폭기 회로에 있어서; 상기 제1전류 공급 수단으로부터 소정의 거리만큼 떨어진 위치의 상기 데이터 라인들 상에 연결되고, 소정의 제2제어 신호에 응답하여, 상기 전원으로부터 상기 제1전류 공급 수단의 상기 전류 보다 상대적으로 작은 전류가 상기 데이터 라인들로 공급되게 하는 제2전류 공급 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전류 감지 증폭기 회로.
  2. 제1항에 있어서, 비트 라인 쌍의 전압차가 상대적으로 작은 소정의 제1시간 구간에서 상기 제1레벨의 상기 제1제어 신호를 발생하고 상기 비트 라인 쌍의 상기 전압차가 상대적으로 큰 소정의 제2시간 구간에서 상기 제1레벨의 상기 제2제어 신호를 발생하는 제어 신호 발생 수단을 부가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전류 감지 증폭기 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제2전류 공급 수단은; 상기 제1제어 신호가 인가되는 게이트와, 상기 전원과 상기 데이터 라인들에 연결되는 소오스 및 드레인을 각각 갖는 MOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전류 감지 증폭기 회로.
  4. 제3항에 있어서, 상기 제어 신호 발생 수단은; 소정의 입력 신호를 소정의 제1시간 구간 동안 지연시키는 제1지연 수단과, 상기 제1지연 수단의 출력을 받아들여 상기 비트 라인 전압차가 소정의 제1기준 전압과 동일해지는 시점부터 소정의 제1시간 구간 동안 유지되는 로우 레벨의 펄스 신호를 상기 제1제어 신호로서 출력하는 펄스 발생 수단과, 상기 입력 신호가 하이 레벨에서 로우 레벨로 천이된 시점으로부터 상기 제1지연 수단의 출력을 상기 비트 라인 전압차가 소정의 제2기준 전압과 동일하게 되는 시점까지 상기 입력 신호를 지연시켜서 상기 제2제어 신호로서 출력하는 제2지연 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전류 감지 증폭기 회로.
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