KR920000962B1 - 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 - Google Patents

반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로
제1도는 종래의 반도체 메모리 장치에 있어서 데이터 출력버퍼 회로도.
제2도 및 제3도는 제1도의 동작 타이밍도.
제4도는 본 발명의 반도체 메모리 장치의 출력단 전압레벨 조절회로도.
제5도는 제4도의 일부분의 동작파형도.
제6도 및 제7도는 제4도의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
12 : 데이터 출력 드라이브 제이회로 M1, M2 : N모오드 트랜지스터
20 : 반전지연버퍼 22 : 노아게이트
24 : 버퍼 26, 28 : N모오스 트랜지스터
본 발명은 반도체 메모리 장치의데이터 출력단자 전압레벨 조절회로에 관한 것으로, 특히 직렬 데이터를 출력하거나 엑세스 싸이클 타임이 고속인 반도체 메모리 장치의 데이터 출력단자 전압레벨 조절회로에 관한 것이다.
통상적으로 다이나믹램(Dynamic Random Acess Memory)의 데이터 출력단에는 센스증폭기의 출력을 출력단자(output PIN:OUTPUT PAD)로 버퍼링하기 위한 데이터 출력버퍼(Data Output Buffer)를 가지고 있다.
상기의 데이터 출력버퍼는 센스증폭기의 차동증폭출력단 SAS,이 초기에 “하이” 또는 “로우” 중간레벨하이 임피던스)에 있다가 메모리 셀로부터 데이터를 읽어 “하이” 또는 “로우”로 결정되어질때 데이터 출력 인에이블 클럭(Data Output Enable Clock)에 의해 상기 신호를 출력단자(Output PIN)으로 버퍼링하게 동작되어 있다.
제1도는 종래의 데이터 출력버퍼회로도로서, 전원전압 공급단자(Vcc PIN)(14)과 접지단자(Vss PIN)(16)사이에 직렬 접속되며 상기 직렬 접속노드(20)가 출력단자(Output PIN)(18)에 접속되어 각 게이트에 입력되는 논리신호에 따라 소정신호를 상기 접속노드(20)로 드라이브하는 2개의 N모오스 트랜지스터(M1)(M2), 센스 앰프의 차동증폭기(도시하지 않았음)의 출력 SAS,
Figure kpo00002
와 데이터 출력버퍼 인에이블 클럭 øOE(이하 인에이블 클럭이라함)을 입력하여 상기 인에이블 클럭 øOE에 의해 인에이블되어 상기 센스앰프의 차동증폭기의 출력 SAS,
Figure kpo00003
를 상기 2개의 N모오스 트랜지스터(M1)(M2)의 각 게이트에 게이팅 입력하는 데이터 출력 드라이브 제어회로(12)로 구성한다. 상기한 제1도중 L1, L2, L3는 전원전압 공급단자(14), 데이터 출력단자(18), 접지단자(16)의 인덕턴스(Inductance)로서 칩기판과 각 단자사이를 와이어 본딩(wire bonding)시 접속된 와이어의 인덕턴스 성분이다. 그리고 전류 I1은 N모오스 트랜지스터(M1)이 “온”, (M2)가 “오프”이어서 데이터 출력단자(18)이 “로우”일때의 전류이다.
제2도는 제1도의 동작을 설명하기 위한 타이밍도로서 DRAM의 패스트 페이지 모드(Fast page MODE)의 예이다.
Figure kpo00004
는 로우 어드레스 스트로보이고,
Figure kpo00005
는 컬럼 어드레스 스트로브, øOE는 인에이블 클럭 C, A는 컬럼 어드레스, A와 B는 데이터 출력 드라이브의 A단자, B단자의 출력이며, I1과 I2는 N모오스 트랜지스터(M1)(M2)의 전류이다. Dout는 데이터 룰력단자(18)의 출력이다.
제3도는 제1도의 동작을 설명하기 위한 또다른 동작파형도로서, DRAM에 있어서 스테이틱 컬럼 모드(static column MODE)의 예이다. 도면에 있어서의 부호는 제2도의 설명과 같다. 우선 상기 제1도의 회로를 데이터 출력버퍼로 내장하는 DRAM 반도체에 있어서 패스트 페이지 모드(Fast page Mode)의예를 제2도의 파형도를 참조 설명한다.
지금 통상의 DRAM에 있어서 제2도와 같이 행어드레스 스트로브(
Figure kpo00006
)와 열어드레스 스트로브(
Figure kpo00007
)가 액티브 “로우”로 되어지는 상태에서 행어드레스(Row Address)입력된 후 열어드레스(Column Address)가 연속적으로 입력되어지면, 메모리셀(도시하지 않았음)에 저장된 데이터가 리이드(Read)되어진다.
상기메모리셀로부터 리이드되어지는 리이드 데이터는 센스증폭기(Sens Amp)에 의해서 차동증폭되어 증폭신호 SAS,
Figure kpo00008
로 제1도의 데이터 출력 드라이브 제어회로(12)에 입력된다.
이때 상기 데이터 출력 드라이브 제어회로(12)에 제2도의 열어드레스 스트로브(
Figure kpo00009
)가 액티브, 난액티브로 변화함에 다른 데이터 출력 버퍼 인에이블 클럭(Data Output Buffer Enable Clock : 이하 인에이블 클럭이라함) øOE이 제2도와 같이 소정 지연되어 입력된다.
상기 인에이블 클럭 øOE을 입력하는 데이터 출력 드라이버 제어회로(12)는 센스 증폭기의 출력 SAS,
Figure kpo00010
를 상기 인에이블 클럭 øOE에 의해 출력단자 A, B로 출력한다.
상기 열어드레스(COL1)에 의하여 센스 증폭기의 출력 SAS,
Figure kpo00011
가 데이터 출력 “1”의 출력이라면, 상기 데이터 출력 드라이버 제어회로(12)는 출력단자 A, B로 제2도와 같이 논리 “하이”와 “로우”을 출력하여 N모오스 트랜지스터(M1)(M2)의 게이트에 입력한다.
따라서 N모오스 트랜지스터(M1)은 “온”, (M2)는 “오프”되어 노드(20)에는 상기 N모오스 트랜지스터(M1)의 드레인을 통한 전압이 나타난다. 이때 상기 N모오스 트랜지스터(M1)의 드레인 단자에 와이어로 접속된 전원공급단자(14)로 제공되어 소오스 단자의 노드(20)으로 출력하는 전류를 I1이라 하면 제2도와 같다.
상기 소오스 단자의 노드(20)에 나타난 전류 I1은 상기 노드(20)와 출력단자(18)간의 와이어 본딩 접속된 와이어의 인덕턴스 L2을 통하여 상기 출력단자(18)로 제2도와 같이 출력됨으로 상기 출력단자(18)은 제2도 2e의 하이-임피던스 상태에서 2a와 같이 “하이”로 된다. 이때 상기 출력단자(18)의 출력노이즈는 전원 공급 전압단자(14)의 인덕턴스 L1와 출력단자(18)의 인덕턴스 L2에 의하여 초기 “하이”상태로 출력이 하기식(1)과 같은 폭을 가지고 출력된다.
Figure kpo00012
상기와 같이 열어드레스(COL1)에 의해 메모리 셀로부터 데이터 “1”이 리이드되어진후 차기의 열어드레스(COL2)가 입력되면 열어드레스 스트로브(
Figure kpo00013
)는 제2도와 같이 소정시간동안 “하이”상태를 가진 후 다시 액티브 “로우”로 되어진다.
따라서 열어드레스(COL2)에 해당하는 도시하지 않은 메모리 셀로부터는 저장된 데이터가 리이드되며, 이는 전술한 바와 같이 센스증폭기에서 증폭되어 제1도의 데이터 출력 드라이버 제어회로(12)에 신호 SAS,
Figure kpo00014
로 입력된다.
이때 상기 데이터 출력 드라이버 제어회로(12)에는 상기 열어드레스 스트로브(
Figure kpo00015
) 변화에 따른 인에이브 클럭 øOE이 제2도와 같이 입력되며, 상기 열어드레스(COL2)에 의해 메모리 셀로부터 출력되는 데이터의 논리가 “0” 경우 상기 데이터 출력 드라이버 제어회로(12)의 출력단자 A, B로부터는 제2도와 같이 출력된다.
따라서 N모오스 트랜지스터(M1)은 “오프”, (M2)는 “온”되어 상기 N모오스 트랜지스터(M1)과 (M2)의 접속노드(20)으로부터 접지단자(16)으로 제2도와 같이 전류 I2가 흐르게된다.
상기 N모오스 트랜지스터(M2)의 드레인으로부터 소오스를 통해 접지단자(16)으로 흐르는 전류 I2는 상기 출력단자(18)의 인덕턴스 L2와 접지단자(16)의 인덕턴스 L3을 통하여 출력됨으로써 상기 출력단자(18)은 제2도와 2b와 같이 “로우”신호가 출력된다.
이때 상기 출력단자(18)로 출력되는 “로우”신호 역시 각 단자의 인덕턴스 L2, L3에 의해 하기식(2)와 같은 폭의 노이즈를 가지고 출력된다.
Figure kpo00016
그러나 상기 제1도와 같은 데이터 출력버퍼를 가지는 반도체 메모리 장치를 상기와 같이 싸이클 시간이 짧은 패스트 페이지 모드로 동작시키면 하기와 같은 문제가 발생한다.
전 싸이클의 데이터 출력이 짧은 프리차아지(precharge)동안에는 데이터 출력단자(18)가 충분히 하이-임피던스상태의 전압 레벨로 되어지지 않은 상태에서 다음 싸이클 주기에 의해 새로운 차기의 데이터를 출력하게 된다. 따라서 현재 싸이클에 의해 출력되는 데이터와 전 싸이클의 데이터 출력의 위상이 반대인 경우, 데이터 출력단의 전압레벨 변화가 크게됨으로 새로 데이터의 출력속도가 느려지고, 출력단자(18)와 전원공급전압단자(14) 및 접지단자(16)의 인덕턴스 L2, L1, L3 성분에 의해 출력단자(18)의 노이즈폭은 크게 발생된다.
한편 상기 제1도의 데이터 출력버퍼를 내장하는 반도체 메모리장치(DRAM)에 있어서 스테이틱 컬럼 모드(static column mode)의 예를 제3도를 참조설명하면 하기와 같다.
지금 제3도와 같이 행어드레스 스트로브(
Figure kpo00017
)가 액티브 “로우”로 되면 스테이틱 컬럼 모드의 반도체 메모리는 통상의 동작 경우와 같이 행어드레스를 스트로브한다.
그리고 제3도와 같이 열어드레스(COL1) (COL2)가 연속적으로 입력되어지고 열어드레스 스트로브신호(
Figure kpo00018
)가 액티브 “로우”로 되면, 상기 로우 어드레스 스트로브(
Figure kpo00019
)에 의한 로우어드레스와 컬럼 어드레스 지정에 의한 메모리 셀(도시하지 않음)의 저장데이터가 억세스된다.
따라서 상기 어드레스 지정에 의한 메모리 셀의 리이드 데이터는 전술한 바와 같이 센스증폭기(도시하지 않음)에서 증폭되어 SAS, SAS 신호는 제1도의 데이터 출력드라이버 제어회로(12)에 입력된다.
이때 상기 데이터 출력 드라이버 제어회로(12)에는 상기 열어드레스 스트로브(
Figure kpo00020
)에 신호에 의한 인에이블 클럭 øOE이 소정지연 입력된다.
상기 인에이블 클럭 øOE를 입력하는 데이터 출력 드라이브 제어회로는 센스증폭기의 출력 SAS,
Figure kpo00021
를 상기 클럭 øOE에 의해 출력단자 A, B로 출력한다.
이때 제3도의 열어드레스(COL1)에 의해 억세스되는 데이터가 논리 “1”이고, 열어드레스(COL2)에 의해 억세스되는 데이터가 이전데이터와 위상이 반대인 논리 “0”라면 상기 데이터 출력 드라이브 제어회로(12)는 출력단자 A, B로 제3도와 같은 데이터를 게이팅한다. 따라서 N모오스 트랜지스터(M1)과 (M2)는 전술한 바와 같이 동작되어 제3도 3C와 같이 초기 하이-임피던스 상태에서 3a와 3b와 같은 논리 “1”과 논리 “0”을 출력단자(18)로 드라이브 버퍼링하게 된다.
그러나 상기 제1도와 같은 데이터 출력버퍼로 가지는 반도체 메모리 장치를 스테이틱 컬럼 모드로써 동작시킬 경우에는 하기와 같은 문제를 발생시키게 된다.
이전 출력 데이터와 새롭게 출력되는 데이터의 위상이 반대일 때 데이터 출력이 하이-임피던스 상태의 전압 레벨로 돌아가는 프리차아지 타임이 없으므로 데이터 출력단(18)의 전압레벨은 더욱 큰 폭으로 스위하게 된다.
그러므로 출력단자(18)가 하이-임피던스 상태에서 데이터 출력이 되는 경우보다 억세스 속도(출력속도)가 더욱 느리게되고, 전원공급단자(14)에서 출력단자(18)로 흐르는 전류 I1 및 출력단자(18)측으로부터 접지단자(16)로 흐르는 전류 I2도 증가되어 노이즈폭은 더욱 커진다.
따라서 본 발명의 목적은 데이터 출력버퍼를 가지는 반도체 메모리 장치에 있어서, 상기 데이터 출력버퍼가 디스에이블 되어지는 소정 기간동안 출력데이터의 출력레벨을 최소한의 시간동안에 하이-임피던스 상태에 전압 레벨로 제어토록하는 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 전원공급 전압단자, 접지전압 공급단자, 데이터 출력단자와, 논리 “1” 또는 논리 “0”의 상태를 가지는 감지 증폭신호 SAS,
Figure kpo00022
를 입력하며 데이터 출력버퍼 인에이블 클럭 øOE의 입력에 의해 인에이블되어 상기 두 입력신호를 게이팅 출력하는 데이터 출력드라이브 제어회로와, 상기 전원공급 전압단자와 접지전원 공급단자 사이에 2개의 N모오스 트랜지스터가 직렬 접속되며 상기 데이터 출력 드라이브 제어회로의 2개의 게이팅신호가 각 게이트에 입력시에 상기 두 게이팅 신호의 논리에 따른 전압을 상기 직렬 접속 노드점을 통해 상기 데이터 출력단자로 드라이브하는 드라이버수단과, 상기 데이터 출력버퍼 인에이블 클럭 øOE를 입력하며 상기 클럭에 의해 데이터 출력이 완료되는 시점에서 출력 데이터 제어펄스 øDCP를 발생하는 제어펄스 발생수단과, 상기 전원공급 전압단자 및 접지단자에 의해 소정전원 전압 Vcc과 접지전압 Vss사이에 접속되며 상기 제어펄스 발생수단의 출력데이터 제어펄스 øDCP발생에 의해 하아-임피던스 상태에 전압을 발생하여 상기 출력단자로 출력하는 제3전압발생수단으로 구성됨을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제4도는 본 발명에 따른 데이터 출력단 전압레벨 조절회로도로서, 인에이블 클럭 øOE를 반전하여 소정 지연하는 반전지연버퍼(20)와, 상기 반전 지연버퍼(20)의 출력과 상기 인에이블 클럭 øOE를 입력하여 부논리합하여 출력데이터 제어펄스 øDCP를 출력하는 부논리합 게이트(22)와, 상기 부논리합 게이트(22)의 출력을 버퍼링하는 버퍼(245)와, 소정 전원공급 전압 Vcc과 접지전압 Vss사이에 2개의 트랜지스터가 직렬 접속되며 상기 버퍼(24)의 출력 데이터 제어펄스 øDCP에 의해 동작되어 상기 직렬 접속노드로부터 하이임피던스 상태의 전압을 출력하는 제3전압 발생수단으로 구성된다. 상기한 제4도의 구성중 상기 인에이블 클럭 øOE은 전술한 제1도의 데이터 출력 드라이버 제어호로(12)의 인에이블 클럭 øOE에 동일 접속되고, 상기 제3전압발생수단의 직렬 접속 출력노드는 제1도의 직렬 접속노드(20)에 접속된다.
상기한 제4도중 제3전압 발생수단은 전원공급전압 Vcc과 접지전압 Vss사이에 2개의 N모오스 트랜지스터(26)(28)가 출력노드(32)를 통해 직렬 접속되며, 각 게이트는 상기버퍼(24)의 출력데이터 제어펄스 øDCP을 입력한다.
제5도는 제4도의 일부분의 동작파형도로서, øOE는 인에이블 클럭
Figure kpo00023
는 인에이블 클럭의 반전지연 클럭, øDCP는 노아게이트(22)의 출력데이터 제어펄스 출력이다.
제6도는 제4도의 동작을 DRAM의 패스트 페이지 모드의 예에서 설명하기 위한 타이밍도이다.
Figure kpo00024
는 로우 어드레스 스트로브,
Figure kpo00025
는 열어드레스 스트로브, ADD는 어드레스, øOE는 인에이블 클럭, A와 B는 데이터 출력 드라이브 제어회로(12)의 출력, I1과 I2는 N모오스 트랜지스터(M1)(M2)의 동작에 의한 전류이고, øDCP는 출력데이터 제어펄스, Dout는 데이터 출력단자의 출력이다.
제7도는 제4도의 동작을 DRAM의 스테이틱 컬럼 모드의 예에서 설명하기 위한 타이밍도이다. 도면에 있어서의 부호는 제6도와 같다.
이하 본 발명의 제4도의 동작 일예를 제5도와 제6도, 제7도를 참조하여 설명한다.
우선 제4도의 회로를 가지는 반도체 메모리 장치의 패스트 페이지 모드의 동작예를 제6도를 참조설명한다.
지금 제4도의 회로를 가지는 반도체 메모리장치에 제6도와 어드레스(ADD)와 행어드레스 스트로브(
Figure kpo00026
)와 열어드레스 스트로브(
Figure kpo00027
)가 입력되면, 제2도에서의 전술한 설명과 같이 로우행의 컬럼 메모리 셀에 저장된 데이터가 리이드된다.
상기와 같이 메모리 셀로부터 리이드되어지는 데이터는 센스증록기에서 증폭되어 데이터 출력 드라이버 제어회로(12)에 입력된다.
이때 상기 데이터 출력 드라이버 제이회로(12)에는 제6도에서 열어드레스 스트로브(
Figure kpo00028
)의 변화에 따른 인에이블 클럭 øOE이 제6도와 같이 소정지연 발생되어 입력되며, 상기 인에이블 클럭 øOE은 반전지연버퍼(20) 및 노아게이트(22)에는 각각 입력된다.
상기 제6도의 어드레스(ADD)의 열어드레스(COL1) 지정에 의한 메모리 셀의 리이드 데이터가 논리 “1”인 경우 데이터 출력 드라이버제어회로(12)의 단자 A만이 제6도와 같이 “하이”로 된다. 따라서 N모오스 트랜지스터(M1)만이 “온”되어 접속노드(20)에는 제6도와 같은 전류 I1이 흐르게 되며, 이로 인해 하이 임피던스 상태의 전압(제6도 6C)의 상태로 있는 출력단자(18)에는 제6도 6a와 같이 “하이”신호가 출력된다.
상기의 출력상태에서 열어드레스(
Figure kpo00029
)가 제6도와 같이 “하이”로 천이되어 프리차아지 싸이클이 시작되면 인에이블클럭 øOE도 상기 제6도와 같이 “로우”로 되고, 이로 인해 데이터 출력 드라이버 제어회로(12)는 디스에이블(Disable)되어 출력단자 A의 출력도 “로우”로 한다.
이때 상기한 인에이블 클럭 øOE을 반전지연하는 반전지연버퍼(20)의 출력과 상기 인에이블 클럭 øOE를 입력하는 노아게이트(22)는 제6도와 같이 “하이”의 출력 데이터 제어펄스 øDCP를 생성하여 출력한다.
상기 출력 데이터 제어펄스 øDCP는 버퍼(24)에 의해 버퍼링되어 N모오스 트랜지스터(26)(28)의 각 게이트에 인가된다.
따라서 상기 출력 데이터 제어펄스 øDCP가 “하이”인 동안은 상기 N모오스 트랜지스터(26)(28)가 동시에 “턴온”되며, 이로인해 상기 N모오스 트랜지스터(26)의 드레인으로 인가되는 전원공급 전압 Vcc는 N모오스 트랜지스터(28)의 소오스를 통해 접지전압 Vss로 직류전류가 흐르게 된다.
이때 상기 2개의 N모오스 트랜지스터(26)과 (28)의 턴온저항(Turm-ON Resistance)의 비(Ratio)에 의해 출력단자(18)의 전압레벨이 하이 임피던스의 전압 레벨에 가깝게 형성된다.
따라서 열어드레스 스트로브(
Figure kpo00030
)의 프리차아지 시간이 짧더라도 항상 다음의 열어드레스 스트로브(
Figure kpo00031
)가 액티브 상태로 들어가기 전에 데이터 출력단자(18)의 레벨은 하이-임피던스 레벨로 된다.
그러므로 다음 액티브 싸이클에서 출력되는 데이터 출력이 논리 “0”인 경우에는 그 출력 전압 스윙(swing)폭이 감소되기 때문에 스피드가 빨라지며, 출력단의 잡음도 억제된다.
한편 상기 제4도의 회로를 내장하는 반도체 장치에 있어서 스테이틱 컬럼 모드의 예를 제7도의 타이밍도를 참조설명하면 하기와 같다.
지금 제7도와 같이 행어드레스(
Figure kpo00032
)가 액티브 “로우”로 되면, 스테이틱 컬럼 모드의 반도체 메모리 장치로 통상의 경우와 같이 행어드레스(Row)를 스트로브한다.
그리고 제7도와 같이 열어드레스(COL1)(COL2)가 연속적으로 입력되어지고 열어드레스 스트로브신호(
Figure kpo00033
)가 액티브 “로우”로 되면, 상기 로우 어드레스 스트로브(
Figure kpo00034
)에 의한 로우어드레스와 컬럼 어드레스 지정에 의한 메모리셀(도시하지 않음)의 저장데이터가 억세스된다.
따라서 상기 어드레스 지정에 의한 메모리 셀의 리이드 데이터는 제1도에서 전술한 바와 같이 센스증폭기(도시하지 않음)에서 증폭되어 SAS,
Figure kpo00035
신호는 제4도의 데이터 출력드라이버 제어회로(12)에 입력된다.
이때 상기 데이터 출력 드라이버 제어회로(12)에는 상기 열어드레스 스트로브(
Figure kpo00036
) 신호에 의한 인에이블 클럭 øOE이 소정지연 입력된다.
상기 인에이블 클럭 øOE를 입력하는 데이터 출력 드라이브 제어회로는 센스증폭기의 출력 SAS,
Figure kpo00037
를 상기 클럭 øOE에 의해 출력단자 A, B로 출력한다.
따라서 상기 열어드레스(COL1) 지정에 의한 리이드 데이터는 상기 인에이블 클럭 øOE에 의해 N모오스 트랜지스터(M1)과 (M2)의 게이트로 입력되어 제7도 7C의 하이 임피던스 레벨에서 7a와 같이 드라이브된다.
한편 상기 열어드레스 스트로브(
Figure kpo00038
)의 액티브 “로우”에 의해 발생되어진 인에이블 클럭 øOE은 반전지연기(20) 및 노아게이트(22)로 입력된다.
상기와 같이 열어드레스(COL1)의 데이터가 출력되는 상태에서 열어드레스(COL1)가 (COL2)로 변화랄때 소정기간 동안 인에이블 클럭 øOE을 “로우”로 떨어지게 하면 노아게이트(22)로부터 패스트 페이지 모드에서전술한 바와 같은 출력데이터 제어펄스 øDCP가 제7도와 같이 생성된다.
이때 상기 열어드레스의 변동을 감지하여 인에이블 클럭 øOE을 소정시간 동안 “로우”로 하는 것은 컬럼 ATD(Column Address Transition Detection)등을 이용하여 손쉽게 할 수 있다.
따라서 열어드레스 스트로브(
Figure kpo00039
)의 프리차아지가 없는 스테이틱 컬럼 모드에서는 열어드레스가 변동할 때마다 출력 데이터 제어펄스 øDCP가 노아게이트(22)로부터 출력되어 N모오스 트랜지스터(26)(28)의 각 게이트에 입력되게 된다.
상기 출력 데이터 제어펄스 øDCP가 “하이”인 동안은 상기 N모오스 트랜지스터(26)과 (28)의 턴온에 의해 전원공급 전압 Vcc과 접지전압 Vss사이에 직류 전류패스가 형성되며, 이로 인해 상기 두 트랜지스터(26)(28)의 턴온 저항비에 의해 출력단자(18)의 전압레벨은 하이-임피던스의 전압레벨로 가지게 형성되어 제7도와 같이 된다.
따라서 새로운 열어드레스 지정에 의한 리이드 데이터가 출력단자918)로 출력될 때에는 하이-임피던스의 전압레벨로부터 출력레벨이 변화함으로 프리차아지 시간이 없이 출력되는 데이터의 위상이 출력데이터와 상반되는 경우에는 전압 스위(swing)폭이 적고, 적은 노이즈로부터 고속출력된다.
상술한 바와 같이 본 발명은 데이터 출력 인에이블 클럭에 의해 출력데이터 제어펄스를 생성하여 상기 펄스로서 상기 반도체 메모리 장치의 출력단자의 전압레벨을 전데이터 출력에 의한 전압레벨로부터 최소의 시간에 하이-임피던스의 전압 레벨로 제어함으로 출력노이즈가 적고 고속출력이 가능하게 할 수 있다.

Claims (4)

  1. 감지 증폭 신호를 입력하고 데이터 출력 버퍼인에이블 클럭에 의해 제어되는 드라이브 제어회로(12)와, 상기 드라이브 제어회로(12)의 출력을 입력하여 출력데이터를 전송하는 드라이버수단을 가지는 반도체 메모리 장치의 데이터 출력단자 전압조절회로에 있어서, 상기 드라이버 수단의 출력에 접속된 데이터 출력단자(18)와, 상기데이터 출력버퍼 인에이블 클럭을 입력하며 상기 클럭에 의해 데이터 출력이 완료되는 시점에서 출력 데이터 제어펄스를 발생하는 제어펄스 발생수단과, 상기 제어펄스 발생수단의 출력데이터 제어펄스에 의해 하이-임피던스 상태의 전압을 발생하여 상기 데이터 출력단자로 출력하는 제3전압발생수단으로 구성되어, 상기 데이터 출력단자의 전압레벨을 이전 데이터 출력에 의한 전압 레벨로부터 하이-임피던스 상태의 전압 레벨로 제어토록 되도록 동작함을 특징으로 하는 반도체 메모리장치의 데이터 출력단자 전압조절회로.
  2. 제1항에 있어서, 제어펄스 발생수단이 상기 데이터 출력버퍼 인에이블 클럭을 반전하여 소정 지연하는 반전 지연버퍼(20)와, 상기 반전 지연버퍼(20)의 출력과 상기 데이터 출력버퍼 인에이블 클럭을 부논리합하여 소정 기간동안 제1논리를 가지는 출력데이터 제어펄스를 발생하는 부논리합수단과, 상기 부논리합수단은 출력데이터 제어펄스를 상기 제3전압 발생수단의 하이-임피던스 상태의 전압 레벨 발생제어신호로 입력시키는 버퍼(24)로 구성됨을 특징으로 하는 회로.
  3. 제2항에 있어서, 데이터 출력버퍼 인에이블 클럭이 열어드레스 변도에 의해 소정 시간동안 천이되어 상기 데이터 출력 드라이브 제어회로(12)을 디스에이블시키는 클럭임을 특징으로 하는 회로.
  4. 제1항 또는 제2항에 있어서, 제3전압 발생수단이 소오스와 드레인이 접속된 제1, 제2N모오스 트랜지스터(26)(28)의 접속 노오드(32)가 상기 출력단자(18)에 접속되고 상기 제1, 제2N모오스 트랜지스터(26)(28)의 드레인 및 소오스 각각이 전원공급 전압 Vcc 및 접지전압 Vss에 접속되며 상기 각 게이트에 상기 제어펄스 발생수단의 출력 데이터 제어펄스가 입력시 동시 턴온되어 상기 전원공급 전압 Vcc와 접지전압 Vss사이에 직류 전류 패스를 형성하여 상기 두 N모오스 트랜지스터(26)(28)의 턴온 저항의 비에 의해 상기 출력단자(18)의 전압 레벨이 하이-임피던스 상태의 전압에 도달토록 동작함을 특징으로 하는 회로.
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