JP3545010B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体記憶装置に係り、特に、メモリセルに保持されたデータを判定するセンス回路を有する半導体記憶装置に関する。
【０００２】
近年、半導体記憶装置には高速動作が要求されている。半導体記憶装置を高速動作させるためにはセル周辺回路の高速化が不可欠となる。特にセルに保持されたデータを判定するセンスアンプの高速動作が要求されていた。
【０００３】
【従来の技術】
図６に従来の半導体記憶装置の一例のブロック図を示す。図６はＥＰ−ＲＯＭ（Erasable and Programable-ROM) のブロック構成図である。アドレスバッファ１には外部より読み出すべきデータの収納位置を確定する例えばｎビットのアドレスＡＤＤが供給される。アドレスバッファ１はアドレスＡＤＤを例えば上位ｍビットと下位（ｎ−ｍ）ビットとに分割し、上位ｍビットを出力するデータが記憶された行（ロー）位置を決定するためのローアドレスとしてローデコーダ２に供給し、下位（ｎ−ｍ）ビットを出力データが記憶された列（カラム）位置を決定するためのカラムアドレスとしてカラムデコーダ３に供給すると共に、アドレスに同期して内部回路を動作させるためのＡＴＤ（Address Transition Detector)信号を生成し、センス回路４に供給する。
【０００４】
ローデコーダ2 はローアドレスに応じて実セル部５のワード線を選択し、実セル部５に読み出し信号を供給すると共にダミーセル部６を駆動する。カラムデコーダ３はカラムアドレスに応じてゲート部７を制御する。
【０００５】
ゲート部７はカラムアドレスに応じたゲートを開き、カラムアドレスに応じた実セル部５のビット線をセンス回路４に供給する。センス回路４は実セル部５に保持されたデータを判定して出力バッファ８はセンス回路４の出力データを増幅して外部に出力する。
【０００６】
図７に実セル部５の構成図を示す。実セル部５は複数のメモリセルＳＥＬをマトリクス状に配設し、各メモリセルＳＥＬに行毎に設けられたワード線ＷＬ及び行毎に設けられたビット線ＢＬが接続される。
【０００７】
ローデコーダ２により必要とするワード線ＷＬが例えばハイレベルとされ、メモリセルＳＥＬに保持された電位がビット線ＢＬに印加され、カラムデコーダ３によりゲート部７のトランジスタＴｒ1 がオンされ、ビット線ＢＬがセンス回路４に接続される。
【０００８】
図８にダミーセル部６の構成図を示す。ダミーセル部６はダミーセルＳＥＬD 及びゲートトランジスタＴｒ2 を直列に接続した構成とされている。ダミーセルＳＥＬD とゲートトランジスタＴｒ2 とは定電圧Ｖｃｃによりバイアスされ、常時オンとされ、センス回路４にローレベルの信号を供給する。
【０００９】
図９に従来のセンス回路４の構成図を示す。従来のセンス回路４は差動増幅部９、プルアップ用トランジスタＴｒ2 ，Ｔｒ3 ，バッファ１０より構成される。プルアップ用トランジスタＴｒ2 はＰチャネルＭＯＳＦＥＴよりなり、ドレインが実セル部５のビット線ＢＬに接続され、ソースに定電圧Ｖｃｃが印加され、ドレイン−ゲート間は短絡されてなり、ビット線ＢＬの電位をプルアップする。また、プルアップ用トランジスタＴｒ3 はトランジスタＴｒ2 同様ＰチャネルＭＯＳＦＥＴよりなり、ドレインがダミーセル部６に接続され、ソースに定電圧Ｖｃｃが印加され、ドレインゲート間は短絡されてなり、ダミーセル部６の出力をプルアップする。
【００１０】
差動増幅部９はＰチャンネルＭＯＳＦＥＴよりなるトランジスタＴｒ4 ，Ｔｒ5 ，ＮチャンネルＭＯＳＦＥＴよりなるトランジスタＴｒ6 〜Ｔｒ9 より構成され、トランジスタＴｒ4 のゲートには実セル部５のビット線ＢＬが接続され、トランジスタＴｒ5 のゲートにはダミーセル部６が接続される。トランジスタＴｒ4 ，Ｔｒ5 のソースに定電圧Ｖｃｃが印加され、ドレインにはトランジスタＴｒ7 ，Ｔｒ8 より構成されるカレントミラー回路が接続される。
【００１１】
カレントミラー回路を構成するトランジスタＴｒ7 ，Ｔｒ8 にはトランジスタＴｒ9 を介して定電圧Ｖｃｃに比べて十分に低い定電圧Ｖｓｓが印加される。トランジスタＴｒ9 はゲートにチップイネーブル信号（ＣＥ）が供給され、センス回路４の動作をチップイネーブル信号により制御している。
【００１２】
差動増幅部９はトランジスタＴｒ4 とトランジスタＴｒ7 との接続点が出力とされ、その接続点はバッファ回路１０を介して出力バッファ８と接続される。トランジスタＴｒ7 には並列にトランジスタＴｒ6 が接続される。トランジスタＴｒ6 はゲートにアドレスバッファ４からＡＴＤ信号が供給され、アドレスに応じたタイミングでデータが出力されるように制御を行なう。
【００１３】
メモリセルＳＥＬが‘０’のデータを保持している場合にはメモリセルＳＥＬがオフ状態であるためゲート部７のトランジスタＴｒ1 がオンしても、電流ＩCELLは流れず、電圧ＶR はそのまま保持され、トランジスタＴｒ4 はオフのままとなる。一方、ダミーセル部６は常時オンであるため、トランジスタＴｒ5 は常時オンとされ、トランジスタＴｒ8 に電流が流れる。トランジスタＴｒ8 に電流が流れるとトランジスタＴｒ7 はオンとなり、トランジスタＴｒ4 から電流を引込もうとする。ところがトランジスタＴｒ4 はオフであるため、電流は供給されず、出力電圧ＶOUT は低電位に保持され、データ‘０’を出力することになる。
【００１４】
図１０に従来のセンス回路４の‘１’読み出し等の動作波形図を示す。ＩCELLは実セル部５に供給される電流、ＶCELLは実セル部５に印加される電圧、ＶOUT は出力電圧を示す。
【００１５】
メモリセルＳＥＬが‘１’のデータを保持している場合にはメモリセルＳＥＬはオン状態となるためゲート部７のトランジスタＴｒ1 がオンするとメモリセルＳＥＬに電流が供給され電流ＩCELLが流れる。電流ＩCELLによりトランジスタＴｒ4 がオンして、トランジスタＴｒ4 に電流が流れる。一方ダミーセル部６は常時オンであるため、トランジスタＴｒ5 は常時オンでトランジスタＴｒ5 ，Ｔｒ8 ，Ｔｒ9 に電流が流れている。トランジスタＴｒ9 を流れる電流は一定に制限されるため、トランジスタＴｒ4 に流れる電流はバッファ１０に供給され、出力電圧ＶOUT を上昇させ、データ‘１’を出力する。
【００１６】
このとき、出力電圧ＶOUT は電圧ＶR のわずかな低下に応じて上昇するため、図１０に示すように徐々に上昇する波形となる。電圧ＶR はセルのインピーダンスにより決定されるため、これ以上低下させることはできなかった。
【００１７】
【発明が解決しようとする課題】
しかるに、従来の半導体記憶装置では実セルのインピーダンスによりセンスアンプの動作速度が決定されるため、実セルはそのままでセンスアンプの動作速度をこれ以上高速化することはできない等の問題点があった。
【００１８】
本発明は上記の点に鑑みてなされたもので、セルはそのままでデータの出力の高速化が行なえる半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、メモリセルと、ダミーセルと、センス回路とを備え、センス回路は、第１の差動入力部と第２の差動入力部とを有し、第１の差動入力部にはメモリセルから第１の入力信号が供給され、第２の差動入力部にはダミーセルから第２の入力信号が供給されて、各々の入力信号を差動増幅することで出力信号を得、出力信号レベルに応じてメモリセルの記憶データを出力する半導体記憶装置であって、第１の差動入力部に接続されて、センス回路の出力信号レベルに応じて第１の入力信号レベルを急速に変化させる加速手段と、第２の差動入力部に接続されて、加速手段と略同等の負荷を有するダミー加速手段とを有することを特徴とする。
【００２０】
【作用】
本発明によれば、加速手段により、センス回路の出力信号レベルに応じてセンス回路の入力信号レベルを出力信号の変化が急速に行なわれるように変化させることができる。このため、記憶データとなる出力信号レベルの入力信号に対する反応が急速に行なわれ、記憶データを高速に得られる。また、本発明によれば、ダミー加速手段によりダミーセル側の負荷をメモリセル側と合わせることにより、センス動作を高精度に行える。
【００２１】
【実施例】
図２に本発明の一実施例のブロック構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。本実施例は図 のブロックとはローデコーダ２、カラムデコーダ３、実セル部５、ダミーセル部６、ゲート部７、出力バッファ８が同じ構成で、アドレスバッファ及びセンス回路の構成が異なる。
【００２２】
アドレスバッファ１１には読み出すべきデータが保持されている位置を示す例えばｎビットのアドレスＡＤＤが供給される。アドレスバッファ１１は供給されたｎビットのアドレスＡＤＤを例えば上位ｍビットと下位（ｎ−ｍ）ビットとに分割し、上位ｍビットをローデコーダ２に供給し、下位（ｎ−ｍ）ビットをカラムデコーダ３に供給すると共に、後述する２種のＡＴＤ（Address Transition Detector)信号ａ，ｂを生成し、センス回路１２に供給する。
【００２３】
図１に本発明の一実施例のセンス回路の構成図を示す。同図中、図９と同一構成部分には同一符号を付し、その説明は省略する。
【００２４】
本実施例はトランジスタＴｒ2 のゲートとトランジスタＴｒ4 のゲートとの接続点に加速手段１３を接続すると共にトランジスタＴｒ3 のゲートとトランジスタＴｒ5 のゲートとの間にダミー加速手段１４を接続してなる。
【００２５】
加速手段１３はＰチャネルＭＯＳＦＥＴよりなるトランジスタＴｒ11，Ｔｒ12、ＮチャネルＭＯＳＦＥＴよりなるトランジスタＴｒ13，Ｔｒ14より構成される。トランジスタＴｒ11とトランジスタＴｒ12とはそのドレイン同志が接続され、トランジスタＴｒ11のソースには定電圧Ｖｃｃが印加され、トランジスタＴｒ12のソースはトランジスタＴｒ4 のゲートに接続される。またトランジスタＴｒ14とはそのドレイン同志が接続され、トランジスタＴｒ4 のゲートに接続される。またソースはトランジスタＴｒ4 のゲートに接続され、トランジスタＴｒ14のソースは低電圧Ｖｓｓに接続される。
【００２６】
トランジスタＴｒ11のゲートとトランジスタＴｒ14のゲートは共にアドレスバッファ１１に接続され、ＡＴＤ信号ｂが供給される。また、トランジスタＴｒ12のゲートとトランジスタＴｒ13のゲートは共に差動増幅部９の出力となるトランジスタＴｒ4 のドレインに接続される。
【００２７】
ダミー増速手段１４はＰチャネルＭＯＳＦＥＴよりなるトランジスタＴｒ21，Ｔｒ22，ＮチャネルＭＯＳＦＥＴよりなるトランジスタＴｒ23，Ｔｒ24より構成される。
【００２８】
トランジスタＴｒ21とトランジスタＴｒ22とはドレイン同志が接続され、トランジスタＴｒ21のソースは定電圧Ｖｃｃに接続され、トランジスタＴｒ22のソースは差動増幅部９のトランジスタＴｒ5 のゲートに接続される。また、トランジスタＴｒ23とトランジスタＴｒ24とはドレイン同志が接続され、トランジスタＴｒ24のソースは低電圧Ｖｓｓに接続され、トランジスタＴｒ23のソースは差動増幅部９のトランジスタＴｒ5 のゲートに接続される。ダミー加速手段１４ではトランジスタＴｒ21〜Ｔｒ24のゲートはすべて低電圧Ｖｓｓに接続され、トランジスタＴｒ21，Ｔｒ23は常時オフ、トランジスタＴｒ23，Ｔｒ24は常時オフとされている。
【００２９】
このとき、ダミーセル部６は常時オンされているため、差動増幅部９のトランジスタＴｒ5 のゲートは常時ローレベルとされ、トランジスタＴｒ5 は常時オンされることになる。
【００３０】
ダミーセル部６、トランジスタＴｒ3 、ダミー加速手段１４は実セル部５、トランジスタＴｒ2 、加速手段１３に対して対称に設けられ、浮遊容量のバランスを取り、浮遊容量の影響を受けない構成とされている。
【００３１】
図３乃至図５に本発明の一実施例の動作波形図を示す。図３，図４は実セル部５のメモリセルＳＥＬに‘１’が保持されているときの読み出し動作波形図、図５は実セル部５のメモリセルＳＥＬに‘０’が保持されているときの読み出し動作波形図を示す。
【００３２】
まず、非読み出し時である時刻ｔ0 ではアドレスバッファ１１の出力で、差動増幅部９を構成するトランジスタＴｒ6 のゲートに供給されるＡＴＤ信号ａはハイレベル、同様にアドレスバッファ１１の出力で、加速手段１３を構成するトランジスタＴｒ12，Ｔｒ13のゲートに供給されるＡＴＤ信号ｂはローレベルである。
【００３３】
このとき、実セル部５が接続されたビット線ＢＬはオフであるため、トランジスタＴｒ4 のゲートはトランジスタＴｒ2 によりプルアップされ、ハイレベルに保持される。このため、トランジスタＴｒ4 はオフである。一方、ＡＴＤ信号ａはハイレベルであるため、トランジスタＴｒ6 はオンである。また、トランジスタＴｒ5 のゲートは常時ローレベルに保持されるため、トランジスタＴｒ7 ，Ｔｒ8 はオンである。
【００３４】
このため、出力点となるトランジスタＴｒ4 のドレインＤOUT はローレベルとなる。また、このとき、トランジスタＴｒ11はオン、トランジスタＴｒ14はオフとされ、トランジスタＴｒ12，Ｔｒ13はＡＴＤ信号ｂのため、トランジスタＴｒ12がオン、トランジスタＴｒ13がオフとなる。したがって、トランジスタＴｒ4 のゲートＧは確実にハイレベルとされる。
【００３５】
次に時刻ｔ1 でアドレスバッファ１１にアドレスが供給されると、これに応じてＡＴＤ信号ａがハイレベルからローレベルとされ、時間ｔ0 だけ遅れてＡＴＤ信号ｂがローレベルからハイレベルとされる。
【００３６】
ビット線ＢＬに接続されたメモリセルＳＥＬに‘１’が保持されていれば、ビット線ＢＬは徐々にローレベルとなる。このとき、トランジスタＴｒ4 のゲートＧも徐々にローレベルとなり、トランジスタＴｒ4 を徐々にオンにする。トランジスタＴｒ4 がオンになると出力となるトランジスタＴｒ4 のドレインＤが徐々にハイレベルとなる。このとき、ＡＴＤ信号ａはローレベルとされるため、トランジスタＴｒ6 がオフとされ、トランジスタＴｒ4 のドレインＤの引き込みが弱まり、出力が早くハイレベルとなるように構成されている。
【００３７】
また、トランジスタＴｒ11，Ｔｒ14はトランジスタＴｒ4 のドレインＤのレベルに応じてオン、オフする構成とされており、トランジスタＴｒ4 がハイレベルとなるとトランジスタＴｒ11はオフ、トランジスタＴｒ14はオンとなる。一方、トランジスタＴｒ12，Ｔｒ13はＡＴＤ信号ｂにより制御され、ＡＴＤ信号ｂはアドレス入力時時間Ｔ0 遅れてローレベルからハイベルとなる。このため、トランジスタＴｒ12はオフ、トランジスタＴｒ13はオンとなる。
【００３８】
したがって、トランジスタＴｒ4 がオンする際、ＡＴＤ信号がハイレベルとされることによりトランジスタＴｒ11，Ｔｒ12はオフ、トランジスタＴｒ13，Ｔｒ14はオンとなり、トランジスタＴｒ4 のゲートＧを低電圧Ｖｓｓに接続し、トランジスタＴｒ4 が急激にオンされるため、出力が急激にハイレベルとされる。すなわち、図５に示すように出力が０．５〔Ｖ〕から‘１’を認識できる４．５〔Ｖ〕程度になるまでの時間が約４．８ｎｓと従来の１８．８ｎｓに比べて十分に短い時間で行なえるため、読み出し速度の高速化が行なえる。
【００３９】
次に‘０’読み出し時にはビット線ＢＬはハイレベルのままで、トランジスタＴｒ4 はオフのままであるため、ＡＴＤ信号ｂによりトランジスタＴｒ12がオフ、トランジスタＴｒ13がオンされても、トランジスタＴｒ11はオン、トランジスタＴｒ14はオフとなるため、トランジスタＴｒ4 のゲートＧはそのままの状態に保持され、トランジスタＴｒ4 のドレインＤはローレベルに保持される。このため、出力としてローレベルが出力される。
【００４０】
このように‘０’読み出し時には非読み出し時と出力のレベル変移がないため、‘１’読み出しに対応した時間での読み出しが行なえる。このため、‘１’読み出しの高速化だけで、‘１’，‘０’の読み出しを共に高速化できる。
【００４１】
【発明の効果】
上述の如く、本発明によれば、センスアンプの出力電圧に応じてセンスアンプの入力電圧を変動させることによりセンスアンプの入力電圧変動が実セルの電位による変動に加速手段による変動を重畳したものとなるため、センスアンプの入力電圧変動を急激に行なうことができ、センスアンプの出力電圧を高速で安定化し、出力することができ、したがって出力データを高速で出力でき、かつ、ダミー加速手段によりダミーセル側の負荷をメモリセル側と合わせることにより、センス動作を高精度に行える等の特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の一実施例の全体構成図である。
【図３】本発明の一実施例の動作波形図である。
【図４】本発明の一実施例の動作波形図である。
【図５】本発明の一実施例の動作波形図である。
【図６】従来のＥＰ−ＲＯＭのブロック構成図である。
【図７】ＥＰ−ＲＯＭの要部の構成図である。
【図８】ＥＰ−ＲＯＭの要部の構成図である。
【図９】従来のセンス回路の構成図である。
【図１０】従来の一例の動作波形図である。
【符号の説明】
２ ローデコーダ
３ カラムデコーダ
５ 実セル部
６ ダミーセル部
７ ゲート
８ 出力バッファ
９ 差動増幅部
１１ アドレスバッファ
１２ センス回路
１３ 加速手段
１４ ダミー加速手段
【産業上の利用分野】
本発明は半導体記憶装置に係り、特に、メモリセルに保持されたデータを判定するセンス回路を有する半導体記憶装置に関する。
【０００２】
近年、半導体記憶装置には高速動作が要求されている。半導体記憶装置を高速動作させるためにはセル周辺回路の高速化が不可欠となる。特にセルに保持されたデータを判定するセンスアンプの高速動作が要求されていた。
【０００３】
【従来の技術】
図６に従来の半導体記憶装置の一例のブロック図を示す。図６はＥＰ−ＲＯＭ（Erasable and Programable-ROM) のブロック構成図である。アドレスバッファ１には外部より読み出すべきデータの収納位置を確定する例えばｎビットのアドレスＡＤＤが供給される。アドレスバッファ１はアドレスＡＤＤを例えば上位ｍビットと下位（ｎ−ｍ）ビットとに分割し、上位ｍビットを出力するデータが記憶された行（ロー）位置を決定するためのローアドレスとしてローデコーダ２に供給し、下位（ｎ−ｍ）ビットを出力データが記憶された列（カラム）位置を決定するためのカラムアドレスとしてカラムデコーダ３に供給すると共に、アドレスに同期して内部回路を動作させるためのＡＴＤ（Address Transition Detector)信号を生成し、センス回路４に供給する。
【０００４】
ローデコーダ2 はローアドレスに応じて実セル部５のワード線を選択し、実セル部５に読み出し信号を供給すると共にダミーセル部６を駆動する。カラムデコーダ３はカラムアドレスに応じてゲート部７を制御する。
【０００５】
ゲート部７はカラムアドレスに応じたゲートを開き、カラムアドレスに応じた実セル部５のビット線をセンス回路４に供給する。センス回路４は実セル部５に保持されたデータを判定して出力バッファ８はセンス回路４の出力データを増幅して外部に出力する。
【０００６】
図７に実セル部５の構成図を示す。実セル部５は複数のメモリセルＳＥＬをマトリクス状に配設し、各メモリセルＳＥＬに行毎に設けられたワード線ＷＬ及び行毎に設けられたビット線ＢＬが接続される。
【０００７】
ローデコーダ２により必要とするワード線ＷＬが例えばハイレベルとされ、メモリセルＳＥＬに保持された電位がビット線ＢＬに印加され、カラムデコーダ３によりゲート部７のトランジスタＴｒ1 がオンされ、ビット線ＢＬがセンス回路４に接続される。
【０００８】
図８にダミーセル部６の構成図を示す。ダミーセル部６はダミーセルＳＥＬD 及びゲートトランジスタＴｒ2 を直列に接続した構成とされている。ダミーセルＳＥＬD とゲートトランジスタＴｒ2 とは定電圧Ｖｃｃによりバイアスされ、常時オンとされ、センス回路４にローレベルの信号を供給する。
【０００９】
図９に従来のセンス回路４の構成図を示す。従来のセンス回路４は差動増幅部９、プルアップ用トランジスタＴｒ2 ，Ｔｒ3 ，バッファ１０より構成される。プルアップ用トランジスタＴｒ2 はＰチャネルＭＯＳＦＥＴよりなり、ドレインが実セル部５のビット線ＢＬに接続され、ソースに定電圧Ｖｃｃが印加され、ドレイン−ゲート間は短絡されてなり、ビット線ＢＬの電位をプルアップする。また、プルアップ用トランジスタＴｒ3 はトランジスタＴｒ2 同様ＰチャネルＭＯＳＦＥＴよりなり、ドレインがダミーセル部６に接続され、ソースに定電圧Ｖｃｃが印加され、ドレインゲート間は短絡されてなり、ダミーセル部６の出力をプルアップする。
【００１０】
差動増幅部９はＰチャンネルＭＯＳＦＥＴよりなるトランジスタＴｒ4 ，Ｔｒ5 ，ＮチャンネルＭＯＳＦＥＴよりなるトランジスタＴｒ6 〜Ｔｒ9 より構成され、トランジスタＴｒ4 のゲートには実セル部５のビット線ＢＬが接続され、トランジスタＴｒ5 のゲートにはダミーセル部６が接続される。トランジスタＴｒ4 ，Ｔｒ5 のソースに定電圧Ｖｃｃが印加され、ドレインにはトランジスタＴｒ7 ，Ｔｒ8 より構成されるカレントミラー回路が接続される。
【００１１】
カレントミラー回路を構成するトランジスタＴｒ7 ，Ｔｒ8 にはトランジスタＴｒ9 を介して定電圧Ｖｃｃに比べて十分に低い定電圧Ｖｓｓが印加される。トランジスタＴｒ9 はゲートにチップイネーブル信号（ＣＥ）が供給され、センス回路４の動作をチップイネーブル信号により制御している。
【００１２】
差動増幅部９はトランジスタＴｒ4 とトランジスタＴｒ7 との接続点が出力とされ、その接続点はバッファ回路１０を介して出力バッファ８と接続される。トランジスタＴｒ7 には並列にトランジスタＴｒ6 が接続される。トランジスタＴｒ6 はゲートにアドレスバッファ４からＡＴＤ信号が供給され、アドレスに応じたタイミングでデータが出力されるように制御を行なう。
【００１３】
メモリセルＳＥＬが‘０’のデータを保持している場合にはメモリセルＳＥＬがオフ状態であるためゲート部７のトランジスタＴｒ1 がオンしても、電流ＩCELLは流れず、電圧ＶR はそのまま保持され、トランジスタＴｒ4 はオフのままとなる。一方、ダミーセル部６は常時オンであるため、トランジスタＴｒ5 は常時オンとされ、トランジスタＴｒ8 に電流が流れる。トランジスタＴｒ8 に電流が流れるとトランジスタＴｒ7 はオンとなり、トランジスタＴｒ4 から電流を引込もうとする。ところがトランジスタＴｒ4 はオフであるため、電流は供給されず、出力電圧ＶOUT は低電位に保持され、データ‘０’を出力することになる。
【００１４】
図１０に従来のセンス回路４の‘１’読み出し等の動作波形図を示す。ＩCELLは実セル部５に供給される電流、ＶCELLは実セル部５に印加される電圧、ＶOUT は出力電圧を示す。
【００１５】
メモリセルＳＥＬが‘１’のデータを保持している場合にはメモリセルＳＥＬはオン状態となるためゲート部７のトランジスタＴｒ1 がオンするとメモリセルＳＥＬに電流が供給され電流ＩCELLが流れる。電流ＩCELLによりトランジスタＴｒ4 がオンして、トランジスタＴｒ4 に電流が流れる。一方ダミーセル部６は常時オンであるため、トランジスタＴｒ5 は常時オンでトランジスタＴｒ5 ，Ｔｒ8 ，Ｔｒ9 に電流が流れている。トランジスタＴｒ9 を流れる電流は一定に制限されるため、トランジスタＴｒ4 に流れる電流はバッファ１０に供給され、出力電圧ＶOUT を上昇させ、データ‘１’を出力する。
【００１６】
このとき、出力電圧ＶOUT は電圧ＶR のわずかな低下に応じて上昇するため、図１０に示すように徐々に上昇する波形となる。電圧ＶR はセルのインピーダンスにより決定されるため、これ以上低下させることはできなかった。
【００１７】
【発明が解決しようとする課題】
しかるに、従来の半導体記憶装置では実セルのインピーダンスによりセンスアンプの動作速度が決定されるため、実セルはそのままでセンスアンプの動作速度をこれ以上高速化することはできない等の問題点があった。
【００１８】
本発明は上記の点に鑑みてなされたもので、セルはそのままでデータの出力の高速化が行なえる半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、メモリセルと、ダミーセルと、センス回路とを備え、センス回路は、第１の差動入力部と第２の差動入力部とを有し、第１の差動入力部にはメモリセルから第１の入力信号が供給され、第２の差動入力部にはダミーセルから第２の入力信号が供給されて、各々の入力信号を差動増幅することで出力信号を得、出力信号レベルに応じてメモリセルの記憶データを出力する半導体記憶装置であって、第１の差動入力部に接続されて、センス回路の出力信号レベルに応じて第１の入力信号レベルを急速に変化させる加速手段と、第２の差動入力部に接続されて、加速手段と略同等の負荷を有するダミー加速手段とを有することを特徴とする。
【００２０】
【作用】
本発明によれば、加速手段により、センス回路の出力信号レベルに応じてセンス回路の入力信号レベルを出力信号の変化が急速に行なわれるように変化させることができる。このため、記憶データとなる出力信号レベルの入力信号に対する反応が急速に行なわれ、記憶データを高速に得られる。また、本発明によれば、ダミー加速手段によりダミーセル側の負荷をメモリセル側と合わせることにより、センス動作を高精度に行える。
【００２１】
【実施例】
図２に本発明の一実施例のブロック構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。本実施例は図 のブロックとはローデコーダ２、カラムデコーダ３、実セル部５、ダミーセル部６、ゲート部７、出力バッファ８が同じ構成で、アドレスバッファ及びセンス回路の構成が異なる。
【００２２】
アドレスバッファ１１には読み出すべきデータが保持されている位置を示す例えばｎビットのアドレスＡＤＤが供給される。アドレスバッファ１１は供給されたｎビットのアドレスＡＤＤを例えば上位ｍビットと下位（ｎ−ｍ）ビットとに分割し、上位ｍビットをローデコーダ２に供給し、下位（ｎ−ｍ）ビットをカラムデコーダ３に供給すると共に、後述する２種のＡＴＤ（Address Transition Detector)信号ａ，ｂを生成し、センス回路１２に供給する。
【００２３】
図１に本発明の一実施例のセンス回路の構成図を示す。同図中、図９と同一構成部分には同一符号を付し、その説明は省略する。
【００２４】
本実施例はトランジスタＴｒ2 のゲートとトランジスタＴｒ4 のゲートとの接続点に加速手段１３を接続すると共にトランジスタＴｒ3 のゲートとトランジスタＴｒ5 のゲートとの間にダミー加速手段１４を接続してなる。
【００２５】
加速手段１３はＰチャネルＭＯＳＦＥＴよりなるトランジスタＴｒ11，Ｔｒ12、ＮチャネルＭＯＳＦＥＴよりなるトランジスタＴｒ13，Ｔｒ14より構成される。トランジスタＴｒ11とトランジスタＴｒ12とはそのドレイン同志が接続され、トランジスタＴｒ11のソースには定電圧Ｖｃｃが印加され、トランジスタＴｒ12のソースはトランジスタＴｒ4 のゲートに接続される。またトランジスタＴｒ14とはそのドレイン同志が接続され、トランジスタＴｒ4 のゲートに接続される。またソースはトランジスタＴｒ4 のゲートに接続され、トランジスタＴｒ14のソースは低電圧Ｖｓｓに接続される。
【００２６】
トランジスタＴｒ11のゲートとトランジスタＴｒ14のゲートは共にアドレスバッファ１１に接続され、ＡＴＤ信号ｂが供給される。また、トランジスタＴｒ12のゲートとトランジスタＴｒ13のゲートは共に差動増幅部９の出力となるトランジスタＴｒ4 のドレインに接続される。
【００２７】
ダミー増速手段１４はＰチャネルＭＯＳＦＥＴよりなるトランジスタＴｒ21，Ｔｒ22，ＮチャネルＭＯＳＦＥＴよりなるトランジスタＴｒ23，Ｔｒ24より構成される。
【００２８】
トランジスタＴｒ21とトランジスタＴｒ22とはドレイン同志が接続され、トランジスタＴｒ21のソースは定電圧Ｖｃｃに接続され、トランジスタＴｒ22のソースは差動増幅部９のトランジスタＴｒ5 のゲートに接続される。また、トランジスタＴｒ23とトランジスタＴｒ24とはドレイン同志が接続され、トランジスタＴｒ24のソースは低電圧Ｖｓｓに接続され、トランジスタＴｒ23のソースは差動増幅部９のトランジスタＴｒ5 のゲートに接続される。ダミー加速手段１４ではトランジスタＴｒ21〜Ｔｒ24のゲートはすべて低電圧Ｖｓｓに接続され、トランジスタＴｒ21，Ｔｒ23は常時オフ、トランジスタＴｒ23，Ｔｒ24は常時オフとされている。
【００２９】
このとき、ダミーセル部６は常時オンされているため、差動増幅部９のトランジスタＴｒ5 のゲートは常時ローレベルとされ、トランジスタＴｒ5 は常時オンされることになる。
【００３０】
ダミーセル部６、トランジスタＴｒ3 、ダミー加速手段１４は実セル部５、トランジスタＴｒ2 、加速手段１３に対して対称に設けられ、浮遊容量のバランスを取り、浮遊容量の影響を受けない構成とされている。
【００３１】
図３乃至図５に本発明の一実施例の動作波形図を示す。図３，図４は実セル部５のメモリセルＳＥＬに‘１’が保持されているときの読み出し動作波形図、図５は実セル部５のメモリセルＳＥＬに‘０’が保持されているときの読み出し動作波形図を示す。
【００３２】
まず、非読み出し時である時刻ｔ0 ではアドレスバッファ１１の出力で、差動増幅部９を構成するトランジスタＴｒ6 のゲートに供給されるＡＴＤ信号ａはハイレベル、同様にアドレスバッファ１１の出力で、加速手段１３を構成するトランジスタＴｒ12，Ｔｒ13のゲートに供給されるＡＴＤ信号ｂはローレベルである。
【００３３】
このとき、実セル部５が接続されたビット線ＢＬはオフであるため、トランジスタＴｒ4 のゲートはトランジスタＴｒ2 によりプルアップされ、ハイレベルに保持される。このため、トランジスタＴｒ4 はオフである。一方、ＡＴＤ信号ａはハイレベルであるため、トランジスタＴｒ6 はオンである。また、トランジスタＴｒ5 のゲートは常時ローレベルに保持されるため、トランジスタＴｒ7 ，Ｔｒ8 はオンである。
【００３４】
このため、出力点となるトランジスタＴｒ4 のドレインＤOUT はローレベルとなる。また、このとき、トランジスタＴｒ11はオン、トランジスタＴｒ14はオフとされ、トランジスタＴｒ12，Ｔｒ13はＡＴＤ信号ｂのため、トランジスタＴｒ12がオン、トランジスタＴｒ13がオフとなる。したがって、トランジスタＴｒ4 のゲートＧは確実にハイレベルとされる。
【００３５】
次に時刻ｔ1 でアドレスバッファ１１にアドレスが供給されると、これに応じてＡＴＤ信号ａがハイレベルからローレベルとされ、時間ｔ0 だけ遅れてＡＴＤ信号ｂがローレベルからハイレベルとされる。
【００３６】
ビット線ＢＬに接続されたメモリセルＳＥＬに‘１’が保持されていれば、ビット線ＢＬは徐々にローレベルとなる。このとき、トランジスタＴｒ4 のゲートＧも徐々にローレベルとなり、トランジスタＴｒ4 を徐々にオンにする。トランジスタＴｒ4 がオンになると出力となるトランジスタＴｒ4 のドレインＤが徐々にハイレベルとなる。このとき、ＡＴＤ信号ａはローレベルとされるため、トランジスタＴｒ6 がオフとされ、トランジスタＴｒ4 のドレインＤの引き込みが弱まり、出力が早くハイレベルとなるように構成されている。
【００３７】
また、トランジスタＴｒ11，Ｔｒ14はトランジスタＴｒ4 のドレインＤのレベルに応じてオン、オフする構成とされており、トランジスタＴｒ4 がハイレベルとなるとトランジスタＴｒ11はオフ、トランジスタＴｒ14はオンとなる。一方、トランジスタＴｒ12，Ｔｒ13はＡＴＤ信号ｂにより制御され、ＡＴＤ信号ｂはアドレス入力時時間Ｔ0 遅れてローレベルからハイベルとなる。このため、トランジスタＴｒ12はオフ、トランジスタＴｒ13はオンとなる。
【００３８】
したがって、トランジスタＴｒ4 がオンする際、ＡＴＤ信号がハイレベルとされることによりトランジスタＴｒ11，Ｔｒ12はオフ、トランジスタＴｒ13，Ｔｒ14はオンとなり、トランジスタＴｒ4 のゲートＧを低電圧Ｖｓｓに接続し、トランジスタＴｒ4 が急激にオンされるため、出力が急激にハイレベルとされる。すなわち、図５に示すように出力が０．５〔Ｖ〕から‘１’を認識できる４．５〔Ｖ〕程度になるまでの時間が約４．８ｎｓと従来の１８．８ｎｓに比べて十分に短い時間で行なえるため、読み出し速度の高速化が行なえる。
【００３９】
次に‘０’読み出し時にはビット線ＢＬはハイレベルのままで、トランジスタＴｒ4 はオフのままであるため、ＡＴＤ信号ｂによりトランジスタＴｒ12がオフ、トランジスタＴｒ13がオンされても、トランジスタＴｒ11はオン、トランジスタＴｒ14はオフとなるため、トランジスタＴｒ4 のゲートＧはそのままの状態に保持され、トランジスタＴｒ4 のドレインＤはローレベルに保持される。このため、出力としてローレベルが出力される。
【００４０】
このように‘０’読み出し時には非読み出し時と出力のレベル変移がないため、‘１’読み出しに対応した時間での読み出しが行なえる。このため、‘１’読み出しの高速化だけで、‘１’，‘０’の読み出しを共に高速化できる。
【００４１】
【発明の効果】
上述の如く、本発明によれば、センスアンプの出力電圧に応じてセンスアンプの入力電圧を変動させることによりセンスアンプの入力電圧変動が実セルの電位による変動に加速手段による変動を重畳したものとなるため、センスアンプの入力電圧変動を急激に行なうことができ、センスアンプの出力電圧を高速で安定化し、出力することができ、したがって出力データを高速で出力でき、かつ、ダミー加速手段によりダミーセル側の負荷をメモリセル側と合わせることにより、センス動作を高精度に行える等の特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の一実施例の全体構成図である。
【図３】本発明の一実施例の動作波形図である。
【図４】本発明の一実施例の動作波形図である。
【図５】本発明の一実施例の動作波形図である。
【図６】従来のＥＰ−ＲＯＭのブロック構成図である。
【図７】ＥＰ−ＲＯＭの要部の構成図である。
【図８】ＥＰ−ＲＯＭの要部の構成図である。
【図９】従来のセンス回路の構成図である。
【図１０】従来の一例の動作波形図である。
【符号の説明】
２ ローデコーダ
３ カラムデコーダ
５ 実セル部
６ ダミーセル部
７ ゲート
８ 出力バッファ
９ 差動増幅部
１１ アドレスバッファ
１２ センス回路
１３ 加速手段
１４ ダミー加速手段
Claims (4)
- メモリセルと、ダミーセルと、センス回路とを備え、
前記センス回路は、第１の差動入力部と第２の差動入力部とを有し、該第１の差動入力部には前記メモリセルから第１の入力信号が供給され、該第２の差動入力部には前記ダミーセルから第２の入力信号が供給されて、各々の前記入力信号を差動増幅することで出力信号を得、該出力信号レベルに応じて前記メモリセルの記憶データを出力する半導体記憶装置であって、
前記第１の差動入力部に接続されて、前記センス回路の出力信号レベルに応じて前記第１の入力信号レベルを急速に変化させる加速手段と、
前記第２の差動入力部に接続されて、前記加速手段と略同等の負荷を有するダミー加速手段とを有することを特徴とする半導体記憶装置。 - 前記加速手段は前記センス回路の出力信号レベルに応じて前記センス回路の入力信号レベルを前記メモリセルに保持されたデータに応じた所定のレベルに保持することを特徴とする請求項１記載の半導体記憶装置。
- 前記加速手段は、前記メモリセルからのデータの非読み出し時には前記センス回路の入力信号レベルを前記メモリセルに保持されたデータのどちらか一方のデータに応じた所定のレベルに保持することを特徴とする請求項１又は２記載の半導体記憶装置。
- 前記加速手段は、アドレス信号が変化してから所定の時間の後に、非読み出し時に前記所定のレベルに保持されていた前記センス回路の前記入力信号レベルを、急速に変化させることを特徴とする請求項３記載の半導体記憶装置。
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| JP15224993A JP3545010B2 (ja) | 1993-06-23 | 1993-06-23 | 半導体記憶装置 |
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| JP15224993A JP3545010B2 (ja) | 1993-06-23 | 1993-06-23 | 半導体記憶装置 |
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| JPH0721792A JPH0721792A (ja) | 1995-01-24 |
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Family Applications (1)
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-
1993
- 1993-06-23 JP JP15224993A patent/JP3545010B2/ja not_active Expired - Lifetime
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|---|---|
| JPH0721792A (ja) | 1995-01-24 |
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