JPH065093A - 半導体記憶装置の冗長回路 - Google Patents

Abstract

(57)【要約】 【目的】 メモリアクセス時、冗長回路を使用してもメ
モリセルを選択するタイミングが変わらない半導体記憶
装置の冗長回路を得る。 【構成】 通常ワード線５６を選択する場合は、アドレ
スデータ５０が遅延回路５８を通りデコーダバッファ５
３ａに入力される。また、冗長ワード線５７を選択した
後に通常ワード線５６を選択する場合には、アドレスデ
ータ５０が冗長プログラム回路５１を通りデコーダバッ
ファ５３ａに入力される。しかしながら、ここで、上記
遅延回路５８と冗長プログラム回路５１の遅延時間が等
しいため、冗長ワード線５７を選択した後に、通常ワー
ド線５６を選択する場合と、冗長ワード線５７を選択せ
ずに通常ワード線５６を選択する場合のタイミングが等
しくなり、メモリセル７の選択タイミングはいずれの経
路を経ても同一である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置の冗
長回路に関し、特にメモリアクセス時に冗長回路を使用
してもメモリセルの選択タイミングが変わらないように
するための技術に関するものである。

【０００２】

【従来の技術】図２は従来の半導体記憶装置の一例を示
すブロック図である。１は行アドレス入力、２は行アド
レス入力１を増幅または反転するための行アドレスバッ
ファ、３は行アドレス入力１に与えられた行アドレス信
号を復号化するための行アドレスデコーダ、４は列アド
レス入力、５は列アドレス入力４を増幅または反転する
ための列アドレスバッファ、６は列アドレス入力４に与
えられた列アドレス信号を復号化するための列アドレス
デコーダである。

【０００３】また、７は情報を記憶するメモリセルがマ
トリクス状に配列されたメモリセルアレイ、８はマルチ
ブレクサ、９は小振幅の読み出し電圧を感知増幅するセ
ンスアンプ、１０はセンスアンプ９の出力を更に半導体
記憶装置の外部に取り出すレベルまで増幅するための出
力データバッファ、１１は読み出しデータ出力、１２は
書き込みデータ入力、１３は書き込みデータ入力に与え
られた信号を増幅するための入力データバッファであ
る。

【０００４】さらに、１４はチップ選択入力、１５は読
み出し／書き込み制御入力、１６はチップ選択／非選択
とデータ読み出し／書き込みモードに応じてセンスアン
プ９、出力データバッファ１０、書き込みデータバッフ
ァ１３などを制御する読み出し／書き込み制御回路であ
る。

【０００５】図３は図２の半導体記憶装置のメモリセル
周辺部を示したものである。ここでは簡単のため２行２
列の構成のものを示している。図３において、２０ａ，
２０ｂと２１ａ，２１ｂはそれぞれ対応するビット線対
であり、２２と２３はアドレスデコーダ３の出力点に接
続されたワード線、２４ａ〜２４ｂはワード線２２，２
３とビット線対２０ａ，２０ｂと２１ａ，２１ｂとの交
点に配置されたメモリセル、２５ａ，２５ｂと２６ａ，
２６ｂは一端を電源電位１８に他端をビット線に接続さ
れたビット線負荷である。

【０００６】２７ａ，２７ｂと２８ａ，２８ｂは図２の
列アドレスデコーダ６の出力信号がゲートに入力され、
ドレインまたはソースがそれぞれビット線２０ａ，２０
ｂと２１ａ，２１ｂに接続された、図２のマルチプレク
サ８を構成するトランスファゲート、９はＩ／Ｏ線対２
９ａ，２９ｂの電位差を検出するセンスアンプ、１０は
センスアンプ９の出力を増幅する出力バッファである。

【０００７】図３のメモリセル２４には、例えば図４に
示す高抵抗負荷型ＮＭＯＳメモリセルや、図５に示すＣ
ＭＯＳ型メモリセルが用いられる。図４、図５におい
て、４１ａ，４１ｂはドレインを記憶ノード４５ａ，４
５ｂに、ゲートを互いに他方のドレインに、ソースを接
地電位１９に接続したＮチャネルのドライバトランジス
タ、４２ａ，４２ｂはドレインまたはソースを記憶ノー
ド４５ａ，４５ｂに、ゲートをワード線２２または２３
に、ソースまたはドレインをビット線２０または２１に
接続したＮチャネルのアクセストランジスタである。

【０００８】また、４３ａ，４３ｂは一端を電源電位１
８に他端を記憶ノード４５ａ，４５ｂに接続した負荷抵
抗、４４ａ，４４ｂはドレインを記憶ノードに、ゲート
を互いに他のドレインに、ソースを電源電位１８に接続
したＰチャネルトランジスタである。

【０００９】次に動作について、図６の動作タイミング
図を参照し説明する。Ａinはアドレス入力、Ａoutはア
ドレスバッファ出力、ＷＬはワード線、Ｉ／ＯはＩ／Ｏ
線、ＳＡoutはセンスアンプ出力、Ｄoutはデータ出力で
ある。メモリセル２４ａを選択する場合には、行アドレ
ス入力１から選択すべきメモリセル２４ａが位置する行
に対応した行アドレス信号が入力され、メモリセル２４
ａが接続されたワード線２２が選択（例えばＨigh ）レ
ベルになり、他のワード線２３は非選択（例えばＬow）
レベルにされる。

【００１０】同様に、ビット線の選択も列アドレス入力
４から選択すべきメモリセル２４ａとそのメモリセル２
４ａとが接続されたビット線対２０ａ，２０ｂが位置す
る列に対応した列アドレス信号が入力され、そのビット
線対２０ａ，２０ｂに接続されたトランスファゲート２
７ａ，２７ｂのみが導通するので、選択されたビット線
２０ａ，２０ｂのみＩ／Ｏ線対２９ａ，２９ｂに接続さ
れ、他のビット線２１ａ，２１ｂは非選択となりＩ／Ｏ
線対２９ａ，２９ｂから切り離される。

【００１１】選択されたメモリセル２４ａの読み出し動
作につき説明する。今、メモリセルの記憶ノード４５ａ
がＨighレベルであり、記憶ノード４５ｂがＬowレベル
であるとする。この時、メモリセルの一方のドライバト
ランジスタ４１ａは非導通状態にあり、他のドライバト
ランジスタ４１ｂは導通状態にある。ワード線２２がＨ
igh で選択された状態にあるから、メモリセルのアクセ
ストランジスタ４２ａ，４２ｂは共に導通状態にある。

【００１２】従って、Ｖcc１８→ビット線負荷２５ｂ→
ビット線２０ｂ→アクセストランジスタ４２ｂ→ドライ
バトランジスタ４１ｂ→接地１９の経路に直流電流が発
生する。しかし、もう一方の経路である電源Ｖcc１８→
ビット線負荷２５ａ→ビット線２０ａ→アクセストラン
ジスタ４２ａ→ドライバトランジスタ４１ａ→接地電位
１９の経路ではドライバトランジスタ４１ａが非導通で
あるので直流電流は流れない。

【００１３】この時、直流電流の流れない方のビット線
２０ａの電位は、ビット線負荷トランジスタ２５ａ，２
５ｂ，２６ａ，２６ｂのしきい値電圧をＶ_thとすると、
“電源電位−Ｖ_th”となる。また、直流電流の流れる方
のビット線２０ａの電位は、ドライバトランジスタ４１
ｂ、アクセストランジスタ４２ｂとビット線負荷２５ｂ
との導通抵抗で抵抗分割されて、“電源電位−Ｖ_th”か
ら△Ｖだけ電位が低下し、“電源電位−Ｖ_th−△Ｖ”に
なる。

【００１４】ここで、△Ｖはビット線振幅と呼ばれ、通
常５０mＶ〜５００mＶ程度であり、ビット線負荷の大き
さにより調節される。このビット線振幅はトランスファ
ゲート２７ａ，２７ｂを介してＩ／Ｏ線２９ａ，２９ｂ
に現れ、これをセンスアンプ９により増幅し、さらに出
力バッファ１０で増幅し、データ出力１１として読み出
される。なお、読み出しの場合には入力データバッファ
１３は読み出し／書き込み制御回路１６によりＩ／Ｏ線
対２９ａ，２９ｂを駆動しないようにできている。

【００１５】書き込みの場合には、Ｌowデータを書き込
む側のビット線の電位を強制的に低電位に引き下げ、他
方のビット線の電位を高電位に引き上げることにより書
き込みを行う。例えば、メモリセル２４ａに反転データ
を書き込むには、データ入力バッファ１３により一方の
Ｉ／Ｏ線２９ａをＬowレベルに、他方のＩ／Ｏ線２９ａ
をＨigh レベルにし、一方のビット線２０ａをＬowレベ
ルに、他方のビット線２０ａをＨigh レベルにして書き
込み動作を行う。

【００１６】上記のように構成されている半導体記憶装
置は、生産時の歩留まりを向上させるため、図７に示す
ような冗長回路を備えている。図７において、５０は図
２に示す行アドレスバッファ２を介したアドレスデー
タ、５１は半導体記憶装置のアセンブリ前にテストした
結果に基づく不良アドレスを記憶してなり、入力される
アドレスデータがその不良アドレスをHit すると不良検
出信号ＮＥＤＲ５２を送出する冗長プログラム回路であ
る。

【００１７】また、５３ａと５３ｂは図２に示す行アド
レスデコーダ３に対応するデコーダバッファと通常ロー
カルデコーダ、５４は冗長ローカルデコーダ、５５は冗
長メモリセル、５６は通常ワード線、５７は冗長ワード
線を示し、上記デコーダバッファ５３ａ、通常ローカル
デコーダ５３ｂ、通常ワード線５６及びメモリセルアレ
イ７が通常系を構成するのに対し、上記冗長プログラム
回路５１、冗長ローカルデコーダ５４、冗長メモリセル
５５及び冗長ワード線５７が冗長系を構成している。

【００１８】このような冗長回路において、冗長ワード
線５７を選択するとき、入力されるアドレスデータが冗
長プログラム回路５１でHit すると、この冗長プログラ
ム回路５１から不良検出信号ＮＥＤＲ５２が出力され
る。この不良検出信号ＮＥＤＲ５２は冗長ローカルデコ
ーダ５４に入力され冗長メモリセル５５の冗長ワード線
５７を立ち上げると共に、上記不良検出信号ＮＥＤＲ５
２がデコーダバッファ５３ａを介して通常ローカルデコ
ーダ５３ｂに入力され、不良ビットのある通常ワード線
５６をディスエーブル（選択不可能状態）とする。この
ため、通常ローカルデコーダ５３ｂ以降はディスエーブ
ル状態のままとなり、通常ワード線５６は選択されず、
ビット線には冗長メモリセル５５からの正しいデータの
みが出力される。

【００１９】

【発明が解決しようとする課題】従来の半導体記憶装置
の冗長回路は上記のように構成されていたため、冗長メ
モリセル５５をアクセスした後、通常のメモリセルをア
クセスすると、アクセスタイムは冗長系で決定されるた
め、“冗長プログラム回路５１で不良検出信号ＮＥＤＲ
５２が立ち下がる→デコーダバッファ５３ａがイネーブ
ル状態（選択可能状態）→通常ローカルデコーダ５３ｂ
がイネーブル状態→通常ワード線５６の選択”というよ
うに、不良検出信号ＮＥＤＲ５２が立ち下がるまでの待
ち時間だけ、通常アクセスより遅れることになる。

【００２０】この発明は、上記のような従来例における
問題点を解消するためになされたもので、冗長系を使用
した場合と、冗長系を使用していない場合とのメモリセ
ルの選択タイミング（アクセスタイム）を同一にするこ
とができる半導体記憶装置の冗長回路を得ることを目的
とする。

【００２１】

【課題を解決するための手段】この発明に係る半導体記
憶装置の冗長回路は、アドレスデータに基づいてメモリ
セルをアクセスする回路構成を有する通常系に対し、冗
長メモリセルをアクセスする回路構成を有する冗長系を
備えた半導体記憶装置の冗長回路において、上記通常系
のメモリセル選択経路に、上記冗長系の不良アドレス検
出時間と同一の遅延時間を有する遅延回路を備えたもの
である。

【００２２】

【作用】この発明における半導体記憶装置の冗長回路
は、冗長系を使用せずメモリセルを選択する場合に、遅
延回路を通り選択するため、遅延時間を適切化すること
により、冗長系をアクセスしメモリセルを選択する場合
のタイミングと等しくすることが可能になる。

【００２３】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は冗長ワード線と通常ワード線を選択する回
路を示すブロック図である。図１において、図７に示す
従来例と異なる点は、通常ワード線５６を選択する経路
に遅延回路５８を挿入した点であり、その遅延時間は、
冗長プログラム回路５１の遅延時間と等しい値、つまり
冗長系における不良アドレス検出時間と同一の遅延時間
に設定されている。

【００２４】次に動作について説明する。通常ワード線
５６を選択する場合は、アドレスデータ５０が遅延回路
５８を通りデコーダバッファ５３ａに入力される。ま
た、冗長ワード線５７を選択した後に通常ワード線５６
を選択する場合には、アドレスデータ５０が冗長プログ
ラム回路５１を通りデコーダバッファ５３ａに入力され
る。

【００２５】しかしながら、ここで、上記遅延回路５８
と冗長プログラム回路５１の遅延時間が等しいため、冗
長ワード線５７を選択した後に、通常ワード線５６を選
択する場合と、冗長ワード線５７を選択せずに通常ワー
ド線５６を選択する場合のタイミングが等しくなり、メ
モリセル７の選択タイミングはいずれの経路を経ても同
一である。

【００２６】また、この実施例の冗長回路は従来例と同
様に動作する。すなわち、冗長ワード線５７を選択する
とき、入力されるアドレスデータが冗長プログラム回路
５１でHitすると、この冗長プログラム回路５１から不
良検出信号ＮＥＤＲ５２が出力される。この不良検出信
号ＮＥＤＲ５２は冗長ローカルデコーダ５４に入力され
冗長メモリセル５５の冗長ワード線５７を立ち上げると
共に、上記不良検出信号ＮＥＤＲ５２がデコーダバッフ
ァ５３ａを介して通常ローカルデコーダ５３ｂに入力さ
れ、不良ビットのある通常ワード線５６をディスエーブ
ル（選択不可能状態）とする。このため、通常ローカル
デコーダ５３ｂ以降はディスエーブル状態のままとな
り、通常ワード線５６は選択されず、ビット線には冗長
メモリセル５５からの正しいデータのみが出力される。

【００２７】従って、上記実施例によれば、通常の冗長
回路による効果の他に、冗長プログラム回路５１の遅延
時間と遅延回路５８の遅延時間を等しくしたため、冗長
系を使用したときと使用しないときとの通常ワード線５
６を選択するタイミングを等しくすることができ、ま
た、書き込み時に通常系をメモリアクセスする際に遅延
されるからアクセスするメモリアドレスを変化するタイ
ミングにスペックマージンが発生し、このため、アクセ
スタイムを犠牲にすることなくライトリカバリータイム
が確保されるという効果がある。

【００２８】

【発明の効果】以上のように、この発明によれば、メモ
リセルを選択する通常系の経路に、冗長系の不良アドレ
ス検出時間と同一の遅延時間を有する遅延回路を挿入し
たため、メモリアクセス時、冗長系を使用したときとし
ないときとでメモリセルの選択タイミングを等しくする
ことができると共に、書き込み時、アクセスするメモリ
のアドレス変化タイミングにスペックマージンが生じる
ことからアクセスタイムを犠牲にすることなくライトリ
カバリータイムが確保されるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるワード線選択系のブ
ロック図である。

【図２】従来の半導体記憶装置の一例を示すブロック図
である。

【図３】図２の半導体記憶装置のメモリセル周辺部を示
す構成図である。

【図４】高抵抗負荷型ＮＭＯＳメモリセルの構成図であ
る。

【図５】ＣＭＯＳ型メモリセルの構成図である。

【図６】図２の半導体記憶装置の動作タイミングチャー
トである。

【図７】従来の半導体記憶装置の冗長回路を示すブロッ
ク図である。

【符号の説明】

７ メモリセルアレイ ５０ アドレスデータ ５１ 冗長プログラム回路 ５２ 不良検出信号ＮＥＤＲ ５３ 通常ローカルデコーダ ５４ 冗長ローカルデコーダ ５５ 冗長メモリセル ５６ 通常ワード線 ５７ 冗長ワード線 ５８ 遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アドレスデータに基づいてメモリセルを
   アクセスする回路構成を有する通常系に対し、冗長メモ
   リセルをアクセスする回路構成を有する冗長系を備えた
   半導体記憶装置の冗長回路において、上記通常系のメモ
   リセル選択経路に、上記冗長系の不良アドレス検出時間
   と同一の遅延時間を有する遅延回路を備えたことを特徴
   とする半導体記憶装置の冗長回路。